CN108054153B - 利用空气间隔分离导电结构的半导体器件及其制造方法 - Google Patents

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Abstract

一种半导体器件包括基板、导电图案(例如，接触插塞)以及第一导电线和第二导电线(例如，位线)，该导电图案在基板的有源区上并具有在导电图案的相反的第一侧和第二侧上的相应的第一侧壁和第二侧壁，该第一导电线和第二导电线在基板上并在导电图案的第一侧和第二侧中的相应侧上且通过不对称的第一空气间隔和第二空气间隔与相应的第一侧壁和第二侧壁分离。

Description

利用空气间隔分离导电结构的半导体器件及其制造方法
本申请是申请日为2013年9月13日且发明名称为“利用空气间隔分离导电结构的半导体器件及其制造方法”的中国发明专利申请201310416373.2的分案申请。
技术领域
本发明构思涉及半导体器件及其制造方法，更具体地，涉及具有彼此紧密相邻地设置的导电结构的半导体器件及其制造方法。
背景技术
随着半导体器件的集成密度的增加，半导体器件的设计规则已经减小。在高缩放的半导体器件中，多个互连线与夹置在其间的多个接触插塞之间的距离已经逐渐减小。因此，在相邻导电图案之间的负载电容会增加，由此使操作速度或刷新特性变差。因此，期待能够解决上述问题的半导体器件。
发明内容
本发明主题的一些实施方式提供一种半导体器件，包括基板、导电图案(例如，接触插塞)以及第一导电线和第二导电线(例如，位线)，该导电图案在基板的有源区上并具有在导电图案的相反的第一侧和第二侧上的相应的第一侧壁和第二侧壁，该第一导电线和第二导电线在基板上并在导电图案的第一侧和第二侧中的相应侧上且通过不对称的第一空气间隔和第二空气间隔与相应的第一侧壁和第二侧壁分离。
在一些实施方式中，第一空气间隔和第二空气间隔可以具有不同的宽度。在一些实施方式中，第一空气间隔和第二空气间隔中至少一个可以具有不均匀的宽度。在另外的实施方式中，第一空气间隔可以具有均匀的宽度且第二空气间隔可以具有不均匀的宽度。
该器件可以还包括第一绝缘层、第二绝缘层和第三绝缘层，第一绝缘层覆盖第一导电线的在第一空气间隔与第一导电线之间的侧壁，第二绝缘层覆盖导电图案的第一侧壁，第三绝缘层覆盖第二导电线的在第二空气间隔与第二导电线之间的侧壁。导电图案的第二侧壁和第三绝缘层可以暴露在第二空气间隔中。该器件可以还包括覆盖导电图案的第二侧壁的第四绝缘层。第一绝缘层和第二绝缘层可以具有不同的厚度。第一绝缘层的厚度可以大于第二绝缘层的厚度。
在一些实施方式中，导电图案可以是在第一导电线和第二导电线之间沿第一方向布置成行的多个接触插塞中的一个，且该器件可以还包括多个绝缘图案，相应的绝缘图案填充相邻的接触插塞之间的空间。多个接触插塞和多个绝缘图案在垂直于第一方向的第二方向可以具有不同的宽度。第一空气间隔和第二空气间隔可以沿第一方向延伸以将多个接触插塞与第一导电线和第二导电线分离。第一空气间隔在第一导电线与多个接触插塞之间可以具有第一宽度，且在第一导电线与多个绝缘图案之间可以具有大于第一宽度的第二宽度。第二空气间隔在第二导电线与多个接触插塞之间可以具有第一宽度，且在第二导电线与多个绝缘图案之间可以具有大于第一宽度的第二宽度。在一些实施方式中，多个接触插塞和多个绝缘图案可以具有相同的宽度。
本发明主题的进一步的实施方式提供一种半导体器件，包括基板、第一导电线和第二导电线以及多个接触插塞，第一导电线和第二导电线设置在基板上并沿第一方向延伸，多个接触插塞设置在第一导电线和第二导电线之间并通过非对称的第一空气间隔和第二空气间隔与其分离。第一空气间隔和第二空气间隔中至少一个沿其纵向可以具有不规则的宽度。
本发明主题的方法实施方式包括：在基板上形成成对的导电线且该导电线沿第一方向延伸；在成对的导电线的相反侧壁上形成绝缘衬垫；在成对的导电线的侧壁上的绝缘衬垫上形成相应的牺牲间隔物；在成对的导电线之间形成成行的接触插塞和绝缘图案，绝缘图案将接触插塞中的相邻接触插塞分离；以及去除牺牲间隔物以形成将成对的导电线中的相应导电线与多个接触插塞分离的不对称的第一空气间隔和第二空气间隔。去除牺牲间隔物以形成将成对的导电线中的相应导电线与多个接触插塞分离的不对称的第一空气间隔和第二空气间隔可以包括在形成接触插塞之前去除部分的牺牲间隔物以及在形成接触插塞之后去除牺牲间隔物的剩余部分。
更进一步的方法实施方式包括：在基板上形成分隔开的第一导电线和第二导电线；在第一和第二导电线的侧壁上形成绝缘衬垫；在绝缘衬垫上形成第一牺牲层；在第一牺牲层上形成第二牺牲层；在第一导电线和第二导电线之间的第二牺牲层上形成绝缘区；去除部分的绝缘区以形成多个接触孔；去除第二牺牲层的通过多个接触孔暴露的部分；在多个接触孔中形成多个接触插塞；以及去除第一牺牲层以形成将第一导电线和第二导电线的相应导电线与多个接触插塞分离的不对称的第一空气间隔和第二空气间隔。
附图说明
从以下结合附图的详细说明中，本发明构思的示范实施方式将被更清楚地理解，在附图中：
图1是根据本发明构思的示范实施方式的半导体器件的示意性布局图；
图2A是沿着图1的线A-A'截取的图1的半导体器件的截面图；
图2B是沿图2A的线B-B'截取的半导体器件的平面图；
图3A至图14D是示出根据本发明构思的示范实施方式制造半导体器件的操作的截面图；
图15A至图20D是示出根据本发明构思的示范实施方式制造半导体器件的操作的截面图；
图21A至图21K是示出根据本发明构思的示范实施方式制造半导体器件的操作的截面图；
图22A至图22E是示出根据本发明构思的其他实施方式制造半导体器件的方法的工艺操作的截面图；以及
图23是示出包括根据本发明构思的进一步的示范实施方式的半导体器件的系统的图。
具体实施方式
现在将在下文参考附图更充分地描述本发明构思，在附图中示出了本发明构思的示范实施方式。相同的参考数字被用于表示附图的相同项目，其重复描述被省略。
然而，本发明构思可以以许多不同的形式实施，不应该理解为限于在此阐述的实施方式。而是，提供这些实施方式使得本公开彻底和完整，并将向本领域技术人员充分传达本发明构思的范围。
将理解，尽管术语第一、第二等在这里可以用于描述各种项目、组件、区域、层和/或部分，但是这些项目、组件、区域、层和/或部分不应该被这些术语限制。这些术语仅用于区分一个项目、组件、区域、层或部分与另一区域、层或部分。因此，在下面讨论的第一项目、组件、区域、层或部分可以被称为第二项目、组件、区域、层或部分而不背离本发明构思的教导。
除非另外限定，否则在此使用的所有术语(包括技术术语和科学术语)具有本发明构思所属领域的普通技术人员通常理解的相同的含义。将进一步理解，术语，诸如那些在通用词典中限定的术语，应该理解为具有与它们在相关技术和本说明书的语境中的含义一致的含义，而不应理解为理想化或过度形式化的含义，除非在此明确地如此限定。
除非在此明确地限定特定的次序，否则在本发明构思中描述的各个步骤可以不同地执行。即，各个步骤可以以指定的次序执行、基本上同时执行、或者以相反的次序执行。
如此，例如由制造技术和/或公差引起的图示形状的偏离是可能发生的。因此，本发明构思的实施方式不应该理解为限于在此示出的区域的特定形状，而是包括例如由制造引起的形状的偏差。
图1是根据本发明构思的示范实施方式的半导体器件100的示意性布局图。图3A所示的布局图可以应用于例如包括具有6F2的单位单元尺寸的存储单元的半导体存储器件。这里，F指最小光刻特征尺寸。
参考图1，半导体器件100可以包括多个有源区AC。多条字线WL可以横过多个有源区AC并且在第一方向(参考图1的X方向)上彼此平行地延伸。字线WL可以以规则间隔设置。多条位线BL可以设置在多条字线WL上并在正交于第一方向的第二方向(参考图1的Y方向)上彼此平行地延伸。
多条位线BL可以通过多个直接接触(DC)连接到多个有源区AC。
在一些实施方式中，多条位线BL可以以3F的节距彼此平行地设置。多条字线WL可以以2F的节距彼此平行地设置。
多个接触插塞CP可以在多条位线BL中相邻的位线之间沿第一方向和第二方向布置成行。在一些实施方式中，多个接触插塞CP可以在第二方向以规则间隔设置。多个接触插塞CP可以构成掩埋接触BC，该掩埋接触BC配置为将电容器的存储电极ST电连接到有源区AC。
图2A是沿着图1的线A-A'截取的图1的半导体器件100的截面图，图2B是沿图2A的线B-B'截取的半导体器件100的平面图。
参考图2A和图2B，多个接触插塞CP可以夹置在两个相邻的位线层叠结构10之间。每个位线层叠结构10可以包括位线BL和覆盖位线BL的绝缘覆盖线12。如图2B所示，多个接触插塞CP可以在两条相邻位线BL之间沿位线BL延伸的方向布置成行。多个接触插塞CP可以以规则间隔设置。多个掩埋绝缘图案30可以夹置在设置于两条相邻的位线BL之间的接触插塞CP之间。
第一空气间隔AS1和第二空气间隔AS2可以设置在每个接触插塞CP的相反两侧。第一空气间隔AS1和第二空气间隔AS2可以在接触插塞CP的两侧具有不对称形状。
多个接触插塞CP在与位线BL延伸的方向(参考图2B的Y方向)正交的方向(图2B的X方向)上可以具有与多个掩埋绝缘图案30不同的宽度。图2B示出其中多个接触插塞CP具有比多个掩埋绝缘图案30大的宽度的示例，但本发明构思不限于此。例如，多个接触插塞CP可以具有等于或者小于多个掩埋绝缘图案30的宽度的宽度。
设置在多个接触插塞CP的两侧的第一空气间隔AS1和第二空气间隔AS2可以分别具有彼此不同的第一宽度W1和第二宽度W2。如图2A和2B所示，第一宽度W1可以小于第二宽度W2。然而，本发明构思不限于此。在其它的实施方式中，第一宽度W1可以等于或者大于第二宽度W2。
设置在多个掩埋绝缘图案30的两侧的第一空气间隔AS1和第二空气间隔AS2可以分别具有第三宽度W3和第四宽度W4，第三宽度W3和第四宽度W4可以彼此不同。如图2B所示，第三宽度W3可以小于第四宽度W4。然而，本发明构思不限于此。在其它的实施方式中，第三宽度W3可以等于或者大于第四宽度W4。
位线BL的一个侧壁可以被第一绝缘层22覆盖。接触插塞CP的一个侧壁可以被第二绝缘层24覆盖。第一绝缘层22和第二绝缘层24可以暴露在形成于接触插塞CP的第一侧壁S1与面对第一侧壁S1的位线BL之间的第一空气间隔AS1的内壁上。如图2A和2B所示，第一绝缘层22的厚度D1可以大于第二绝缘层24的厚度D2。然而，本发明构思不限于此。例如，第一绝缘层22的厚度D1可以等于或者小于第二绝缘层24的厚度D2。
位线BL的另一侧壁可以被第三绝缘层26覆盖。第三绝缘层26、接触插塞CP的侧壁和掩埋绝缘图案30的侧壁可以暴露在形成在第二侧壁S2与面对第二侧壁S2的位线BL之间的第二空气间隔AS2的内壁上，该第二侧壁S2是接触插塞CP的第一侧壁S1的相反侧。
在一些实施方式中，第一空气间隔AS1和第二空气间隔AS2中的至少之一在位线BL延伸的方向上可以具有不均匀的宽度。在一些其它的实施方式中，第一空气间隔AS1和第二空气间隔AS2中的任意一个在其纵向(参考图2B的Y方向)可以具有恒定宽度，其另一个在其纵向可以具有不均匀的宽度。
在图2B中，在位线BL延伸的方向(参考图2B的Y方向)布置成行的接触插塞CP的两侧，面对第一侧壁S1的第一空气间隔AS1和面对第二侧壁S2的第二空气间隔AS2在位线BL延伸的方向可以具有不均匀的宽度。然而，本发明构思不限于图2A和图2B所示的示例，第一空气间隔AS1和第二空气间隔AS2中的任何一个可以延伸以沿位线BL延伸的方向具有均匀的宽度。
第一绝缘层22、第二绝缘层24和第三绝缘层26的每个可以是由一种材料形成的单层或者由两种不同材料形成的多层结构。在一些实施方式中，第一至第三绝缘层22、24和26中的至少一个可以在其纵向间歇地延伸。
图3A至图14D是示出根据本发明构思的示范实施方式制造半导体器件200(参考图14A至图14D)的操作的截面图。
半导体器件200可以具有图1所示的布局。图3A至图14A是沿图1的线A-A'截取的截面图，图3B至图14B是沿图1的线C-C'截取的截面图。在图3A至图14D中，相同的参考数字被用于表示与图1、2A和2B中相同的项目，将省略相同项目的详细说明。
参考图3A和图3B，隔离槽112可以形成在半导体基板110中，隔离区114可以形成在隔离槽112内。多个有源区116可以由基板110中的隔离区114限定。多个有源区116可以具有伸长的岛形，该伸长的岛形具有短轴和长轴。
基板110可以包括硅(Si)，例如晶体硅、多晶硅(poly-Si)或者非晶硅(a-Si)。在其它的实施方式中，基板310可以包括锗(Ge)或者化合物半导体，诸如硅锗(SiGe)、碳化硅(SiC)、砷化镓(GaAs)、砷化铟(InAs)或者磷化铟(InP)。在一些实施方式中，基板110可以包括导电区，例如掺杂阱或者掺杂结构。
每个隔离区114可以包括第一绝缘层114A和第二绝缘层114B。第一绝缘层114A和第二绝缘层114B可以包括不同的材料。例如，第一绝缘层114A可以包括氧化物层，第二绝缘层114B可以包括氮化物层。然而，本发明构思不限于上述隔离区114的构造。例如，隔离区114可以包括包含一个绝缘层的单层或者包含至少三种类型的绝缘层的多层结构。
多个字线沟槽118可以形成在基板110中。多个字线沟槽118可以彼此平行地延伸并具有分别贯穿(intersecting)多个有源区116的线形。
如图3B所示，为了形成具有台阶底表面的多个字线沟槽118，隔离区114和基板110可以利用单独的蚀刻工艺蚀刻，从而隔离区114能够被蚀刻至与基板110不同的深度。
在具有多个字线沟槽118的所得结构被清洁之后，多个栅介电层120、多条字线122和多个掩埋绝缘层124可以顺序地形成在多个字线沟槽118内。
在一些实施方式中，在形成字线122之后，杂质离子可以注入到字线122的两侧的基板110中，从而源区和漏区(未示出)能够形成在多个有源区116的顶表面中。在一些其他的实施方式中，在形成多条字线122之前，可以执行用于形成源区和漏区的离子注入工艺。
多条字线122的每个顶表面122T可以设置在比基板110的顶表面110T低的水平处。多条字线122的底表面可以具有粗糙的形状，鞍状鳍场效应晶体管(saddle FinFETs)可以形成在多个有源区116中。在一些实施方式中，多条字线122可以包括从钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)、钨(W)、氮化钨(WN)、钛硅氮化物(TiSiN)或者钨硅氮化物(WSiN)构成的组中选择的至少一种材料。
栅介电层120可以包括从硅氧化物层、硅氮化物层、硅氮氧化物层、氧化物/氮化物/氧化物(ONO)层或者具有比硅氧化物层高的介电常数的高k介电层构成的组中选择的至少一种。例如，栅介电层120可以具有大约10至大约25的介电常数。在一些实施方式中，栅介电层120可以包括从铪氧化物(HfO)、铪硅氧化物(HfSiO)、铪氮氧化物(HfON)、铪硅氮氧化物(HfSiON)、镧氧化物(LaO)、镧铝氧化物(LaAlO)、锆氧化物(ZrO)、锆硅氧化物(ZrSiO)、锆氮氧化物(ZrON)、锆硅氮氧化物(ZrSiON)、钽氧化物(TaO)、钛氧化物(TiO)、钡锶钛氧化物(BaSrTiO)、钡钛氧化物(BaTiO)、锶钛氧化物(SrTiO)、钇氧化物(YO)、铝氧化物(AlO)或者铅钪钽氧化物(PbScTaO)构成的组中选择的至少一种。例如，栅介电层120可以包括HfO2、Al2O3、HfAlO3、Ta2O3或者TiO2。
多个掩埋绝缘层124的顶表面124T可以设置在与基板110的顶表面110T大约相同的水平处。掩埋绝缘层124可以包括硅氧化物层、硅氮化物层、硅氮氧化物层或者其组合。
层间绝缘图案130可以形成在基板110上。层间绝缘图案130可以形成至大约
Figure BDA0001538976810000081
至大约
Figure BDA0001538976810000082
的厚度。层间绝缘图案130可以包括硅氧化物。例如，层间绝缘图案130可以包括正硅酸乙酯(TEOS)、高密度等离子体(HDP)或者硼磷硅玻璃(BPSG)。
层间绝缘图案130可以包括多个开口130H，多个开口130H暴露多个有源区116之中的多个源区116S。
之后，形成在层间绝缘图案130中的多个开口130H可以被填充导电材料以形成多个直接接触132。多个直接接触132可以电连接到有源区116的源区116S。
多个位线层叠结构140可以形成在层间绝缘图案130和多个直接接触132上，并且彼此平行地延伸。多个位线层叠结构140可以包括多条位线142和覆盖多条位线142的顶表面的多条绝缘覆盖线144。多条位线142可以电连接到多个直接接触132。
在一些实施方式中，多条位线142可以包括从掺杂半导体、金属、金属氮化物或者金属硅化物构成的组中选择的至少一种材料。例如，多条位线142的每条可以包括包含顺序层叠的掺杂poly-Si、钨氮化物和钨的层叠结构。
在一些实施方式中，多条绝缘覆盖线144可以包括硅氮化物层。多条绝缘覆盖线144可以具有比多条位线142大的厚度。
在一些实施方式中，为了形成多个位线层叠结构140，用于形成位线的导电层可以形成在层间绝缘图案130上，绝缘层可以形成为覆盖导电层。绝缘层可以具有比用于形成位线的导电层大的厚度。绝缘层可以被图案化以形成多条绝缘覆盖线144，用于形成位线的导电层可以利用多个绝缘覆盖线144作为蚀刻掩模来蚀刻，由此形成多条位线142。在一些实施方式中，由于在用于形成位线的导电层的蚀刻期间的过蚀刻，层间绝缘图案130的一部分可以被蚀刻，从而台阶部分可以形成在层间绝缘图案130的顶表面中。
在一些实施方式中，用于形成位线的导电层可以包括多层结构。例如，用于形成位线的导电层可以具有多层结构，该多层结构通过顺序地层叠第一金属硅化物层、导电阻挡层、第二金属硅化物层和由金属或者金属氮化物形成的电极层而形成。
线形空间146可以保留在各个位线层叠结构140之间。
参考图4A和4B，绝缘衬垫148可以形成为覆盖多个位线层叠结构140的暴露的顶表面和侧壁以及层间绝缘图案130的暴露表面。在一些实施方式中，绝缘衬垫148可以在随后的工艺期间用作蚀刻停止层。绝缘衬垫148可以用作保护多个位线层叠结构140的保护层。在一些实施方式中，绝缘衬垫148可以包括硅氮化物层。在一些实施方式中，绝缘衬垫148可以在随后的工艺期间用作形成扩大的空气间隔AS12(参考图13A至13D)的牺牲层。绝缘衬垫148可以形成至大约
Figure BDA0001538976810000091
至大约
Figure BDA0001538976810000092
的厚度。
参考图5A和5B，第一牺牲层可以沉积在具有绝缘衬垫148的所得结构上并利用绝缘衬垫148作为蚀刻停止层而被回蚀刻，从而多个牺牲间隔物150可以形成在多个位线层叠结构140的两个侧壁上以覆盖绝缘衬垫148。在一些实施方式中，多个牺牲间隔物150可以包括硅氧化物、SiGe化合物或者聚合物。然而，本发明构思不限于此。多个牺牲间隔物150可以包括关于绝缘衬垫148具有蚀刻选择性的材料。例如，多个牺牲间隔物150可以包括绝缘材料或者导电材料。
参考图6A和6B，第二牺牲层152可以形成在空间146中以覆盖多个牺牲间隔物150。
第二牺牲层152可以覆盖绝缘衬垫148和多个牺牲间隔物150至均匀厚度。第二牺牲层152可以包括不同于多个牺牲间隔物150的材料。在一些实施方式中，第二牺牲层152可以包括氧化物层、氮化物层或者硅氮氧化物层。第二牺牲层152可以形成至大约
Figure BDA0001538976810000093
至大约
Figure BDA0001538976810000094
的厚度。
参考图7A和7B，绝缘线154可以形成在空间146中。
在一些实施方式中，为了形成绝缘线154，绝缘层可以形成在具有第二牺牲层152的所得结构上以填充空间146。此后，绝缘层可以利用回蚀刻工艺或者化学机械抛光(CMP)工艺被回蚀刻直到暴露多条绝缘覆盖线144的顶表面，从而绝缘线154可以保留在空间146中。绝缘线154可以包括氮化物层。
参考图8A和8B，多个牺牲间隔物150可以被蚀刻到从其顶表面的预定深度。因此，可以形成具有比多个牺牲间隔物150小的高度的多个牺牲间隔物图案150A。
多个牺牲间隔物图案150A的顶表面可以设置在比多条位线142的顶表面高的水平处，但本发明构思不限于此。例如，牺牲间隔物图案150A的顶表面可以设置在与多条位线142的顶表面相同的水平或比其低的水平处。
多个牺牲间隔物150可以利用干蚀刻工艺或者湿蚀刻工艺被蚀刻至预定深度以形成多个牺牲间隔物图案150A。
之后，支撑材料层可以形成在基板110上并利用回蚀刻工艺或者CMP工艺被部分地去除直到暴露绝缘线154的顶表面，由此形成覆盖多个牺牲间隔物图案150A的多个支撑层156。
多个支撑层156的每个可以具有在位线层叠结构140的纵向延伸的线形，该纵向相应于图1的Y方向。在一些实施方式中，多个支撑层156可以包括绝缘材料。例如，多个支撑层156可以包括从SiN、SiCN、SiOC、SiON、SiOCN、TiO、TaO、TaTiO、TaSiO和AlO中选择的至少一种材料。
参考图9A和9B，具有预定形状的掩模图案(未示出)可以形成在具有多条绝缘线154的所得结构上，并利用该掩模图案作为蚀刻掩模部分地去除该所得结构，由此形成限定多个接触孔154H的多个绝缘图案154A。此后，可以去除掩模图案。
通过多个接触孔154H暴露的第二牺牲层152、绝缘衬垫148、层间绝缘图案130和一部分基板110可以被顺序地蚀刻，由此在多个接触孔154H的每个的底表面上暴露基板110。
金属硅化物层158可以形成在基板110的暴露在多个接触孔154H的每个的底表面上的表面上。例如，金属硅化物层158可以包括钴硅化物。然而，本发明构思不限于此，金属硅化物层158可以包括从各种类型的金属硅化物中选择的材料。
在一些实施方式中，可以执行以下工艺以形成金属硅化物层158。起初，金属层可以沉积在基板110的暴露在多个接触孔154H的每个的底表面上的表面上，可以执行第一快速热硅化(RTS)工艺。第一RTS工艺可以在大约450℃至大约550℃的温度下执行。不与Si原子反应的金属层可以在第一RTS工艺期间被去除，第二RTS工艺可以在例如大约800℃至大约950℃的温度下执行，其高于第一RTS工艺中的温度，以形成金属硅化物层158。当钴层形成为金属层时，钴硅化物层可以形成为金属硅化物层158。
参考图10A和10B，多个接触孔154H可以被填充导电材料以形成多个接触插塞160，焊盘导电层168可以形成在多个接触插塞160上。
多个接触插塞160的每个可以包括覆盖多个接触孔154H的内壁的阻挡层162和设置在阻挡层162上以填充相应的接触孔154H的导电插塞164。
在一些实施方式中，可以执行以下工艺以形成多个接触插塞160和焊盘导电层168。起初，在具有多个接触孔154H的所得结构被清洁之后，阻挡层162可以形成在所得结构的整个表面上以覆盖多个接触孔154H的内壁。此后，第一导电层可以形成在阻挡层162上至用于填充多个接触孔154H的每个的内部的足够厚度。然后，第一导电层可以被回蚀刻或者抛光直到阻挡层162被暴露，由此在多个接触孔154H内形成多个导电插塞164。接着第二导电层可以形成在多个导电插塞164上，第二导电层的顶表面可以被平坦化以形成焊盘导电层168。
在一些实施方式中，阻挡层162可以具有钛/钛氮化物(Ti/TiN)的层叠结构。多个接触插塞160可以包括掺杂poly-Si、金属、金属硅化物、金属氮化物或者其组合。焊盘导电层168可以包括金属、金属氮化物或者其组合。例如，接触插塞160和焊盘导电层168中的至少之一可以包括钨。
参考图11A和11B，掩模图案170可以形成在焊盘导电层168上，焊盘导电层168和阻挡层162可以利用掩模图案170作为蚀刻掩模被蚀刻，由此形成分别连接到多个接触插塞160的多个着陆焊盘(landing pad)168A。绝缘覆盖线144的通过多个着陆焊盘168A暴露的部分，多个接触插塞160的部分，以及绝缘衬垫148、第二牺牲层152和支撑层156的每个的一部分可以被去除以形成暴露多个牺牲间隔物图案150A的多个上空间172。
在一些实施方式中，类似于图1所示的多个接触插塞CP，多个掩模图案170可以具有彼此分离的岛形。多个掩模图案170可以包括硅氮化物层。
参考图12A和12B，通过多个上空间172暴露的多个牺牲间隔物图案150A可以被去除，由此在多个位线层叠结构140与多个接触插塞160之间形成多个空气间隔AS11。多个牺牲间隔物图案150A可以利用湿蚀刻工艺或者干蚀刻工艺去除。
图12C是由图12A的正方形AFTER SP示出的部分的放大截面图。图12D是由图12A的正方形AFTER SP示出的部分的放大平面图。
参考图12A至12D，绝缘衬垫148和第二牺牲层152可以暴露在多个空气间隔AS11上。多个空气间隔AS11在字线122延伸的方向上可以具有第一宽度W11。
参考图13A和13B，暴露在多个空气间隔AS11上的绝缘衬垫148和第二牺牲层152的每个的一部分可以通过相应的上空间172去除，从而多个空气间隔AS11的宽度可以扩大以形成多个扩大的空气间隔AS12。
图13C是由图13A的正方形AFTER X_SP示出的部分的放大截面图。图13D是由图13A的正方形AFTER X_SP示出的部分的放大平面图。
参考图13A至13D，绝缘衬垫148和第二牺牲层152可以暴露在多个扩大的空气间隔AS12上。
多个扩大的空气间隔AS12在字线122延伸的方向上可以具有大于第一宽度W11的第二宽度W12。
为了形成多个扩大的空气间隔AS12，绝缘衬垫148和第二牺牲层152的每个的一部分可以利用湿蚀刻工艺或者干蚀刻工艺通过上空间172而去除。
参考图14A和14B，在去除掩模图案170之后，绝缘材料可以沉积在基板110上以形成填充上空间172的盖层190。
在盖层190的形成期间，绝缘材料可以从上空间172沉积在扩大的空气间隔AS12内。结果，在除了扩大的空气间隔AS12的被多个着陆焊盘168A覆盖的部分之外的区域中，覆盖衬垫190L可以由与盖层190相同的材料形成在扩大的空气间隔AS12的内壁上。然而，本发明构思不限于此，覆盖衬垫190L可以不是必须形成的。
图14C是由图14A的正方形AFTER CAPPING示出的部分的放大截面图。图14D是由图14A的正方形AFTER CAPPING示出的部分的放大平面图。
参考图14A至14D，非对称的空气间隔可以形成在一个接触插塞160的两侧上。即，覆盖衬垫190L可以形成在接触插塞160的第一侧壁S11(参考图14C和14D)与面对第一侧壁S11的位线142之间的扩大的空气间隔AS12的内壁上，从而扩大的空气间隔AS12可以具有小于第二宽度W12的第三宽度W13。
由于在第二侧壁S12(参考图14C和14D)与面对第二侧壁S12的位线142之间，扩大的空气间隔AS12被着陆焊盘168A覆盖，该第二侧壁S12是与接触插塞160的第一侧壁S11相反的一侧，因此覆盖衬垫190L可以不形成在扩大的空气间隔AS12的内壁上。因此，扩大的空气间隔AS12在彼此面对的第二侧壁S12与位线142之间可以保持第二宽度W12。如上所述，可以制造包括在一个接触插塞160的两侧上具有不同宽度(即，第三宽度W13和第二宽度W12)的非对称的空气间隔的半导体器件200。
在本实施方式中，多个扩大的空气间隔AS12可以平行于位线142延伸，至少一个空气间隔AS12在其纵向可以具有不均匀的宽度。更具体而言，如图14D所示，基于沿位线142延伸的方向布置成行的接触插塞160，面对第一侧壁S11的扩大的空气间隔AS12在其纵向可以具有均匀的宽度。相反，由于间歇地形成在覆盖绝缘线142的第二牺牲层152上的覆盖衬垫190L，面对布置成行的接触插塞160的第二侧壁S12的扩大的空气间隔沿其纵向可以具有不均匀的宽度。即，扩大的空气间隔AS12在字线122延伸的方向上在接触插塞160与位线142之间可以具有第二宽度W12，在绝缘图案154A与位线142之间具有小于第二宽度W12的第四宽度W14。
此后，多个电容器(未示出)可以通过盖层190形成并电连接到多个接触插塞160。多条位线142和多个接触插塞160可以构成图1所示的多条位线BL和多个接触插塞CP。
图15A至20D是根据本发明构思的进一步的实施方式制造半导体器件300的方法的截面图。
半导体器件300可以具有图1所示的布局。图15A至图20A是沿图1的线A-A'截取的截面图，图15B至图20B是沿图1的线C-C'截取的截面图。在图15A至图20D中，相同的参考数字被用于表示与图1至14D中相同的项目，将省略相同项目的详细说明。
参考图15A和15B，可以通过参考图3A至9B描述的同样的方式执行工艺直到形成通过其底表面暴露基板110的多个接触孔154H。此后，暴露在多个接触孔154H的侧壁上的第二牺牲层152可以被去除从而牺牲间隔物图案150A和支撑层156可以暴露在多个接触孔154H的侧壁上。
然后，通过参考图9A和9B描述的相同的方式，金属硅化物层158可以形成在基板110的暴露在多个接触孔154H的每个的底表面上的表面上。
参考图16A和16B，通过与参考图10A和10B描述的类似的方式，多个接触孔154H可以被填充导电材料以形成多个接触插塞160，焊盘导电层168可以形成在多个接触插塞160上。
多个接触插塞160的每个可以包括覆盖多个接触孔154H的每个的内壁的阻挡层162和形成在阻挡层162上以填充相应的接触孔154H的导电插塞164。阻挡层162可以与暴露在多个接触孔154H的侧壁上的牺牲间隔物图案150A和支撑层156接触。
参考图17A和17B，通过与参考图11A和11B描述的类似的方式，掩模图案170可以形成在焊盘导电层168上，暴露多个牺牲间隔物图案150A的多个上空间172可以利用掩模图案170作为蚀刻掩模而形成。
参考图18A和18B，通过与参考图12A和12B描述的类似的方式，通过多个上空间172暴露的多个牺牲间隔物图案150A可以被去除，由此在多个位线层叠结构140与多个接触插塞160之间形成多个空气间隔AS21。
图18C是由图18A的正方形AFTER SP示出的部分的放大截面图。图18D是由图18A的正方形AFTER SP示出的部分的放大平面图。
参考图18A至18D，绝缘衬垫148和接触插塞160的阻挡层162可以暴露在多个空气间隔AS21上。多个空气间隔AS21在字线122延伸的方向上可以具有第一宽度W21。
参考图19A和19B，通过与参考图13A和13B描述的类似的方式，暴露在多个空气间隔AS21上的绝缘衬垫148和第二牺牲层152的每个的一部分可以通过上空间172被去除以扩大多个空气间隔AS21的宽度，由此形成多个扩大的空气间隔AS22。
图19C是由图19A的正方形AFTER X_SP示出的部分的放大截面图。图19D是由图19A的正方形AFTER X_SP示出的部分的放大平面图。
参考图19A至19D，具有减小的宽度的绝缘衬垫148、具有减小的宽度的第二牺牲层152和多个接触插塞160的阻挡层162可以暴露在多个扩大的空气间隔AS22上。
在本实施方式中，多个扩大的空气间隔AS22可以平行于位线142延伸的方向延伸，并在其纵向具有不均匀的宽度。更具体而言，在字线122延伸的方向上，在多个接触插塞160的位于接触插塞160与位线142之间的两侧上，多个扩大的空气间隔AS22可以具有大于第一宽度W21(参考图18D)的第二宽度W22。同时，在字线122延伸的方向上，在绝缘图案154A的位于绝缘图案154A与位线142之间的两侧上，多个扩大的空气间隔AS22可以具有大于第二宽度W22的第三宽度W23。
为了形成多个扩大的空气间隔AS22，绝缘衬垫148和第二牺牲层152的每个的一部分可以利用湿蚀刻工艺或者干蚀刻工艺通过上空间172而去除。
参考图20A和20B，在去除掩模图案170之后，通过与参考图14A和14B描述的类似的方式，绝缘材料可以沉积在基板110上以形成填充上空间172的盖层190。
在上绝缘层190的形成期间，绝缘材料可以从上空间172沉积在扩大的空气间隔AS22内。结果，在除了扩大的空气间隔AS22的被多个着陆焊盘168A覆盖的部分之外的区域中，覆盖衬垫190L可以由与盖层190相同的材料形成在扩大的空气间隔AS22的内壁上。在本实施方式中，覆盖衬垫190L可以形成在暴露于扩大的空气间隔AS22内的绝缘衬垫148的表面上、第二牺牲层152的表面上、以及多个接触插塞160的阻挡层162的表面上。然而，本发明构思不限于此，覆盖衬垫190L可以不是必须形成的。例如，扩大的空气间隔AS22的部分内壁可以不被覆盖衬垫190L覆盖。备选地，覆盖衬垫190L可以不形成在扩大的空气间隔AS22内。
图20C是由图20A的正方形AFTER CAPPING示出的部分的放大截面图。图20D是由图20A的正方形AFTER CAPPING示出的部分的放大平面图。
参考图20A至20D，不对称的空气间隔可以形成在一个接触插塞160的两侧上。即，覆盖衬垫190L可以形成在接触插塞160的第一侧壁S21(参考图20C和20D)与面对第一侧壁S21的位线142之间的扩大的空气间隔AS22的内壁上，从而扩大的空气间隔AS22可以具有小于第二宽度W22的第四宽度W24。由于在第二侧壁S22(参考图14C和14D)与面对第二侧壁S22的位线142之间，扩大的空气间隔AS22被着陆焊盘168A覆盖，该第二侧壁S22是与接触插塞160的第一侧壁S21相反的一侧，所以覆盖衬垫190L可以不形成在扩大的空气间隔AS22的内壁上。因此，扩大的空气间隔AS22在多个接触插塞160的每个的第二侧壁S22与面对第二侧壁S22的位线142之间可以保持第二宽度W22。如上所述，可以形成包括在一个接触插塞160的两侧上具有不同宽度(即，第四宽度W24和第二宽度W22)的不对称的空气间隔的半导体器件300。
相反，由于形成在绝缘图案154A的两侧上的覆盖衬垫190L，扩大的空气间隔AS22在绝缘图案154A的两侧可以具有大约相同的宽度或相似的宽度。
此外，在本实施方式中，多个扩大的空气间隔AS22在其纵向(其平行于位线142)可以具有不均匀的宽度。更具体而言，如图20D所示，基于在位线142延伸的方向上布置成行的接触插塞160，面对第一侧壁S21的扩大的空气间隔AS22可以具有在字线122延伸的方向上、在接触插塞160与位线142之间的第四宽度W24，并具有在字线122延伸的方向上、在绝缘图案154A与位线142之间的第五宽度W25，该第五宽度W25大于第四宽度W22。如图20D所示，基于在位线142延伸的方向布置成行的接触插塞160，面对第二侧壁S22的扩大的空气间隔AS22可以具有在字线122延伸的方向上、在接触插塞160与位线142之间的第六宽度W26。由于间歇地形成在覆盖绝缘线142的第二牺牲层152上的覆盖衬垫190L，面对第二侧壁S22的扩大的空气间隔AS22可以具有在字线122延伸的方向上、在绝缘图案154A与位线142之间的第七宽度W27，该第七宽度W27不同于第六宽度W26。第七宽度W27可以大于第六宽度W26并小于第三宽度W23(参考图19D)。
此后，多个电容器(未示出)可以通过盖层190形成并电连接到多个接触插塞160。
图21A至图21K是示出根据本发明构思的进一步的示范实施方式制造半导体器件的操作的截面图。图21A至21K示出制造图20A至20D所示的半导体器件300的操作。
图21A至图21K是沿图1的线A-A'截取的部分的截面图。在图21A至图21K中，相同的参考数字被用于表示与图1至20D中相同的项目，将省略相同项目的详细说明。
参考图21A，通过与参考图3A至8B描述的相同的方式，多条绝缘线154和多个牺牲间隔物图案150A可以形成在基板110上，多个支撑层156可以形成在多个牺牲间隔物图案150A上。
参考图21B，通过与参考图9A和9B描述的类似的方式，多条绝缘线154的一部分可以被去除，由此形成暴露第二牺牲层152的多个接触孔154H。
参考图21C，第二牺牲层152可以从接触孔154H内部去除，从而牺牲间隔物图案150A和多个支撑层156可以暴露在接触孔154H的侧壁上，且绝缘衬垫148可以暴露在接触孔154H的底表面上。
参考图21D，暴露在接触孔154H内的牺牲间隔物图案150A的表面可以被氮化，由此在牺牲间隔物图案150A的表面上形成氮化薄层150N。
为了形成氮化薄层150N，牺牲间隔物图案150A的暴露表面可以被暴露于氮等离子体。例如，当牺牲间隔物图案150A由poly-Si形成时，氮化薄层150N可以是硅氮化物层。
参考图21E，阻挡间隔物240可以形成在接触孔154H的内侧壁上，在该接触孔154H中氮化薄层150N被暴露。
阻挡间隔物240可以包括氧化物层、氮化物层或者其组合。
参考图21F，暴露在接触孔154H的底表面上的绝缘衬垫148可以利用阻挡间隔物240作为蚀刻掩模被蚀刻。结果，暴露的层间绝缘图案130可以被蚀刻以暴露基板110。如图21F所示，暴露于接触孔154H的基板110可以被部分地蚀刻，由此在接触孔154H的底表面上暴露基板110的凹入表面110R。
参考图21G，金属硅化物层158可以形成在基板110的暴露在多个接触孔154H内的凹入表面110R上。例如，金属硅化物层158可以包括钴硅化物。然而，本发明构思不限于此，金属硅化物层158可以由从各种类型的金属硅化物中选择的材料形成。
参考图21H，阻挡间隔物240(参考图21G)可以从具有金属硅化物层158的所得结构去除，由此在接触孔154H内暴露氮化薄层150N和支撑层156。
参考图21I，通过与参考图16A和16B描述的类似的方式，接触孔154H可以被填充导电材料以形成多个接触插塞160，焊盘导电层168可以形成在多个接触插塞160上。
多个接触插塞160的每个可以包括覆盖每个接触孔154H的内壁的阻挡层162和形成在阻挡层162上以填充相应的接触孔154H的导电插塞164。
由于氮化薄层150N形成在多个牺牲间隔物图案150A的暴露表面上，所以当阻挡层162形成在接触孔154H内时，可以防止由于多个牺牲间隔物图案150A的聚结(agglomeration)而导致的变形。具体地，当多个牺牲间隔物图案150A可以由poly-Si形成且阻挡层162由钛、钛氮化物或其组合形成时，在poly-Si层上形成钛或钛氮化物期间会发生聚结，从而poly-Si层的形状会不规则地变形。然而，由于氮化薄层150N形成在多个牺牲间隔物图案150A的暴露表面上，所以在多个牺牲间隔物图案150A上形成阻挡层162期间，可以防止poly-Si层的变形和聚结。结果，当随后通过去除多个牺牲间隔物图案150A而形成空气间隔时，多个牺牲间隔物图案150A可以被容易地去除，且可以形成具有均匀轮廓的空气间隔。
参考图21J，通过与参考图17A和17B描述的类似的方式形成多个着陆焊盘168A和多个上空间172。
参考图21K，通过与参考图18A和18B描述的类似的方法，通过多个上空间172暴露的多个牺牲间隔物图案150A可以被去除，由此在多个位线层叠结构140与多个接触插塞160之间形成多个空气间隔AS31。
在去除多个牺牲间隔物图案150A期间，形成在多个牺牲间隔物图案150A的表面上的氮化薄层150N也会被去除，从而绝缘衬垫148和接触插塞160的阻挡层162可以暴露于多个空气间隔AS31。
此后，可以执行参考图19A至20D描述的工艺，由此形成半导体器件300(参考图20A至20D)。
图22A至图22E是示出根据本发明构思的另外的实施方式制造半导体器件的方法的工艺操作的截面图。图22A至22E示出制造图20A至20D所示的半导体器件300的另一方法。
图22A至22E是沿图1的线A-A'截取的部分的截面图。在图22A至图22E中，相同的参考数字被用于表示与图1至21K中相同的项目，将省略相同项目的详细说明。
参考图22A，通过与参考图15A描述的相同的方式，多个接触孔154H可以形成在基板110中以部分地暴露基板110。暴露在多个接触孔154H的侧壁上的第二牺牲层152可以被去除，由此在多个接触孔154H的侧壁上暴露牺牲间隔物图案150A和支撑层156。此后，金属硅化物层158可以形成在基板110的暴露在多个接触孔154H的每个的底表面上的表面上。
参考图22B，在金属硅化物层158形成在多个接触孔154H的每个的底表面上之后，氮化薄层150N可以通过与参考图21D描述的相同的方式形成在牺牲间隔物图案150A的表面上。
参考图22C，通过与参考图21I描述的相同的方式，接触孔154H可以被填充导电材料以形成多个接触插塞160。每个接触插塞160可以包括阻挡层162和导电插塞164。焊盘导电层168可以形成在多个接触插塞160上。
由于氮化薄层150N形成在多个牺牲间隔物图案150A的暴露表面上，所以当阻挡层162形成在接触孔154H内时，可以防止由于多个牺牲间隔物图案150A的聚结和变形。因此，当随后通过去除多个牺牲间隔物图案150A而形成空气间隔时，多个牺牲间隔物图案150A可以被容易地去除，且可以形成具有均匀轮廓的空气间隔。
参考图22D，通过与参考图17A和17B描述的类似的方式可以形成多个着陆焊盘168A和多个上空间172。
参考图22E，通过与参考图18A和18B描述的类似的方式，通过多个上空间172暴露的多个牺牲间隔物图案150A可以被去除，由此在多个位线层叠结构140与多个接触插塞160之间形成多个空气间隔AS41。
在去除多个牺牲间隔物图案150A期间，形成在多个牺牲间隔物图案150A的表面上的氮化薄层150N也可以被去除，从而绝缘衬垫148和接触插塞160的阻挡层162可以暴露在多个空气间隔AS41上。
然后，可以执行参考图19A至20D描述的工艺以形成半导体器件300(参考图20A至20D)。
图23是包括根据本发明构思的示范实施方式的半导体器件1000的系统的图。
系统1000可以包括控制器1010、输入/输出(I/O)装置1020、存储装置1030和接口1040。系统1000可以是移动系统或配置为发送或接收信息的系统。在一些实施方式中，移动系统可以是个人数字助理(PDA)、便携式计算机、网络平板、无线电话、移动式电话、数字音乐播放器或存储卡。控制器1010可以配置为控制系统1000中的执行程序。控制器1010可以包括微处理器(MP)、数字信号处理器(DSP)、微控制器(MC)或与其类似的装置。I/O装置1020可以用于输入数据到系统1000或从系统1000输出数据。系统1000可以利用I/O装置1020连接到外部装置(例如，个人电脑(PC)或网络)，并与外部装置交换数据。I/O装置1020例如可以是键区、键盘或显示装置。
存储装置1030可以存储操作控制器1010所需的代码和/或数据或者存储通过控制器1010处理的数据。存储装置1030可以包括根据本发明构思的具有鳍型场效应晶体管(FinFET)的半导体器件。例如，存储装置1030可以包括图1至20D所示的半导体器件100、200和300。
接口1040可以是在系统1000与其他外部装置之间的数据传输路径。控制器1010、I/O装置1020、存储装置1030和接口1040可以通过总线1050彼此通信。系统1000可以用于移动式电话、MP3播放器、导航装置、便携式多媒体播放器(PMP)、固态盘(SSD)或家用电器。
虽然已经参考其示范实施方式具体示出和描述了本发明构思，但是将理解，可以在其中进行形式和细节的各种变化而不背离权利要求的精神和范围。
本申请要求于2012年9月14日在韩国知识产权局提交的韩国专利申请No.10-2012-0102269号的优先权，其公开通过引用整体合并在此。

Claims (25)

1.一种半导体器件，包括：
基板，具有多个有源区；
在所述基板上的第一导电线，所述第一导电线连接到所述多个有源区当中的第一有源区；
第一导电插塞，连接到所述多个有源区当中的第二有源区，所述第二有源区相邻于所述第一有源区的一侧设置；
第二导电插塞，连接到所述多个有源区当中的第三有源区，所述第三有源区相邻于所述第一有源区的另一侧设置；
第一空气间隔，在所述第一导电线和所述第一导电插塞之间，所述第一空气间隔具有第一宽度；
第二空气间隔，在所述第一导电线和所述第二导电插塞之间，所述第二空气间隔具有不同于所述第一宽度的第二宽度；以及
着陆焊盘，连接到所述第一导电插塞，所述着陆焊盘覆盖所述第一空气间隔。
2.如权利要求1所述的器件，其中所述第二有源区具有面对所述第一导电线的第一侧的第一凹入上部拐角，所述第一导电插塞通过所述第一凹入上部拐角连接到所述第二有源区。
3.如权利要求1所述的器件，其中所述第三有源区具有面对所述第一导电线的第二侧的第二凹入上部拐角，所述第二导电插塞通过所述第二凹入上部拐角连接到所述第三有源区。
4.如权利要求1所述的器件，还包括：
在所述第一导电插塞和所述第一空气间隔之间的第一绝缘膜；
在所述第一空气间隔和所述第一导电线之间的第二绝缘膜；
在所述第一导电线和所述第二空气间隔之间的第三绝缘膜；以及
在所述第二空气间隔和所述第二导电插塞之间的第四绝缘膜。
5.如权利要求4所述的器件，其中所述第一绝缘膜的高度不同于所述第四绝缘膜的高度，所述第二绝缘膜的高度不同于所述第三绝缘膜的高度。
6.如权利要求1所述的器件，其中所述第一导电线包括延伸到所述基板中以接触所述第一有源区的接触。
7.如权利要求1所述的器件，其中所述第一导电插塞包括延伸到所述基板中的第一下部分，所述第一下部分接触所述第二有源区，以及
其中所述第二导电插塞包括延伸到所述基板中的第二下部分，所述第二下部分接触所述第三有源区。
8.如权利要求7所述的器件，还包括限定所述多个有源区的隔离区，
其中所述第一导电插塞的所述第一下部分接触在所述第一有源区和所述第二有源区之间的所述隔离区，以及
其中所述第二导电插塞的所述第二下部分接触在所述第一有源区和所述第三有源区之间的所述隔离区。
9.如权利要求8所述的器件，还包括：
在所述第一空气间隔和所述隔离区之间的第一绝缘图案；以及
在所述第二空气间隔和所述隔离区之间的第二绝缘图案，
其中所述第一导电插塞接触所述第一绝缘图案，以及
其中所述第二导电插塞接触所述第二绝缘图案。
10.如权利要求1所述的器件，还包括：
限定所述多个有源区的隔离区；
在所述基板上的第二导电线，所述第二导电线面对所述第一导电线并且所述第二导电插塞夹置在所述第一导电线和所述第二导电线之间；以及
夹置在第二导电线和所述隔离区的局部隔离区之间的绝缘图案，所述局部隔离区具有接触所述第三有源区的侧壁。
11.如权利要求1所述的器件，其中所述第一导电线的顶表面延伸低于所述第一空气间隔的第一顶部的第一水平并且低于所述第二空气间隔的第二顶部的第二水平。
12.如权利要求11所述的器件，还包括限定所述第二空气间隔的所述第二顶部的盖层。
13.如权利要求1所述的器件，其中所述着陆焊盘与所述第二空气间隔垂直地未对准从而没有覆盖所述第二空气间隔的至少一部分。
14.如权利要求1所述的器件，其中所述第一宽度大于所述第二宽度。
15.一种半导体器件，包括：
基板，具有彼此间隔开的第一有源区、第二有源区和第三有源区，所述第一有源区夹置在所述第二有源区和所述第三有源区之间；
在所述基板上的导电线，所述导电线具有与所述第一有源区接触的直接接触；
连接到所述第二有源区的第一导电插塞，所述第一导电插塞与所述导电线间隔开并且第一空气间隔在所述第一导电插塞和所述导电线之间；
连接到所述第三有源区的第二导电插塞，所述第二导电插塞与所述导电线间隔开并且第二空气间隔在所述第二导电插塞和所述导电线之间，所述第二空气间隔与所述第一空气间隔未对称；以及
限定所述第二空气间隔的顶部的盖层。
16.如权利要求15所述的器件，其中所述盖层具有暴露在所述第二空气间隔中的凸起的底部。
17.如权利要求15所述的器件，其中所述第二有源区具有面对所述导电线的第一侧的第一凹入上部拐角，所述第一导电插塞通过所述第一凹入上部拐角连接到所述第二有源区，
其中所述第三有源区具有面对所述导电线的第二侧的第二凹入上部拐角，所述第二导电插塞通过所述第二凹入上部拐角连接到所述第三有源区，以及
其中所述第一凹入上部拐角和所述第二凹入上部拐角彼此面对。
18.如权利要求15所述的器件，还包括：
第一隔离区，在所述第一有源区和所述第二有源区之间；以及
第二隔离区，在所述第一有源区和所述第三有源区之间，
其中所述第一导电插塞包括延伸到所述基板中并且接触所述第二有源区和所述第一隔离区的第一下部分，以及
其中所述第二导电插塞包括延伸到所述基板中并且接触所述第三有源区和所述第二隔离区的第二下部分。
19.如权利要求18所述的器件，还包括：
在所述第一空气间隔和所述第一隔离区之间的第一绝缘图案；以及
在所述第二空气间隔和所述第二隔离区之间的第二绝缘图案，
其中所述导电线夹置在所述第一绝缘图案和所述第二绝缘图案之间。
20.如权利要求15所述的器件，其中在所述第一导电插塞和所述第二导电插塞之间的第一最短水平距离小于在所述第二有源区和所述第三有源区之间的第二最短水平距离。
21.一种半导体器件，包括：
基板，具有彼此间隔开并且沿一方向并排布置的第一有源区、第二有源区和第三有源区，所述第二有源区夹置在所述第一有源区和所述第三有源区之间；
连接到所述第一有源区的第一导电线；
连接到所述第二有源区的第一导电插塞，所述第一导电插塞与所述第一导电线间隔开并且第一空气间隔在所述第一导电插塞和所述第一导电线之间；
连接到所述第三有源区的第二导电插塞，
夹置在所述第一导电插塞和所述第二导电插塞之间的第二导电线，所述第二导电线与所述第一导电插塞间隔开并且第二空气间隔在所述第二导电线和所述第一导电插塞之间，所述第二空气间隔与所述第一空气间隔未对称；以及
夹置在所述第二导电线和所述基板之间的绝缘图案。
22.如权利要求21所述的器件，其中所述第二导电线通过所述绝缘图案与所述第二有源区分开，以及
其中所述第二导电线通过所述绝缘图案与所述第三有源区分开。
23.如权利要求21所述的器件，还包括：
第一隔离区，在所述第一有源区和所述第二有源区之间；以及
第二隔离区，在所述第二有源区和所述第三有源区之间，
其中所述第一导电插塞包括延伸到所述基板中并且接触所述第二有源区和所述第一隔离区的第一下部分，以及
其中所述第二导电线面对所述第二隔离区并且所述绝缘图案夹置在所述第二导电线和所述第二隔离区之间。
24.如权利要求21所述的器件，其中所述第二导电插塞与所述第二导电线间隔开并且第三空气间隔在所述第二导电插塞和所述第二导电线之间，所述第三空气间隔与所述第二空气间隔未对称。
25.如权利要求24所述的器件，其中所述第一空气间隔具有第一宽度，所述第二空气间隔具有不同于所述第一宽度的第二宽度，所述第三空气间隔具有不同于所述第二宽度的第三宽度。
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Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102094476B1 (ko) * 2013-08-27 2020-03-30 삼성전자주식회사 반도체 소자 및 반도체 소자의 제조 방법
US9425200B2 (en) * 2013-11-07 2016-08-23 SK Hynix Inc. Semiconductor device including air gaps and method for fabricating the same
KR102251816B1 (ko) * 2014-01-28 2021-05-13 삼성전자주식회사 랜딩 패드를 구비하는 반도체 소자
KR102180050B1 (ko) * 2014-02-14 2020-11-18 에스케이하이닉스 주식회사 반도체 소자 및 그 제조 방법
KR102230194B1 (ko) * 2014-04-14 2021-03-19 삼성전자주식회사 반도체 소자
KR102186928B1 (ko) * 2014-07-18 2020-12-04 삼성전자주식회사 패턴 형성 방법 및 이를 이용한 반도체 장치 제조 방법
KR102214506B1 (ko) 2014-08-21 2021-02-09 삼성전자 주식회사 콘택 플러그를 포함하는 반도체 소자 및 그 제조 방법
US10103060B2 (en) * 2015-06-18 2018-10-16 Globalfoundries Inc. Test structures for dielectric reliability evaluations
KR102444838B1 (ko) 2015-06-30 2022-09-22 에스케이하이닉스 주식회사 에어갭을 구비한 반도체장치 및 그 제조 방법
KR102421592B1 (ko) * 2015-11-03 2022-07-18 삼성전자주식회사 반도체 소자 및 그 제조 방법
US9812400B1 (en) 2016-05-13 2017-11-07 Globalfoundries Inc Contact line having insulating spacer therein and method of forming same
KR20180063755A (ko) * 2016-12-02 2018-06-12 삼성전자주식회사 반도체 소자
CN108573926B (zh) * 2017-03-09 2020-01-21 联华电子股份有限公司 半导体存储装置以及其制作方法
KR102509322B1 (ko) * 2017-09-29 2023-03-14 에스케이하이닉스 주식회사 에어갭을 구비한 반도체장치 및 그 제조 방법
KR102444707B1 (ko) 2018-03-26 2022-09-19 에스케이하이닉스 주식회사 극저유전율스페이서를 구비한 반도체장치 및 그 제조 방법
CN110581103B (zh) * 2018-06-07 2022-04-12 联华电子股份有限公司 半导体元件及其制作方法
TWI683418B (zh) * 2018-06-26 2020-01-21 華邦電子股份有限公司 動態隨機存取記憶體及其製造、寫入與讀取方法
KR102476141B1 (ko) 2018-12-14 2022-12-09 삼성전자주식회사 스페이서를 포함하는 반도체 소자 및 그 제조 방법
US20210217652A1 (en) * 2020-01-12 2021-07-15 Xia Tai Xin Semiconductor (Qing Dao) Ltd. Semiconductor structure and method of forming thereof
CN113555322B (zh) * 2020-04-23 2024-05-14 长鑫存储技术有限公司 存储器的形成方法及存储器
CN113937058B (zh) * 2020-07-14 2023-01-31 长鑫存储技术有限公司 半导体结构的形成方法及半导体结构
US11239111B1 (en) * 2020-09-29 2022-02-01 Nanya Technology Corporation Method of fabricating semiconductor device
CN113097150B (zh) * 2021-03-31 2022-04-12 长鑫存储技术有限公司 半导体结构及其制备方法

Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020076880A1 (en) * 2000-06-12 2002-06-20 Takashi Yamada Semiconductor device and method of fabricating the same
US6524948B2 (en) * 2000-10-13 2003-02-25 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method for fabricating the same
US6551877B1 (en) * 2002-06-11 2003-04-22 Powerchip Semiconductor Corp. Method of manufacturing memory device
US20040097065A1 (en) * 2002-11-15 2004-05-20 Water Lur Air gap for tungsten/aluminum plug applications
US20040232496A1 (en) * 2003-05-21 2004-11-25 Jian Chen Use of voids between elements in semiconductor structures for isolation
US20050051865A1 (en) * 2003-09-05 2005-03-10 Tai-Peng Lee Control of air gap position in a dielectric layer
US20070184615A1 (en) * 2005-12-30 2007-08-09 Stmicroelectronics S.R.L. Process for Manufacturing a Non-Volatile Memory Electronic Device Integrated on a Semiconductor Substrate and Corresponding Device
CN101425500A (zh) * 2007-11-01 2009-05-06 台湾积体电路制造股份有限公司 集成电路结构
CN101924094A (zh) * 2009-04-24 2010-12-22 瑞萨电子株式会社 半导体器件和制造半导体器件的方法
US8120179B2 (en) * 2009-11-10 2012-02-21 International Business Machines Corporation Air gap interconnect structures and methods for forming the same
US20120056255A1 (en) * 2010-09-03 2012-03-08 Elpida Memory, Inc. Semiconductor device and method of fabricating the same
CN102479811A (zh) * 2010-11-29 2012-05-30 三星电子株式会社 非易失性存储器件及其制造方法
CN102543944A (zh) * 2010-12-31 2012-07-04 海力士半导体有限公司 半导体器件及其制造方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7419871B2 (en) 2006-04-25 2008-09-02 Micron Technology, Inc. Methods of forming semiconductor constructions
KR20080000831A (ko) 2006-06-28 2008-01-03 주식회사 하이닉스반도체 반도체 소자의 제조 방법
KR101051577B1 (ko) 2009-06-30 2011-07-22 주식회사 하이닉스반도체 반도체 소자 및 그의 형성 방법
KR20110023001A (ko) 2009-08-28 2011-03-08 주식회사 하이닉스반도체 반도체 소자의 제조 방법
KR101087779B1 (ko) 2009-09-16 2011-11-30 주식회사 하이닉스반도체 반도체 소자 및 그 형성방법
JP2011129762A (ja) 2009-12-18 2011-06-30 Elpida Memory Inc 半導体装置及び半導体装置の製造方法
KR101119156B1 (ko) 2010-03-09 2012-03-20 주식회사 하이닉스반도체 반도체 소자 및 그의 형성 방법
US8461687B2 (en) 2010-04-06 2013-06-11 Samsung Electronics Co., Ltd. Semiconductor devices including bit line contact plug and buried channel array transistor, and semiconductor modules, electronic circuit boards and electronic systems including the same
JP2012019035A (ja) 2010-07-07 2012-01-26 Elpida Memory Inc 半導体装置及びその製造方法
KR101559345B1 (ko) * 2010-08-26 2015-10-15 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조 방법
KR20120025315A (ko) 2010-09-07 2012-03-15 삼성전자주식회사 반도체 소자 및 그 제조 방법
SG10201408390TA (en) * 2010-11-18 2015-01-29 Toshiba Kk Nonvolatile semiconductor memory device and manufacturing method of nonvolatile semiconductor memory device
KR20120121795A (ko) * 2011-04-27 2012-11-06 에스케이하이닉스 주식회사 에어 갭을 포함하는 스페이서를 구비한 반도체 소자의 제조방법

Patent Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020076880A1 (en) * 2000-06-12 2002-06-20 Takashi Yamada Semiconductor device and method of fabricating the same
US6524948B2 (en) * 2000-10-13 2003-02-25 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method for fabricating the same
US6551877B1 (en) * 2002-06-11 2003-04-22 Powerchip Semiconductor Corp. Method of manufacturing memory device
US20040097065A1 (en) * 2002-11-15 2004-05-20 Water Lur Air gap for tungsten/aluminum plug applications
US20040232496A1 (en) * 2003-05-21 2004-11-25 Jian Chen Use of voids between elements in semiconductor structures for isolation
US20050051865A1 (en) * 2003-09-05 2005-03-10 Tai-Peng Lee Control of air gap position in a dielectric layer
US20070184615A1 (en) * 2005-12-30 2007-08-09 Stmicroelectronics S.R.L. Process for Manufacturing a Non-Volatile Memory Electronic Device Integrated on a Semiconductor Substrate and Corresponding Device
CN101425500A (zh) * 2007-11-01 2009-05-06 台湾积体电路制造股份有限公司 集成电路结构
CN101924094A (zh) * 2009-04-24 2010-12-22 瑞萨电子株式会社 半导体器件和制造半导体器件的方法
US8120179B2 (en) * 2009-11-10 2012-02-21 International Business Machines Corporation Air gap interconnect structures and methods for forming the same
US20120056255A1 (en) * 2010-09-03 2012-03-08 Elpida Memory, Inc. Semiconductor device and method of fabricating the same
CN102479811A (zh) * 2010-11-29 2012-05-30 三星电子株式会社 非易失性存储器件及其制造方法
CN102543944A (zh) * 2010-12-31 2012-07-04 海力士半导体有限公司 半导体器件及其制造方法

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