CN101425500A - 集成电路结构 - Google Patents

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Abstract

本发明提供一集成电路结构，包括半导体衬底，以及金属化层，位于半导体衬底上。金属化层包括导线、低介电常数区域，邻接该导线，且与该导线在水平方向相隔一空间、以及填充介电材料，填充至少部分该空间，其中该填充介电材料与该低介电常数区域由不同材料组成。上述的集成电路结构可进一步包含盖层，邻接填充介电材料与低介电常数区域，并位于填充介电材料与低介电常数区域上。填充介电材料的介电常数小于该盖层的介电常数。本发明的优点在于降低寄生电容，减少电迁移，改善时间相依介电击穿，以及增加校准偏差容忍度。

Description

集成电路结构
技术领域
本发明涉及一种集成电路，尤其涉及降低受损的低介电常数层的影响的方法。
背景技术
将新一代高性能的集成电路导入半导体工业时会增加集成电路的元件密度，从而减少组件或元件的尺寸及彼此之间的空间。在过去，缩减尺寸只受限于光刻工艺，但越来越小的元件产生新的限制。举例来说，两个邻接的导电元件之间相隔的距离越来越小，会使两者之间的电容越来越大。这是因为电容与导电元件之间的绝缘材料的介电常数(k)成正比，与导电元件之间的距离成反比。当上述电容增加时，不但耗电还会造成寄生电容(RC)延迟。如此一来，半导体的集成电路性能将取决于低介电常数材料的发展情况。
由于最低介电常数的材料为空气或真空(k＝1.0)，一般的低介电常数材料为孔洞材料。此外，也可采用气隙(air-gap)进一步降低有效k值。
图1A-图1C是公知技术形成含有气隙的内连线结构的方法。如图1A所示，铜连线4与对应的扩散阻障层(diffusion barrier layer)5形成于金属间介电层(Inter-metal dielectric)6中。金属间介电层6具有低介电常数及高浓度的碳。在形成铜连线4时会损伤金属间介电层露出的部分8，并降低露出部分的碳浓度。上述金属间介电层露出的部分8在损伤后的介电常数可能高达7，使整体的寄生电容明显的增加。接着如图1B所示，移除损伤的金属介电层露出的部分8以形成气隙10。接着如图1C所示，形成蚀刻停止层(ESL)12后，再形成金属连线19及金属接触孔18。
虽然气隙10可降低内连线结构的寄生电容，但上述公知技术仍有缺点。在形成蚀刻停止层12时，会填入气隙10。一般而言，蚀刻停止层12其材料的介电常数大于金属间介电层6的低介电常数材料。如此一来将提高铜连线4之间的连线电容。实验数据显示，形成气隙10可降低约14％的连线电容，但在形成蚀刻停止层12后，只比形成气隙10前的状态降低约4％的连线电容，明显的抵消气隙10的好处。
气隙10的另一个问题为造成扩散阻障层16不连续。当工艺产生校准偏差(misalignment)时，金属接触孔18将会移至于气隙10上，且对应的扩散阻障层16也会位于气隙上。如此一来，铜在形成金属接触孔18的过程中将落入气隙10中，或者铜在形成金属接触孔后扩散到气隙内。接下来气隙10内的铜会扩散到金属间介电层6，劣化集成电路的性能。由于上述理由，形成金属接触孔18的校准偏差容忍度(misalignment window)将会明显地缩小。
综上所述，目前急需新的工艺形成内连线结构，用以移除损伤的低介电常数层以降低寄生电容，同时避免公知技术的问题。
发明内容
本发明为了解决现有技术的问题而提供一集成电路结构，包括半导体衬底，以及金属化层，位于半导体衬底上。金属化层包括导线、低介电常数区域，邻接该导线，且与该导线在水平方向相隔一空间、以及填充介电材料，填充至少部分该空间，其中该填充介电材料与该低介电常数区域由不同材料组成。上述的集成电路结构可进一步包含盖层，邻接填充介电材料与低介电常数区域，并位于填充介电材料与低介电常数区域上。填充介电材料的介电常数小于该盖层的介电常数，且该盖层可为蚀刻停止层。
本发明也提供一种集成电路结构，包括半导体衬底；低介电常数层，位于半导体衬底上；导线，位于低介电常数层中；以及填充介电材料，于水平方向位于低介电常数层与导线之间。填充介电材料，邻接低介电常数层。填充介电材料与低介电常数层的介电常数不同。上述的集成电路结构可进一步包含盖层，邻接填充介电材料与低介电常数层，并位于填充介电材料与低介电常数层上，其中填充介电材料的介电常数小于盖层的介电常数。
本发明也提供一种集成电路结构，包括半导体衬底；蚀刻停止层，位于半导体衬底上；低介电常数层，邻接蚀刻停止层，且位于蚀刻停止层上；以及填充材料，位于蚀刻停止层上，并邻接蚀刻停止层与低介电常数层。填充材料，封住气隙。填充材料与低介电常数层包括不同的介电材料。
本发明也提供一种形成集成电路的方法，包括提供半导体衬底；形成低介电常数层于半导体衬底上；形成导线于低介电常数层中后，形成填充介电材料，且填充介电材料在水平方向位于导线与低介电常数层之间，其中填充介电材料邻接低介电常数层；以及形成盖层邻接填充介电材料与低介电常数层并位于填充介电材料与低介电常数层上，其中填充介电材料的介电常数低于盖层的介电常数，且盖层可为蚀刻停止层。
本发明还提供一种形成集成电路的方法，包括提供半导体衬底；形成低介电常数层于半导体衬底上；形成导线于低介电常数层中，其中邻接导线的部分低介电常数层受到损伤并提高其介电常数；移除损伤的部分低介电常数层以形成气隙；将填充介电材料填入气隙；平坦化填充介电材料直到露出导线；以及形成蚀刻停止层于填充介电材料与低介电常数层上。
本发明的优点在于降低寄生电容，减少电迁移，改善时间相依介电击穿(崩溃)，以及增加校准偏差容忍度。
附图说明
图1A-图1C显示公知工艺形成气隙的方法，其中受损伤的低介电常数部分被蚀刻以形成气隙；
图2-图10B是本发明实施例的工艺剖视图，显示如何形成单镶嵌结构；以及
图11-图12是本发明实施例的工艺剖视图，显示如何进一步形成双镶嵌结构。
其中，附图标记说明如下：
4～铜连线；
5～扩散阻障层；
6、42～金属间介电层；
8～金属间介电层露出的部分；
10～气隙；
18～金属接触孔；
19、34～金属连线；
20～基层；
20a～半导体衬底；
20b～上层结构；
22、44～蚀刻停止层；
24～低介电常数层；
25～图案化的光致抗蚀剂；
26、46～沟槽；
28～受损部分；
30～侧壁保护层；
32、58～扩散阻障层；
36～气隙；
38、60～填充介电材料；
40～盖层；
48～接触孔开口；
501～接触孔损伤部分；
502～沟槽损伤部分；
54～接触孔；
56～导线；
D～气隙36的开口宽度；
T1～受损部分28的厚度、气隙36的宽度；
T2～侧壁保护层30的厚度；
T3～气隙顶部宽度；
T3’～气隙底部宽度；
T4～填充介电材料的厚度。
具体实施方式
本发明提供降低内连线的寄生电容的方法，并可降低接触孔校准偏差的副作用。接下来将配合图示说明本发明优选实施例的中间工艺。在不同的图示中，相同元件将采用相同标号表示。
图2-图10B是本发明实施例的工艺剖视图，显示如何形成单镶嵌结构。图2的起始结构包括蚀刻停止层22，位于基层20上，且介电层24位于蚀刻停止层22上。基层20是半导体衬底20a与上层结构20b，且上层结构20b位于半导体衬底20a与蚀刻停止层22之间。半导体衬底20a可为单晶或化合物态的半导体材料。有源元件(未图示)如晶体管可形成于半导体衬底20a的上表面上。上层结构20b可包含导电特征(未图示)如金属连线、接触插塞、或接触孔。
蚀刻停止层22可形成于层间介电层或金属间介电层上，其介电常数较佳小于5.0，其材质可包含碳化硅、碳氮化硅、碳氧化硅、氮化硅、碳为主材料、或上述的组合。
在一实施例中，介电层24具有低介电常数(k值)，较佳小于3.0。为突显此特征，说明书后续段落将统一称作低介电常数层(low-k dielectric layer)24。低介电常数层的介电常数较佳小于2.5，也被称作超低介电常数层(extreme low-k，ELK)。低介电常数层24可包含含碳介电材料，且可进一步含有氮、氢、氧、及上述的组合。可采用孔洞结构降低介电常数。低介电常数层24的厚度较佳介于1000到3500之间。本领域普通技术人员可理解的是，当本发明应用于形成更小尺寸的集成电路时，其尺寸也可缩小到适当的范围。
图3显示以图案化的光致抗蚀剂25作掩模蚀刻低介电常数层24，形成沟槽26。接着蚀刻露出的蚀刻停止层22，再以灰化等方式移除图案化的光致抗蚀剂25。在形成沟槽26的过程中，上述蚀刻步骤及灰化步骤将会损伤被沟槽26露出的低介电常数层24的表面部分。在一实施例中，低介电常数层24含有末端官能基如Si-O-CH3，而蚀刻及灰化步骤会使上述末端官能基产生复杂的化学反应脱去甲基(-CH3)以形成羟基(-OH)。如此一来，受损部分28其介电常数将高达7左右。受损部分28的厚度T1取决于蚀刻与灰化工艺如蚀刻液、灰化气体、以及蚀刻/灰化时间。在一实施例中，受损部分28的厚度T1介于50到250之间。
在图4中，形成非必要的侧壁保护层30。侧壁保护层30用以避免后续工艺(如图10B)形成的扩散阻障层32于气隙中露出，进而降低金属连线的电迁移。在一实施例中，侧壁保护层30的材料组成为介电材料如碳化硅、氟硅玻璃(FSG)、低介电常数材料(LK)、或上述的组合。侧壁保护层30的厚度T2较佳介于20到150之间。
在图5中，形成于沟槽26中的导线包含扩散阻障层32及金属连线34。为了简化图示起见，后续的说明书段落将省略侧壁保护层30。扩散阻障层32较佳包含钛、氮化钛、钽、氮化钽、或类似物，其形成方式可为物理气相沉积(PVD)或化学气相沉积(CVD)。扩散阻障层32的厚度可介于20到200之间。
金属连线34较佳为铜或铜合金，也可为其他导电材料如银、金、钨、铝、或其他类似物。如本领域普通技术人员所熟知，形成金属连线34的方法包含毯覆性沉积铜或铜合金的籽晶层于扩散阻障层32上。接着将导电材料填入沟槽26中，较佳方法为电镀。接着以化学机械研磨(CMP)将低介电材料层24上多余的扩散阻障层与导电材料移除，留下扩散阻障层32及铜金属连线34于沟槽26中。
在图6中，选择性地移除受损部分28。移除方式可为稀氢氟酸为主的溶液，移除后可形成气隙36。气隙36的厚度介于50到300之间，可等于或稍微大于受损部分28的厚度T1，原因在于上述步骤可能会移除部分露出的低介电常数层24。
由于气隙36的宽度T1太小，在后续步骤中可能难以填入材料。在图7中，可进行一非必要的步骤如氩气处理(轰击)以拓宽气隙36的宽度。如此一来，气隙36的顶部宽度T3将会比底部宽度T3’宽约50％。上述的氩气处理也会使低介电常数层24的上表面宽度缩小。
在图8中，填充介电材料38毯覆性的沉积于上述结构并填入气隙36。填充介电材料38的介电常数较佳小于后续步骤(见图10A及图10B)形成的盖层40的介电常数。盖层40可为蚀刻停止层。在更佳情况下，填充介电材料38的介电常数与低介电常数层24的介电常数实质上相同，均小于2.9。沉积介电材料38与低介电常数层24可由不同材料形成，或者由不同孔洞性质的相同材料形成，使两者的介电常数不同。在一实施例中，填充介电材料38可由氟硅玻璃(FSG)、低介电常数材料、或超低介电常数材料组成。填充介电材料38的厚度T4约介于50到300之间。在一实施例中，填充介电材料38实质上完全填满气隙36。在其他实施例中，由于气隙36的高深宽比，仍有部分气隙36残留下来。
在图9A-图9C中，移除多余的填充介电材料38。在一实施例中，此移除步骤为仅约20秒的CMP。在另一实施例中，此移除步骤为各向异性蚀刻。在图9A中，气隙36的顶端被填充介电材料38封住。达成此实施例的方法为调整填充介电层38的填充工艺参数。另一方面如图9B所示，填充介电层38并未完全封住且露出气隙36。然而气隙36的开口宽度D小于原始气隙36(见图6)的宽度T1，优点在于可避免形成不连续的扩散阻障层于后续的接触孔形成步骤。在图9C中，填充介电材料38完全填满气隙36。值得注意的是，当低介电常数层24因氩气处理产生凹陷时，图9A-图9C的结构中的填充介电材料均可延伸到低介电常数层24的上表面，如图9C中虚线以上的部分。
在图10A及图10B中，形成蚀刻停止层40于上述结构上。蚀刻停止层40较佳为碳化硅、碳氮化硅、或其他常见材料。在图10A中，气隙36完全被填充介电材料38封住，因此填充介电材料38位于气隙38与蚀刻停止层40之间。如前所述，虚线用以标示形成于低介电常数层24上的填充介电材料38，特别是在低介电常数层24因氩气处理产生凹陷的情况时。在图10B中，蚀刻停止层40的底部接触到气隙36的开口。另一方面，图10B更进一步图示前述非必要的侧壁保护层30。
图11及图12显示双镶嵌结构的工艺。如图11所示的金属间介电层42较佳具有低介电常数，其材质可与低介电常数层24相同。接着在金属间介电层42中形成沟槽46与接触孔开口48。如本领域普通技术人员所知，可在金属间介电层42上形成光致抗蚀剂(未图示)并图案化光致抗蚀剂以形成沟槽42与接触孔开口48。在优选实施例中，以各向异性蚀刻蚀穿金属间介电层42与蚀刻停止层40以形成接触孔开口48。接着以蚀刻停止层44作蚀刻终点形成沟槽46。在另一实施例中采用的是沟槽优先工艺，先形成沟槽46再形成接触孔开口48。之后延着接触孔开口48蚀刻蚀刻停止层40以露出下方的金属连线34。上述蚀刻及灰化步骤会损伤金属间介电层42露出的部分，形成接触孔损伤部分501及沟槽损伤部分502。
如图12所示，形成扩散阻障层58后以导电材料填满接触孔开口48与沟槽46以形成接触孔54与导线56。接着移除沟槽损伤部分502后填入填充介电材料60。填充介电材料60的介电常数较佳低于更上层的蚀刻停止层(未图示)，且其材质与对应的形成步骤均可类似填充介电材料38。
为突显本发明优点，图12中一接触孔54为校准失误，部分接触孔并不在对应的金属连线34与扩散阻障层32上方。由于气隙36的宽度小于图5的损伤部分28的宽度，且可能被完全填充或封住，因此可避免产生不连续的蚀刻停止层40及扩散阻障层58，还可避免接触孔54中的导电材料如铜扩散到低介电常数层24。此外，图4及图5所述的侧壁保护层30也可整合到图11及图12所示的结构。
本发明的实施例还具有其他优点。移除损伤的低介电常数材料24并将形成的气隙填入低介电常数材料，可有效降低内连线结构中介电材料的k值。此外，本发明的内连线结构中，电迁移以及时间相依介电击穿等性质均获得改善。
虽然本发明已以数个实施例揭示如上，然其并非用以限定本发明，任何本领域普通技术人员，在不脱离本发明的精神和范围内，当可作任意的改动与修改，因此本发明的保护范围当视所附的权利要求书所界定的范围为准。

Claims (20)

1.一种集成电路结构，包括：
一半导体衬底；
一金属化层，位于该半导体衬底上；
其中该金属化层包括：
一导线；
一低介电常数区域，邻接该导线，且与该导线在水平方向相隔一空间；以及
一填充介电材料，填充至少部分该空间，其中该填充介电材料与该低介电常数区域由不同材料组成；以及
一盖层，邻接该填充介电材料与该低介电常数区域，并位于该填充介电材料与该低介电常数区域上，其中该填充介电材料的介电常数小于该盖层的介电常数。
2.如权利要求1所述的集成电路结构，还包括一气隙，部分该填充介电材料包围该气隙，且部分该填充介电材料位于该气隙下。
3.如权利要求2所述的集成电路结构，其中部分该填充介电材料于垂直方向邻接该气隙与该盖层，且部分该填充介电材料于垂直方向位于该气隙与该盖层之间。
4.如权利要求2所述的集成电路结构，其中该气隙邻接该盖层。
5.如权利要求1所述的集成电路结构，其中部分该填充介电材料延伸到该低介电常数区域上方，且于垂直方向分隔该低介电常数区域与该盖层。
6.如权利要求1所述的集成电路结构，还包括一蚀刻停止层，且该蚀刻停止层与该导线的底部等高，其中该蚀刻停止层的上表面邻接该低介电常数区域与该填充介电材料。
7.如权利要求1所述的集成电路结构，还包括一侧壁保护层邻接该导线的侧壁，其中该侧壁保护层邻接该填充介电材料。
8.如权利要求1所述的集成电路结构，其中该填充介电材料具有一顶宽及一底宽，且该顶宽大于该底宽。
9.一种集成电路结构，包括：
一半导体衬底；
一低介电常数层，位于该半导体衬底上；
一导线，位于该低介电常数层中；
一填充介电材料，于水平方向位于该低介电常数层与该导线之间，其中该填充介电材料邻接该低介电常数层，且其中该填充介电材料与该低介电常数层的介电常数不同；以及
一盖层，邻接该填充介电材料与该低介电常数层，并位于该填充介电材料与该低介电常数层上，其中该填充介电材料的介电常数小于该盖层的介电常数。
10.如权利要求9所述的集成电路结构，还包括一气隙，且部分该填充介电材料包围该气隙。
11.如权利要求10所述的集成电路结构，其中该填充介电材料封住该气隙。
12.如权利要求9所述的集成电路结构，其中该填充介电材料的下表面与该低介电常数层的下表面等高。
13.如权利要求9所述的集成电路结构，其中该导线包括一扩散阻挡层及一铜连线，该扩散阻挡层具有一内部区域，且该铜连线位于内部区域中。
14.如权利要求9所述的集成电路结构，还包括一侧壁保护层邻接该导线的侧壁，其中该侧壁保护层邻接该填充介电材料。
15.如权利要求9所述的集成电路结构，其中该填充介电材料具有一顶宽及一底宽，且该顶宽大于该底宽。
16.一种集成电路结构，包括：
一半导体衬底；
一蚀刻停止层，位于该半导体衬底上；
一低介电常数层，邻接该蚀刻停止层，且位于该蚀刻停止层上；以及
一填充材料，位于该蚀刻停止层上，并邻接该蚀刻停止层与该低介电常数层，其中该填充材料封住一气隙，且其中该填充材料与该低介电常数层包括不同的介电材料。
17.如权利要求16所述的集成电路结构，还包括一金属连线，位于该蚀刻停止层中，其中该填充材料邻接该金属连线的侧壁。
18.如权利要求16所述的集成电路结构，还包括：
一金属连线，位于该蚀刻停止层与该低介电常数层中；
一侧壁保护层，位于该金属连线的侧壁上，其中该侧壁保护层的下缘与该金属连线的下表面等高，且其中该填充材料邻接该侧壁保护层的侧壁。
19.如权利要求16所述的集成电路结构，其中该填充材料封住一气隙。
20.如权利要求16所述的集成电路结构，其中该填充材料的顶部宽度大于底部宽度。
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Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103839869A (zh) * 2014-03-17 2014-06-04 上海华虹宏力半导体制造有限公司 保护包含空气间隙的半导体中金属结构的方法
CN104377160A (zh) * 2013-08-14 2015-02-25 华邦电子股份有限公司 金属内连线结构及其工艺
CN104752382A (zh) * 2013-12-30 2015-07-01 台湾积体电路制造股份有限公司 半导体器件及其制造方法
US9627288B2 (en) 2015-05-29 2017-04-18 Taiwan Semiconductor Manufacturing Co., Ltd. Package structures and methods of forming the same
CN107946281A (zh) * 2017-11-15 2018-04-20 上海华虹宏力半导体制造有限公司 一种具有气隙的层间介质层及其淀积方法
CN108054153A (zh) * 2012-09-14 2018-05-18 三星电子株式会社 利用空气间隔分离导电结构的半导体器件及其制造方法
CN108511386A (zh) * 2017-02-27 2018-09-07 格芯公司 分段式防护环及芯片边缘密封件
CN110060955A (zh) * 2018-01-18 2019-07-26 联华电子股份有限公司 半导体元件及其制作方法
CN111463169A (zh) * 2019-01-19 2020-07-28 华邦电子股份有限公司 半导体装置的制造方法
CN112185934A (zh) * 2019-07-05 2021-01-05 力晶积成电子制造股份有限公司 标记的制造方法
WO2021109722A1 (zh) * 2019-12-06 2021-06-10 中国科学院微电子研究所 金属化叠层及其制造方法及包括金属化叠层的电子设备
CN113257784A (zh) * 2020-02-11 2021-08-13 南亚科技股份有限公司 半导体元件结构
WO2022142367A1 (zh) * 2021-01-04 2022-07-07 长鑫存储技术有限公司 半导体结构的制造方法及半导体结构

Families Citing this family (50)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8108820B2 (en) * 2008-09-11 2012-01-31 International Business Machines Corporation Enhanced conductivity in an airgapped integrated circuit
US8492817B2 (en) * 2009-02-13 2013-07-23 International Business Machines Corporation Highly scalable trench capacitor
JP2010258213A (ja) * 2009-04-24 2010-11-11 Renesas Electronics Corp 半導体装置及び半導体装置の製造方法
KR20100121231A (ko) * 2009-05-08 2010-11-17 삼성전자주식회사 회로패턴 들뜸 현상을 억제하는 패키지 온 패키지 및 그 제조방법
US8456009B2 (en) * 2010-02-18 2013-06-04 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure having an air-gap region and a method of manufacturing the same
DE102010030757B4 (de) 2010-06-30 2019-03-28 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Verfahren zur Herstellung komplexer Metallisierungssysteme in Halbleitern durch Entfernung geschädigter dielektrischer Oberflächenschichten
JP2012038961A (ja) * 2010-08-09 2012-02-23 Renesas Electronics Corp 半導体装置及び半導体装置の製造方法
KR20120048991A (ko) * 2010-11-08 2012-05-16 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR20120061609A (ko) * 2010-12-03 2012-06-13 삼성전자주식회사 집적회로 칩 및 이의 제조방법
CN103094136B (zh) * 2011-11-01 2015-04-01 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法
US8962474B2 (en) * 2011-11-07 2015-02-24 Globalfoundries Singapore Pte. Ltd. Method for forming an air gap around a through-silicon via
JP2013105891A (ja) * 2011-11-14 2013-05-30 Toshiba Corp 半導体装置およびその製造方法
US8624394B2 (en) * 2011-12-07 2014-01-07 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated technology for partial air gap low K deposition
KR102002815B1 (ko) 2012-09-05 2019-07-23 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US9117786B2 (en) * 2012-12-04 2015-08-25 Infineon Technologies Ag Chip module, an insulation material and a method for fabricating a chip module
US8847396B2 (en) * 2013-01-18 2014-09-30 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor integrated circuit and fabricating the same
US10043706B2 (en) * 2013-01-18 2018-08-07 Taiwan Semiconductor Manufacturing Company Limited Mitigating pattern collapse
US9412650B2 (en) * 2013-03-08 2016-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure and method of forming the same
US9312220B2 (en) * 2013-03-12 2016-04-12 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for a low-K dielectric with pillar-type air-gaps
US9401329B2 (en) 2013-03-12 2016-07-26 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure and method of forming the same
KR102001493B1 (ko) * 2013-04-16 2019-07-18 에스케이하이닉스 주식회사 에어갭을 구비한 반도체장치 및 그 제조 방법
US8980745B1 (en) * 2013-09-05 2015-03-17 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structures and methods of forming same
US9418949B2 (en) * 2013-09-17 2016-08-16 Nanya Technology Corporation Semiconductor device having voids between top metal layers of metal interconnects
KR102092863B1 (ko) * 2013-12-30 2020-03-24 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US9455178B2 (en) * 2014-03-14 2016-09-27 Taiwan Semiconductor Manufacturing Company, Ltd. Method of semiconductor integrated circuit fabrication
CN103839886A (zh) * 2014-03-17 2014-06-04 上海华虹宏力半导体制造有限公司 具有气隙的层间介质层的形成方法
KR102190654B1 (ko) 2014-04-07 2020-12-15 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US9343294B2 (en) * 2014-04-28 2016-05-17 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure having air gap and method of forming the same
US9607881B2 (en) * 2014-06-20 2017-03-28 Taiwan Semiconductor Manufacturing Company, Ltd. Insulator void aspect ratio tuning by selective deposition
US9484495B2 (en) * 2014-06-30 2016-11-01 Sae Magnetics (H.K.) Ltd. Semiconductor light-emitting element and method for manufacturing the same
US9679852B2 (en) * 2014-07-01 2017-06-13 Micron Technology, Inc. Semiconductor constructions
US9583380B2 (en) 2014-07-17 2017-02-28 Globalfoundries Inc. Anisotropic material damage process for etching low-K dielectric materials
US9659856B2 (en) 2014-10-24 2017-05-23 Taiwan Semiconductor Manufacturing Company, Ltd. Two step metallization formation
US9443956B2 (en) 2014-12-08 2016-09-13 Globalfoundries Inc. Method for forming air gap structure using carbon-containing spacer
KR20160148795A (ko) * 2015-06-16 2016-12-27 삼성전자주식회사 반도체 소자 및 이의 제조 방법
US9768058B2 (en) 2015-08-10 2017-09-19 Globalfoundries Inc. Methods of forming air gaps in metallization layers on integrated circuit products
US9449871B1 (en) * 2015-11-18 2016-09-20 International Business Machines Corporation Hybrid airgap structure with oxide liner
US9887128B2 (en) * 2015-12-29 2018-02-06 Taiwan Semiconductor Manufacturing Co., Ltd. Method and structure for interconnection
CN112838070B (zh) 2016-01-05 2023-09-26 联华电子股份有限公司 内连线结构、内连线布局结构及其制作方法
US9837355B2 (en) * 2016-03-22 2017-12-05 International Business Machines Corporation Method for maximizing air gap in back end of the line interconnect through via landing modification
KR102365108B1 (ko) 2017-08-01 2022-02-18 삼성전자주식회사 집적회로 장치
KR102557400B1 (ko) 2018-01-17 2023-07-20 삼성전자주식회사 반도체 장치
US20190237356A1 (en) * 2018-01-29 2019-08-01 Globalfoundries Inc. Air gap formation in back-end-of-line structures
KR102594413B1 (ko) 2018-03-30 2023-10-27 삼성전자주식회사 반도체 장치
CN108550564B (zh) * 2018-06-12 2024-06-07 长江存储科技有限责任公司 形成导电互连结构的方法、导电互连结构以及三维存储器
CN109216545A (zh) * 2018-07-20 2019-01-15 上海华虹宏力半导体制造有限公司 一种半导体器件的制造方法
CN113035772A (zh) * 2019-12-24 2021-06-25 长鑫存储技术有限公司 半导体结构及其制备方法
US11355390B2 (en) * 2020-05-18 2022-06-07 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect strucutre with protective etch-stop
KR20220037093A (ko) 2020-09-17 2022-03-24 삼성전자주식회사 Tsv를 포함하는 반도체 소자 및 이의 제조 방법
CN113611655A (zh) * 2021-06-11 2021-11-05 联芯集成电路制造(厦门)有限公司 半导体结构及其制作方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6037249A (en) * 1997-12-31 2000-03-14 Intel Corporation Method for forming air gaps for advanced interconnect systems
KR100286126B1 (ko) * 1999-02-13 2001-03-15 윤종용 다층의 패시배이션막을 이용한 도전층 사이에 공기 공간을 형성하는 방법
US6159845A (en) * 1999-09-11 2000-12-12 United Microelectronics Corp. Method for manufacturing dielectric layer
US6214719B1 (en) * 1999-09-30 2001-04-10 Novellus Systems, Inc. Method of implementing air-gap technology for low capacitance ILD in the damascene scheme
JP4864307B2 (ja) * 2003-09-30 2012-02-01 アイメック エアーギャップを選択的に形成する方法及び当該方法により得られる装置
US7994046B2 (en) * 2006-01-27 2011-08-09 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming a dielectric layer with an air gap, and a structure including the dielectric layer with the air gap
KR101382564B1 (ko) * 2008-05-28 2014-04-10 삼성전자주식회사 에어갭을 갖는 층간 절연막의 형성 방법

Cited By (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108054153A (zh) * 2012-09-14 2018-05-18 三星电子株式会社 利用空气间隔分离导电结构的半导体器件及其制造方法
CN108054153B (zh) * 2012-09-14 2021-01-12 三星电子株式会社 利用空气间隔分离导电结构的半导体器件及其制造方法
CN104377160B (zh) * 2013-08-14 2017-05-03 华邦电子股份有限公司 金属内连线结构及其工艺
CN104377160A (zh) * 2013-08-14 2015-02-25 华邦电子股份有限公司 金属内连线结构及其工艺
US9818735B2 (en) 2013-12-30 2017-11-14 Taiwan Semiconductor Manufacturing Company Ltd. Method of manufacturing a semiconductor device
CN104752382A (zh) * 2013-12-30 2015-07-01 台湾积体电路制造股份有限公司 半导体器件及其制造方法
CN103839869A (zh) * 2014-03-17 2014-06-04 上海华虹宏力半导体制造有限公司 保护包含空气间隙的半导体中金属结构的方法
US9627288B2 (en) 2015-05-29 2017-04-18 Taiwan Semiconductor Manufacturing Co., Ltd. Package structures and methods of forming the same
CN108511386A (zh) * 2017-02-27 2018-09-07 格芯公司 分段式防护环及芯片边缘密封件
CN107946281A (zh) * 2017-11-15 2018-04-20 上海华虹宏力半导体制造有限公司 一种具有气隙的层间介质层及其淀积方法
CN110060955B (zh) * 2018-01-18 2021-11-30 联华电子股份有限公司 半导体元件及其制作方法
CN110060955A (zh) * 2018-01-18 2019-07-26 联华电子股份有限公司 半导体元件及其制作方法
CN111463169A (zh) * 2019-01-19 2020-07-28 华邦电子股份有限公司 半导体装置的制造方法
CN112185934A (zh) * 2019-07-05 2021-01-05 力晶积成电子制造股份有限公司 标记的制造方法
CN112185934B (zh) * 2019-07-05 2022-08-16 力晶积成电子制造股份有限公司 标记的制造方法
WO2021109722A1 (zh) * 2019-12-06 2021-06-10 中国科学院微电子研究所 金属化叠层及其制造方法及包括金属化叠层的电子设备
CN113257784A (zh) * 2020-02-11 2021-08-13 南亚科技股份有限公司 半导体元件结构
CN113257784B (zh) * 2020-02-11 2024-05-28 南亚科技股份有限公司 半导体元件结构
WO2022142367A1 (zh) * 2021-01-04 2022-07-07 长鑫存储技术有限公司 半导体结构的制造方法及半导体结构

Also Published As

Publication number Publication date
US7998855B2 (en) 2011-08-16
US20090115061A1 (en) 2009-05-07
US20110076831A1 (en) 2011-03-31
CN101425500B (zh) 2012-03-07
US7868455B2 (en) 2011-01-11

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