JP2013105891A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

Info

Publication number
JP2013105891A
JP2013105891A JP2011248750A JP2011248750A JP2013105891A JP 2013105891 A JP2013105891 A JP 2013105891A JP 2011248750 A JP2011248750 A JP 2011248750A JP 2011248750 A JP2011248750 A JP 2011248750A JP 2013105891 A JP2013105891 A JP 2013105891A
Authority
JP
Japan
Prior art keywords
insulating film
wiring
film
semiconductor device
wirings
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Abandoned
Application number
JP2011248750A
Other languages
English (en)
Inventor
Hiroshi Hayashi
裕 美 林
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2011248750A priority Critical patent/JP2013105891A/ja
Priority to US13/570,436 priority patent/US8802576B2/en
Publication of JP2013105891A publication Critical patent/JP2013105891A/ja
Priority to US14/314,915 priority patent/US20140306316A1/en
Abandoned legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203Particular design considerations for integrated circuits
    • H01L27/0207Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76885By forming conductive members before deposition of protective insulating material, e.g. pillars, studs
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/7682Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing the dielectric comprising air gaps
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/535Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including internal interconnections, e.g. cross-under constructions
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841Barrier, adhesion or liner layers
    • H01L21/7685Barrier, adhesion or liner layers the layer covering a conductive structure
    • H01L21/76852Barrier, adhesion or liner layers the layer covering a conductive structure the layer also covering the sidewalls of the conductive structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • General Engineering & Computer Science (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

【課題】配線倒れを防止することが可能な半導体装置の製造方法を提供する。
【解決手段】一の実施形態による半導体装置の製造方法では、半導体基板上に、第1の絶縁膜、第2の絶縁膜、および犠牲膜を順に形成し、前記犠牲膜と前記第2の絶縁膜から複数の芯材を形成する。さらに、前記方法では、各々の前記芯材の側面に、前記芯材に接する第1側面と、前記第1側面の反対側に位置する第2側面とを有する第1配線と、前記芯材に接する第3側面と、前記第3側面の反対側に位置する第4側面とを有する第2配線を形成する。さらに、前記方法では、前記第1および第2配線の形成後に、前記第2の絶縁膜が残存するように前記犠牲膜を除去する。
【選択図】図5

Description

本発明の実施形態は、半導体装置およびその製造方法に関する。
近年、リソグラフィの限界を超える微細配線を形成するために、側壁配線の検討が進められている。側壁配線は、例えば、絶縁膜で形成された芯材の両側壁に形成される。この場合、配線間容量を低減するために、側壁配線の形成後に芯材を除去し、配線間に低誘電率の絶縁膜またはエアギャップを形成することが考えられる。しかしながら、芯材を除去すると、側壁配線が倒れてしまう可能性が高い。よって、配線倒れを防止しつつ、配線間容量を低減できる手法が求められる。
特開平9−17786号公報
配線倒れを防止することが可能な半導体装置およびその製造方法を提供する。
一の実施形態による半導体装置の製造方法では、半導体基板上に、第1の絶縁膜、第2の絶縁膜、および犠牲膜を順に形成し、前記犠牲膜と前記第2の絶縁膜から複数の芯材を形成する。さらに、前記方法では、各々の前記芯材の側面に、前記芯材に接する第1側面と、前記第1側面の反対側に位置する第2側面とを有する第1配線と、前記芯材に接する第3側面と、前記第3側面の反対側に位置する第4側面とを有する第2配線を形成する。さらに、前記方法では、前記第1および第2配線の形成後に、前記第2の絶縁膜が残存するように前記犠牲膜を除去する。
第1実施形態の半導体装置の構造を示す断面図である。 第1実施形態の変形例の半導体装置の構造を示す断面図である。 第1実施形態の変形例の半導体装置の構造を示す断面図である。 第1実施形態の半導体装置の製造方法を示す断面図(1/3)である。 第1実施形態の半導体装置の製造方法を示す断面図(2/3)である。 第1実施形態の半導体装置の製造方法を示す断面図(3/3)である。 第1実施形態の変形例の半導体装置の製造方法を示す断面図である。 第2実施形態の半導体装置の構造を示す断面図である。 第2実施形態の変形例の半導体装置の構造を示す断面図である。 第3実施形態の半導体装置の構造を示す断面図である。 第3実施形態の変形例の半導体装置の構造を示す断面図である。
以下、本発明の実施形態を、図面を参照して説明する。
(第1実施形態)
図1は、第1実施形態の半導体装置の構造を示す断面図である。
図1の半導体装置は、半導体基板1と、第1の絶縁膜2と、側壁配線3と、第2の絶縁膜4と、エアギャップ5と、第3の絶縁膜6を備えている。
半導体基板1は、例えばシリコン基板である。図1には、半導体基板1の主面に平行で、互いに垂直なX方向およびY方向と、半導体基板1の主面に垂直なZ方向が示されている。
第1の絶縁膜2は、半導体基板1上に形成されている。第1の絶縁膜2は、例えば層間絶縁膜である。第1の絶縁膜2は、半導体基板1上に直接形成されていてもよいし、半導体基板1上に他の層を介して形成されていてもよい。第1の絶縁膜2の例としては、シリコン窒化膜(SiN)、シリコン酸化膜(SiO)、シリコンオキシカーバイド膜(SiOC)などが挙げられる。
側壁配線3は、第1の絶縁膜2上に形成されており、第1配線3aと第2配線3bを含んでいる。図1では、第1配線3aと第2配線3bが、X方向に沿って交互に配置されている。
第1配線3aは、Z方向にほぼ平行な第1側面S1と、第1側面S1の反対側に位置し、第1側面S1よりも傾斜した第2側面S2を有している。また、第2配線3bは、Z方向にほぼ平行な第3側面S3と、第3側面S3の反対側に位置し、第3側面S3よりも傾斜した第4側面S4を有している。図1に示すように、各第1配線3aの第1側面S1は、+X方向に隣接する第2配線3bの第3側面S3と対向している。また、各第1配線3aの第2側面S2は、−X方向に隣接する第2配線3bの第4側面S4と対向している。
側壁配線3の配線材料の例としては、Ti、Ni、Co、W、Mo、Ru、Ta、Alなどの金属単体や、これらの金属元素の1種類以上を含有する合金や金属化合物(例えばTiN)などが挙げられる。側壁配線3の別の例としては、Ti、Ni、Co、Wなどを含有するシリサイド層や、ボロン、リン、ヒ素などの不純物がドープされたポリシリコン層などが挙げられる。
図1に示す符号Raは、第1側面S1と第3側面S3との間の第1領域を示し、符号Rbは、第2側面S2と第4側面S4との間の第2領域を示す。
第2の絶縁膜4は、第1領域Raと第2領域Rbのうち、第1領域Ra内のみに形成されており、複数本の側壁配線3間に1本おきに形成されている。また、第2の絶縁膜4は、第1側面S1と第3側面S3に部分的に接するように第1領域Ra内の底部に設けられている。すなわち、第2の絶縁膜4は、第1領域Ra内の上部と底部のうち、底部のみに設けられている。第2の絶縁膜4の例としては、シリコン窒化膜、シリコン酸化膜、シリコンオキシカーバイド膜などが挙げられる。
エアギャップ5は、第1領域Ra内と第2領域Ra内に形成されている。以下、第1領域Ra内のエアギャップ5を、第1エアギャップ5aと呼び、第2領域Ra内のエアギャップ5を、第2エアギャップ5bと呼ぶ。
第3の絶縁膜6は、側壁配線3上に形成されており、第1、第2領域Ra、Rb内にそれぞれ第1、第2エアギャップ5a、5bを有している。第3の絶縁膜6は、例えば層間絶縁膜である。第3の絶縁膜6は、側壁配線3上に直接形成されていてもよいし、側壁配線3上に他の層(例えば側壁保護膜)を介して形成されていてもよい。第3の絶縁膜6の材料としては、埋め込み性の悪い絶縁材料を使用する。
(1)第2の絶縁膜4の利点
以上のように、本実施形態では、第2の絶縁膜4が、第1、第2領域Ra、Rbのうちの第1領域Ra内のみに形成されている。また、本実施形態では、第2の絶縁膜4が、第1領域Ra内の上部と底部のうちの底部のみに設けられている。このような構造には、次のような利点がある。
第1に、第1配線3aの第1側面S1と第2配線3bの第3側面S3との間に第2の絶縁膜4が存在するため、これらの配線3a、3bが第1領域Ra側に倒れることを防止することができる。すなわち、第2の絶縁膜4は、配線3a、3bの倒れ防止膜として機能することができる。
第2に、第2の絶縁膜4が第1領域Ra内の底部のみに形成されるため、第1領域Ra内の第2の絶縁膜4上や第2領域Rb内に、低誘電率の絶縁膜やエアギャップを形成することができる。よって、本実施形態によれば、側壁配線3の配線間容量を低減することができる。
第3に、第2の絶縁膜4が第1領域Ra内の底部のみに形成されるため、第2の絶縁膜4の材料や膜厚を調整することで、側壁配線3の配線間容量を一定に制御することができる。以下、この利点について詳細に説明する。
図1に示すように、第1配線3aと第2配線3bは、異なる形状を有しており、具体的には、ほぼ鏡面対称な形状を有している。よって、第1側面S1と第3側面S3との間の配線間容量と、第2側面S2と第4側面S4との間の配線間容量は、一般に配線間距離や配線間材料が同じであっても異なる値となってしまう。また、第2の絶縁膜4がない状態で、第1、第2領域Ra、Rb内にそれぞれ第1、第2エアギャップ5a、5bを形成すると、第1エアギャップ5aのサイズが第2エアギャップ5bのサイズよりも大きくなってしまい、これも配線間容量の差に影響してしまう。
一方、第1配線3aの抵抗と、第2配線3bの抵抗は、これらの配線3a、3bがほぼ鏡面対称な形状を有することから、ほぼ同じ値となる。一般に配線抵抗と配線間容量は、配線領域内で一定であることが望ましい。
そこで、本実施形態では、第2の絶縁膜4の材料や膜厚の調整により、第1領域Ra内の絶縁膜の構成や、第1エアギャップ5aのサイズを調整する。これにより、本実施形態では、配線形状、配線間距離、配線間材料などに合わせて配線間容量を調整し、配線領域内の配線間容量を一定に制御することができる。図1には、ほぼ同じサイズに調整された第1、第2エアギャップ5a、5bが示されている。
なお、本実施形態では、図2や図3に示す構造を適用してもよい。図2、図3は、第1実施形態の変形例の半導体装置の構造を示す断面図である。
図2では、各側壁配線3が、第1または第2側面S1、S2と底面とに露出したバリアメタル層31と、バリアメタル層31上に形成された配線材料32とを含んでいる。このような構造の側壁配線3は、後述する芯材の側面に、バリアメタル層31と配線材料32を順に形成することで形成可能である。
図3では、側壁配線3の側面S1〜S4が、側壁配線3を酸化などから保護するための側壁保護膜6で覆われている。側壁保護膜6は、例えばシリコン窒化膜またはシリコン酸化膜である。また、側壁保護膜6の膜厚は、例えば10nm以下である。図3の側壁保護膜6は、後述する犠牲膜の除去後に、半導体基板1上の全面に側壁保護膜6となる絶縁膜を形成することで形成可能である。
(2)側壁配線3と第2の絶縁膜4の寸法
次に、再び図1を参照し、側壁配線3と第2の絶縁膜4の寸法について説明する。
図1に示すWは、第2の絶縁膜4の幅を示す。また、符号Ta、Tbはそれぞれ、第1、第2配線3a、3bの幅(厚さ)を示す。本実施形態では、第1、第2配線3a、3bの厚さTa、Tbを、例えば、第2の絶縁膜4の幅Wと同じ値に設定する。
また、符号Hは、側壁配線3の高さを示す。高さHが高すぎると、側壁配線3が倒れるおそれがある。また、高さHが低すぎると、側壁配線3の抵抗が高くなりすぎる可能性がある。そこで、本実施形態では、側壁配線3の高さHを、例えば、側壁配線3の厚さTa、Tbの2〜10倍に設定する。
また、符号Tは、第2の絶縁膜4の膜厚を示す。膜厚Tが薄すぎると、側壁配線3が倒れるおそれがある。また、膜厚Tが厚すぎると、第1エアギャップ5aのサイズが小さくなりすぎる可能性がある。そこで、本実施形態では、第2の絶縁膜4の膜厚Tを、例えば、側壁配線3の高さHの0.2〜0.5倍に設定する。
なお、これらの寸法W、Ta、Tb、H、Tは、側壁配線3と第2の絶縁膜4の材料や形状などに応じて、上記の例とは異なる値に設定してもよい。
(3)半導体装置の製造方法
次に、図4〜図6を参照し、半導体装置の製造方法について説明する。図4〜図6は、第1実施形態の半導体装置の製造方法を示す断面図である。
まず、図4(a)に示すように、半導体基板1上に、第1の絶縁膜2、第2の絶縁膜4、および犠牲膜11を順に形成する。犠牲膜11は、絶縁膜でもよいし、絶縁膜以外の膜でもよい。ただし、本実施形態では、犠牲膜11の材料として、第2の絶縁膜4と異なる材料を使用する。犠牲膜11の例としては、シリコン窒化膜、シリコン酸化膜、シリコンオキシカーバイド膜、シリコン膜、有機膜などが挙げられる。
次に、図4(b)に示すように、犠牲膜11上にレジスト膜12を形成した後、レジスト膜12をパターニングする。符号W1、W2はそれぞれ、レジストパターンのライン幅とスペース幅を示す。本実施形態では、これらの幅W1、W2を、例えば、50nm以下に設定する。なお、本実施形態では、レジスト膜12の代わりに、上層のレジストパターンをマスクとして加工されたハードマスク層などの絶縁膜を使用してもよい。
次に、図4(c)に示すように、レジスト膜12をマスクとして、犠牲膜11と第2の絶縁膜4をエッチングする。その結果、犠牲膜11と第2の絶縁膜4から、複数の芯材21が形成される。
次に、図5(a)に示すように、芯材21の幅が半分になるように、芯材21をウェットエッチングなどでスリミングする。犠牲膜11をスリミングする際、犠牲膜11がSi膜の場合には、ウェットエッチング用の薬液として、例えばHFとHNOの混合水溶液を使用する。また、犠牲膜11がSiN膜の場合には、薬液として、例えばHPO水溶液を使用する。また、犠牲膜11がSiO膜やSiOC膜の場合には、薬液として、例えばHF水溶液、またはHFとNHFの混合水溶液を使用する。以上は、第2の絶縁膜4のスリミングについても同様である。
次に、図5(b)に示すように、半導体基板1上の全面に、側壁配線となる配線材料3を形成する。その結果、配線材料3が、芯材21の側面や上面に形成される。なお、配線材料3を形成する際には、芯材21の側面に配線材料3が形成されやすい方法や条件を適用することが望ましい。例えば、配線材料3をPVD(Physical Vapor Deposition)で形成する場合には、芯材21の側面に配線材料3が形成されるよう、バイアス電圧を調整することが望ましい。
次に、図5(c)に示すように、配線材料3が芯材21の側面だけに残るように、配線材料3をエッチングする。その結果、芯材21の側面に側壁配線3が形成される。具体的には、各々の芯材21の側面に、第1配線3aと第2配線3bが形成される。なお、芯材21に接する配線側面が、図1の第1、第3側面S1、S3となり、これらの反対側の配線側面が、図1の第2、第4側面S2、S4となる。
次に、図6(a)に示すように、芯材21の一部である犠牲膜11を、ウェットエッチングなどにより除去する。この際、第2の絶縁膜4は残存させる。ただし、第2の絶縁膜4は、全部残存させてもよいし、一部だけ残存させてもよい。なお、犠牲膜11がSi膜、SiN膜、SiO膜、SiOC膜の場合には、ウェットエッチング用の薬液として、例えば、スリミング時と同じ薬液を使用する。また、犠牲膜11が有機膜の場合には、犠牲膜11を例えばアッシングで除去する。
なお、本実施形態では、図6(a)の工程後に、半導体基板1上の全面に、図3の側壁保護膜7を形成してもよい。
次に、図6(b)に示すように、半導体基板1上の全面に、第3の絶縁膜6を形成する。その結果、側壁配線3が第3の絶縁膜6で覆われると共に、第1、第2領域Ra、Rb内にそれぞれ第1、第2エアギャップ5a、5bが形成される。
以上のようにして、図1の半導体装置が製造される。
なお、第2の絶縁膜4の材料は、第1の絶縁膜4の材料と異なる材料でもよいし、第1の絶縁膜4の材料と同じ材料でもよい。前者の場合、図4(c)の工程での第2の絶縁膜4のエッチング終了タイミングは、第1、第2の絶縁膜2、4のエッチング選択比を利用して制御する。一方、後者の場合には、図4(c)の工程での第2の絶縁膜4のエッチング終了タイミングは、エッチング時間に基づいて制御する。
また、第3の絶縁膜6の材料は、第1、第2の絶縁膜2、4の材料と異なる材料でもよいし、第1、第2の絶縁膜2、4の材料と同じ材料でもよい。また、第1〜第3の絶縁膜2、4、6はいずれも、単一の絶縁材料からなる単層膜でもよいし、複数の絶縁材料が積層された積層膜でもよい。
(4)半導体装置の製造方法の変形例
次に、図7を参照し、半導体装置の製造方法の変形例について説明する。図7は、第1実施形態の変形例の半導体装置の製造方法を示す断面図である。
本変形例では、図4(a)の工程において、半導体基板1上に第1、第2の絶縁膜2、4のみを形成し、その後、図4(b)〜図5(c)の工程を実行する。その結果、図7(a)に示すように、第2の絶縁膜4のみで形成された芯材21の側面に、側壁配線3が形成される。
次に、図7(b)に示すように、ウェットエッチングなどにより、第2の絶縁膜4を部分的に除去する。その結果、図6(a)と同様の配線構造が実現される。なお、第2の絶縁膜4のエッチング終了タイミングは、エッチング時間に基づいて制御する。
次に、図6(b)の工程を実行する。このようにして、本変形例でも、図1の半導体装置を製造することができる。
(5)第1実施形態の効果
最後に、第1実施形態の効果について説明する。
以上のように、本実施形態では、第2の絶縁膜4を、第1、第2領域Ra、Rbのうちの第1領域Ra内のみに配置する。また、本実施形態では、第2の絶縁膜4を、第1領域Ra内の上部と底部のうちの底部のみに配置する。
よって、本実施形態によれば、配線倒れを防止しつつ、配線間容量を低減することが可能となる。第2の絶縁膜4は、図6(a)の工程の際の配線倒れを防止するだけでなく、図6(a)以降の工程における配線倒れも防止することができる。
(第2実施形態)
図8は、第2実施形態の半導体装置の構造を示す断面図である。
本実施形態では、第2の絶縁膜4が、第1、第2配線3a、3bの下部にまで突出している。その結果、第2の絶縁膜4の幅Wが、第2の絶縁膜4よりも上方での第1側面S1と第3側面S3との間の距離Dよりも広く設定されている。
このような構造は、図5(a)の工程において、第2の絶縁膜4のスリミング量を、犠牲膜11のスリミング量よりも小さくすることで実現可能である。スリミング量は、薬液の濃度やスリミング時間を調整することで制御可能である。図5(a)の工程により、第2の絶縁膜4の幅は、犠牲膜11の幅よりも広くなる。
本実施形態によれば、第2の絶縁膜4と側壁配線3との接触面積が増えるため、配線倒れをより効果的に防止することが可能となる。
なお、第2の絶縁膜4の幅Wが広すぎると、側壁配線3の抵抗が高くなりすぎる可能性がある。そこで、本実施形態では、Dを1、Ta+W+Tbを3とする場合において、Wの値を1〜2に設定する(よって、図8に示すTa、Tbの値は0.5〜1となる)。ただし、これらの寸法W、Ta、Tbは、側壁配線3と第2の絶縁膜4の材料や形状などに応じて、この例とは異なる値に設定してもよい。
図9は、第2実施形態の変形例の半導体装置の構造を示す断面図である。
図9では、図8と同様に、第2の絶縁膜4が、第1、第2配線3a、3bの下部にまで突出している。ただし、図9の第2の絶縁膜4の側面は、テーパー形状を有している。このような構造は、図5(a)の工程において、第2の絶縁膜4の側面がテーパー形状となるように、第2の絶縁膜4をスリミングすることで実現可能である。本変形例でも、第2の絶縁膜4と側壁配線3との接触面積が増えるため、配線倒れをより効果的に防止することが可能となる。
以上のように、本実施形態では、第2の絶縁膜4が、第1、第2配線3a、3bの下部にまで突出している。よって、本実施形態によれば、第1実施形態に比べて、配線倒れを効果的に防止することが可能となる。
(第3実施形態)
図10は、第3実施形態の半導体装置の構造を示す断面図である。
本実施形態では、第1、第2配線3a、3bが、これらの配線3a、3b間の溝の底部にまで突出している。その結果、第2の絶縁膜4の幅Wが、第2の絶縁膜4よりも上方での第1側面S1と第3側面S3との間の距離Dよりも狭く設定されている。
このような構造は、図5(a)の工程において、第2の絶縁膜4のスリミング量を、犠牲膜11のスリミング量よりも大きくすることで実現可能である。図5(a)の工程により、第2の絶縁膜4の幅は、犠牲膜11の幅よりも狭くなる。
本実施形態によれば、側壁配線3の断面積が増えるため、側壁配線3の抵抗を低減することが可能となる。
なお、第2の絶縁膜4の幅Wが狭すぎると、第1配線3aと第2配線3bがショートする可能性がある。そこで、本実施形態では、Dを1、Ta+W+Tbを3とする場合において、Wの値を0.5〜1に設定する(よって、図10に示すTa、Tbの値は1〜1.25となる)。ただし、これらの寸法W、Ta、Tbは、側壁配線3と第2の絶縁膜4の材料や形状などに応じて、この例とは異なる値に設定してもよい。
図11は、第3実施形態の変形例の半導体装置の構造を示す断面図である。
図11では、図10と同様に、第1、第2配線3a、3bが、これらの配線3a、3b間の溝の底部にまで突出している。ただし、図11の第2の絶縁膜4の側面は、テーパー形状を有している。このような構造は、図5(a)の工程において、第2の絶縁膜4の側面がテーパー形状となるように、第2の絶縁膜4をスリミングすることで実現可能である。本変形例でも、側壁配線3の断面積が増えるため、側壁配線3の抵抗を低減することが可能となる。
以上のように、本実施形態では、第1、第2配線3a、3bが、これらの配線3a、3b間の溝の底部にまで突出している。よって、本実施形態によれば、第1実施形態に比べて、側壁配線3の抵抗を低減することが可能となる。
以上、第1から第3実施形態について説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することを意図したものではない。これらの実施形態は、その他の様々な形態で実施することができる。また、これらの実施形態に対し、発明の要旨を逸脱しない範囲内で、種々の省略、置換、変更を行うことにより、様々な変形例を得ることもできる。これらの形態や変形例は、発明の範囲や要旨に含まれており、特許請求の範囲及びこれに均等な範囲には、これらの形態や変形例が含まれる。
1:半導体基板、2:第1の絶縁膜、
3:側壁配線、3a:第1配線、3b:第2配線、4:第2の絶縁膜、
5:エアギャップ、5a:第1エアギャップ、5b:第2エアギャップ、
6:第3の絶縁膜、7:側壁保護膜、
11:犠牲膜、12:レジスト膜、21:芯材

Claims (8)

  1. 半導体基板上に、第1の絶縁膜、第2の絶縁膜、および犠牲膜を順に形成し、
    前記犠牲膜と前記第2の絶縁膜から複数の芯材を形成し、
    各々の前記芯材の側面に、前記芯材に接する第1側面と、前記第1側面の反対側に位置する第2側面とを有する第1配線と、前記芯材に接する第3側面と、前記第3側面の反対側に位置する第4側面とを有する第2配線を形成し、
    前記第1および第2配線の形成後に、前記第2の絶縁膜が残存するように前記犠牲膜を除去し、
    前記犠牲膜の除去後に、前記第1側面と前記第3側面との間と、前記第2側面と前記第4配線との間にエアギャップが形成されるように、前記第1および第2配線上に第3の絶縁膜を形成し、
    前記芯材は、前記第2の絶縁膜の幅が前記犠牲膜の幅よりも広くまたは狭くなるように形成される、
    半導体装置の製造方法。
  2. 半導体基板上に、第1の絶縁膜、第2の絶縁膜、および犠牲膜を順に形成し、
    前記犠牲膜と前記第2の絶縁膜から複数の芯材を形成し、
    各々の前記芯材の側面に、前記芯材に接する第1側面と、前記第1側面の反対側に位置する第2側面とを有する第1配線と、前記芯材に接する第3側面と、前記第3側面の反対側に位置する第4側面とを有する第2配線を形成し、
    前記第1および第2配線の形成後に、前記第2の絶縁膜が残存するように前記犠牲膜を除去する、
    半導体装置の製造方法。
  3. 前記犠牲膜の除去後に、前記第1側面と前記第3側面との間と、前記第2側面と前記第4配線との間にエアギャップが形成されるように、前記第1および第2配線上に第3の絶縁膜を形成する、請求項2に記載の半導体装置の製造方法。
  4. 前記芯材は、前記第2の絶縁膜の幅が前記犠牲膜の幅よりも広くまたは狭くなるように形成される、請求項2または3に記載の半導体装置の製造方法。
  5. 半導体基板と、
    前記半導体基板上に形成された第1の絶縁膜と、
    前記第1の絶縁膜上に形成されており、第1側面と、前記第1側面よりも傾斜した第2側面とを有する複数の第1配線と、
    前記第1の絶縁膜上に前記第1配線と交互に形成されており、前記第1側面と対向する第3側面と、前記第2側面と対向し、前記第3側面よりも傾斜した第4側面と、を有する複数の第2配線と、
    前記第1側面と前記第3側面との間の第1領域と、前記第2側面と前記第4側面との間の第2領域のうち、前記第1領域内のみに形成され、かつ、前記第1側面と前記第3側面に部分的に接するように前記第1領域内の底部に設けられた第2の絶縁膜と、
    を備える半導体装置。
  6. さらに、前記第1および第2領域内にエアギャップを有するように、前記第1および第2配線上に形成された第3の絶縁膜を備える、請求項5に記載の半導体装置。
  7. 前記第2の絶縁膜の幅は、前記第2の絶縁膜よりも上方での前記第1側面と前記第3側面との間の距離よりも広いまたは狭い、請求項5または6に記載の半導体装置。
  8. 半導体基板上に、第1の絶縁膜と第2の絶縁膜を順に形成し、
    前記第2の絶縁膜から複数の芯材を形成し、
    各々の前記芯材の側面に、前記芯材に接する第1側面と、前記第1側面の反対側に位置する第2側面とを有する第1配線と、前記芯材に接する第3側面と、前記第3側面の反対側に位置する第4側面とを有する第2配線を形成し、
    前記第1および第2配線の形成後に、前記第2の絶縁膜を部分的に除去する、
    半導体装置の製造方法。
JP2011248750A 2011-11-14 2011-11-14 半導体装置およびその製造方法 Abandoned JP2013105891A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2011248750A JP2013105891A (ja) 2011-11-14 2011-11-14 半導体装置およびその製造方法
US13/570,436 US8802576B2 (en) 2011-11-14 2012-08-09 Semiconductor device and method of manufacturing the same
US14/314,915 US20140306316A1 (en) 2011-11-14 2014-06-25 Semiconductor device and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2011248750A JP2013105891A (ja) 2011-11-14 2011-11-14 半導体装置およびその製造方法

Publications (1)

Publication Number Publication Date
JP2013105891A true JP2013105891A (ja) 2013-05-30

Family

ID=48279820

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2011248750A Abandoned JP2013105891A (ja) 2011-11-14 2011-11-14 半導体装置およびその製造方法

Country Status (2)

Country Link
US (2) US8802576B2 (ja)
JP (1) JP2013105891A (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102119829B1 (ko) * 2013-09-27 2020-06-05 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US9847249B2 (en) * 2014-11-05 2017-12-19 Sandisk Technologies Llc Buried etch stop layer for damascene bit line formation
US10096485B2 (en) * 2015-02-19 2018-10-09 Toshiba Memory Corporation Semiconductor device and method of manufacturing the same

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006261440A (ja) * 2005-03-17 2006-09-28 Nec Electronics Corp 半導体装置およびその製造方法
JP2008527725A (ja) * 2005-01-12 2008-07-24 インターナショナル・ビジネス・マシーンズ・コーポレーション 選択的な金属めっきにより形成される配線構造体及びその形成方法
JP2009278039A (ja) * 2008-05-19 2009-11-26 Toshiba Corp 半導体装置の製造方法
JP2011171642A (ja) * 2010-02-22 2011-09-01 Toshiba Corp 半導体装置の製造方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02231722A (ja) 1989-03-03 1990-09-13 Nec Corp 配線パターン形成方法
JPH0917786A (ja) 1995-06-30 1997-01-17 Toshiba Corp 半導体装置の製造方法
JP2000277524A (ja) 1999-03-26 2000-10-06 Nkk Corp 高アスペクト比パターンの形成方法
US6891235B1 (en) * 2000-11-15 2005-05-10 International Business Machines Corporation FET with T-shaped gate
JP2008205366A (ja) 2007-02-22 2008-09-04 Seiko Epson Corp 半導体装置の製造方法及び半導体装置
JP5106028B2 (ja) * 2007-10-03 2012-12-26 株式会社東芝 半導体記憶装置及びその製造方法
US7868455B2 (en) * 2007-11-01 2011-01-11 Taiwan Semiconductor Manufacturing Company, Ltd. Solving via-misalignment issues in interconnect structures having air-gaps
JP2009302116A (ja) * 2008-06-10 2009-12-24 Toshiba Corp 半導体装置およびその製造方法
JP5422231B2 (ja) * 2008-08-13 2014-02-19 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
JP5601974B2 (ja) * 2010-01-19 2014-10-08 パナソニック株式会社 半導体装置及びその製造方法
US8592911B2 (en) * 2010-03-17 2013-11-26 Institute of Microelectronics, Chinese Academy of Sciences Asymmetric semiconductor device having a high-k/metal gate and method of manufacturing the same

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008527725A (ja) * 2005-01-12 2008-07-24 インターナショナル・ビジネス・マシーンズ・コーポレーション 選択的な金属めっきにより形成される配線構造体及びその形成方法
JP2006261440A (ja) * 2005-03-17 2006-09-28 Nec Electronics Corp 半導体装置およびその製造方法
JP2009278039A (ja) * 2008-05-19 2009-11-26 Toshiba Corp 半導体装置の製造方法
JP2011171642A (ja) * 2010-02-22 2011-09-01 Toshiba Corp 半導体装置の製造方法

Also Published As

Publication number Publication date
US20130119550A1 (en) 2013-05-16
US8802576B2 (en) 2014-08-12
US20140306316A1 (en) 2014-10-16

Similar Documents

Publication Publication Date Title
US10242952B2 (en) Registration mark formation during sidewall image transfer process
CN109326521B (zh) 多重图案化方法
US10777480B2 (en) Systems and methods to enhance passivation integrity
TWI634593B (zh) 形成用於心軸及非心軸互連線之自對準連續性區塊之方法
US8404534B2 (en) End-to-end gap fill using dielectric film
KR101972159B1 (ko) 실리콘함유하드마스크를 구비한 반도체장치 및 그 제조 방법
TW201830128A (zh) 自動對準雙重圖型化用之可變空間心軸切割
JP2013105891A (ja) 半導体装置およびその製造方法
TWI633625B (zh) 使用間隔物蝕刻溝槽形成柵欄導體
US8853048B2 (en) Streamlined process for vertical semiconductor devices
TWI466181B (zh) 形成具有較小高差之半導體元件導電接觸的方法,形成半導體元件之方法
JP5579136B2 (ja) 半導体装置及びその製造方法
CN106298783B (zh) 存储元件及其制造方法
TWI527196B (zh) 半導體結構及其製造方法
US9640481B2 (en) Semiconductor device and method of manufacturing the same
CN112750760B (zh) 自对准双图案化
TWI641100B (zh) 半導體元件的製作方法
CN109920761B (zh) 半导体元件的制作方法
KR20090000882A (ko) 반도체소자의 미세 패턴 형성방법
US8692379B2 (en) Integrated circuit connector access region
JP2010205971A (ja) 半導体装置の製造方法
JP2008039493A (ja) 寸法測定パターン、及びその形成方法
TW201448118A (zh) 使用間隔物圖案轉印形成柵欄導體
JP2016062930A (ja) 半導体装置及びその製造方法
JP2010021195A (ja) 半導体装置および半導体装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20140212

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20141023

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20141024

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20141111

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20150421

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150521

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20160129

A762 Written abandonment of application

Free format text: JAPANESE INTERMEDIATE CODE: A762

Effective date: 20160217