JP2013105891A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法 Download PDFInfo
- Publication number
- JP2013105891A JP2013105891A JP2011248750A JP2011248750A JP2013105891A JP 2013105891 A JP2013105891 A JP 2013105891A JP 2011248750 A JP2011248750 A JP 2011248750A JP 2011248750 A JP2011248750 A JP 2011248750A JP 2013105891 A JP2013105891 A JP 2013105891A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- wiring
- film
- semiconductor device
- wirings
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Abandoned
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 61
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 21
- 239000011162 core material Substances 0.000 claims abstract description 38
- 239000000758 substrate Substances 0.000 claims abstract description 22
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 4
- 238000000034 method Methods 0.000 claims description 20
- 238000009413 insulation Methods 0.000 abstract 4
- 239000000463 material Substances 0.000 description 30
- 230000004048 modification Effects 0.000 description 15
- 238000012986 modification Methods 0.000 description 15
- 229910052715 tantalum Inorganic materials 0.000 description 9
- 229910052771 Terbium Inorganic materials 0.000 description 8
- 239000010410 layer Substances 0.000 description 8
- 230000001681 protective effect Effects 0.000 description 8
- 238000005530 etching Methods 0.000 description 6
- 239000000126 substance Substances 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 229910052751 metal Inorganic materials 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 239000000243 solution Substances 0.000 description 5
- 229910052721 tungsten Inorganic materials 0.000 description 5
- 238000001039 wet etching Methods 0.000 description 5
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 239000007864 aqueous solution Substances 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- 229910004298 SiO 2 Inorganic materials 0.000 description 3
- 230000004888 barrier function Effects 0.000 description 3
- 239000011810 insulating material Substances 0.000 description 3
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910017855 NH 4 F Inorganic materials 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- -1 and the like Inorganic materials 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 150000002736 metal compounds Chemical class 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 229910052707 ruthenium Inorganic materials 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76885—By forming conductive members before deposition of protective insulating material, e.g. pillars, studs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/7682—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing the dielectric comprising air gaps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/535—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including internal interconnections, e.g. cross-under constructions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/7685—Barrier, adhesion or liner layers the layer covering a conductive structure
- H01L21/76852—Barrier, adhesion or liner layers the layer covering a conductive structure the layer also covering the sidewalls of the conductive structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- General Engineering & Computer Science (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
【解決手段】一の実施形態による半導体装置の製造方法では、半導体基板上に、第1の絶縁膜、第2の絶縁膜、および犠牲膜を順に形成し、前記犠牲膜と前記第2の絶縁膜から複数の芯材を形成する。さらに、前記方法では、各々の前記芯材の側面に、前記芯材に接する第1側面と、前記第1側面の反対側に位置する第2側面とを有する第1配線と、前記芯材に接する第3側面と、前記第3側面の反対側に位置する第4側面とを有する第2配線を形成する。さらに、前記方法では、前記第1および第2配線の形成後に、前記第2の絶縁膜が残存するように前記犠牲膜を除去する。
【選択図】図5
Description
図1は、第1実施形態の半導体装置の構造を示す断面図である。
以上のように、本実施形態では、第2の絶縁膜4が、第1、第2領域Ra、Rbのうちの第1領域Ra内のみに形成されている。また、本実施形態では、第2の絶縁膜4が、第1領域Ra内の上部と底部のうちの底部のみに設けられている。このような構造には、次のような利点がある。
次に、再び図1を参照し、側壁配線3と第2の絶縁膜4の寸法について説明する。
次に、図4〜図6を参照し、半導体装置の製造方法について説明する。図4〜図6は、第1実施形態の半導体装置の製造方法を示す断面図である。
次に、図7を参照し、半導体装置の製造方法の変形例について説明する。図7は、第1実施形態の変形例の半導体装置の製造方法を示す断面図である。
最後に、第1実施形態の効果について説明する。
図8は、第2実施形態の半導体装置の構造を示す断面図である。
図10は、第3実施形態の半導体装置の構造を示す断面図である。
3:側壁配線、3a:第1配線、3b:第2配線、4:第2の絶縁膜、
5:エアギャップ、5a:第1エアギャップ、5b:第2エアギャップ、
6:第3の絶縁膜、7:側壁保護膜、
11:犠牲膜、12:レジスト膜、21:芯材
Claims (8)
- 半導体基板上に、第1の絶縁膜、第2の絶縁膜、および犠牲膜を順に形成し、
前記犠牲膜と前記第2の絶縁膜から複数の芯材を形成し、
各々の前記芯材の側面に、前記芯材に接する第1側面と、前記第1側面の反対側に位置する第2側面とを有する第1配線と、前記芯材に接する第3側面と、前記第3側面の反対側に位置する第4側面とを有する第2配線を形成し、
前記第1および第2配線の形成後に、前記第2の絶縁膜が残存するように前記犠牲膜を除去し、
前記犠牲膜の除去後に、前記第1側面と前記第3側面との間と、前記第2側面と前記第4配線との間にエアギャップが形成されるように、前記第1および第2配線上に第3の絶縁膜を形成し、
前記芯材は、前記第2の絶縁膜の幅が前記犠牲膜の幅よりも広くまたは狭くなるように形成される、
半導体装置の製造方法。 - 半導体基板上に、第1の絶縁膜、第2の絶縁膜、および犠牲膜を順に形成し、
前記犠牲膜と前記第2の絶縁膜から複数の芯材を形成し、
各々の前記芯材の側面に、前記芯材に接する第1側面と、前記第1側面の反対側に位置する第2側面とを有する第1配線と、前記芯材に接する第3側面と、前記第3側面の反対側に位置する第4側面とを有する第2配線を形成し、
前記第1および第2配線の形成後に、前記第2の絶縁膜が残存するように前記犠牲膜を除去する、
半導体装置の製造方法。 - 前記犠牲膜の除去後に、前記第1側面と前記第3側面との間と、前記第2側面と前記第4配線との間にエアギャップが形成されるように、前記第1および第2配線上に第3の絶縁膜を形成する、請求項2に記載の半導体装置の製造方法。
- 前記芯材は、前記第2の絶縁膜の幅が前記犠牲膜の幅よりも広くまたは狭くなるように形成される、請求項2または3に記載の半導体装置の製造方法。
- 半導体基板と、
前記半導体基板上に形成された第1の絶縁膜と、
前記第1の絶縁膜上に形成されており、第1側面と、前記第1側面よりも傾斜した第2側面とを有する複数の第1配線と、
前記第1の絶縁膜上に前記第1配線と交互に形成されており、前記第1側面と対向する第3側面と、前記第2側面と対向し、前記第3側面よりも傾斜した第4側面と、を有する複数の第2配線と、
前記第1側面と前記第3側面との間の第1領域と、前記第2側面と前記第4側面との間の第2領域のうち、前記第1領域内のみに形成され、かつ、前記第1側面と前記第3側面に部分的に接するように前記第1領域内の底部に設けられた第2の絶縁膜と、
を備える半導体装置。 - さらに、前記第1および第2領域内にエアギャップを有するように、前記第1および第2配線上に形成された第3の絶縁膜を備える、請求項5に記載の半導体装置。
- 前記第2の絶縁膜の幅は、前記第2の絶縁膜よりも上方での前記第1側面と前記第3側面との間の距離よりも広いまたは狭い、請求項5または6に記載の半導体装置。
- 半導体基板上に、第1の絶縁膜と第2の絶縁膜を順に形成し、
前記第2の絶縁膜から複数の芯材を形成し、
各々の前記芯材の側面に、前記芯材に接する第1側面と、前記第1側面の反対側に位置する第2側面とを有する第1配線と、前記芯材に接する第3側面と、前記第3側面の反対側に位置する第4側面とを有する第2配線を形成し、
前記第1および第2配線の形成後に、前記第2の絶縁膜を部分的に除去する、
半導体装置の製造方法。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011248750A JP2013105891A (ja) | 2011-11-14 | 2011-11-14 | 半導体装置およびその製造方法 |
US13/570,436 US8802576B2 (en) | 2011-11-14 | 2012-08-09 | Semiconductor device and method of manufacturing the same |
US14/314,915 US20140306316A1 (en) | 2011-11-14 | 2014-06-25 | Semiconductor device and method of manufacturing the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011248750A JP2013105891A (ja) | 2011-11-14 | 2011-11-14 | 半導体装置およびその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2013105891A true JP2013105891A (ja) | 2013-05-30 |
Family
ID=48279820
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011248750A Abandoned JP2013105891A (ja) | 2011-11-14 | 2011-11-14 | 半導体装置およびその製造方法 |
Country Status (2)
Country | Link |
---|---|
US (2) | US8802576B2 (ja) |
JP (1) | JP2013105891A (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR102119829B1 (ko) * | 2013-09-27 | 2020-06-05 | 에스케이하이닉스 주식회사 | 반도체 장치 및 그 제조 방법 |
US9847249B2 (en) * | 2014-11-05 | 2017-12-19 | Sandisk Technologies Llc | Buried etch stop layer for damascene bit line formation |
US10096485B2 (en) * | 2015-02-19 | 2018-10-09 | Toshiba Memory Corporation | Semiconductor device and method of manufacturing the same |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006261440A (ja) * | 2005-03-17 | 2006-09-28 | Nec Electronics Corp | 半導体装置およびその製造方法 |
JP2008527725A (ja) * | 2005-01-12 | 2008-07-24 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 選択的な金属めっきにより形成される配線構造体及びその形成方法 |
JP2009278039A (ja) * | 2008-05-19 | 2009-11-26 | Toshiba Corp | 半導体装置の製造方法 |
JP2011171642A (ja) * | 2010-02-22 | 2011-09-01 | Toshiba Corp | 半導体装置の製造方法 |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02231722A (ja) | 1989-03-03 | 1990-09-13 | Nec Corp | 配線パターン形成方法 |
JPH0917786A (ja) | 1995-06-30 | 1997-01-17 | Toshiba Corp | 半導体装置の製造方法 |
JP2000277524A (ja) | 1999-03-26 | 2000-10-06 | Nkk Corp | 高アスペクト比パターンの形成方法 |
US6891235B1 (en) * | 2000-11-15 | 2005-05-10 | International Business Machines Corporation | FET with T-shaped gate |
JP2008205366A (ja) | 2007-02-22 | 2008-09-04 | Seiko Epson Corp | 半導体装置の製造方法及び半導体装置 |
JP5106028B2 (ja) * | 2007-10-03 | 2012-12-26 | 株式会社東芝 | 半導体記憶装置及びその製造方法 |
US7868455B2 (en) * | 2007-11-01 | 2011-01-11 | Taiwan Semiconductor Manufacturing Company, Ltd. | Solving via-misalignment issues in interconnect structures having air-gaps |
JP2009302116A (ja) * | 2008-06-10 | 2009-12-24 | Toshiba Corp | 半導体装置およびその製造方法 |
JP5422231B2 (ja) * | 2008-08-13 | 2014-02-19 | 株式会社東芝 | 不揮発性半導体記憶装置及びその製造方法 |
JP5601974B2 (ja) * | 2010-01-19 | 2014-10-08 | パナソニック株式会社 | 半導体装置及びその製造方法 |
US8592911B2 (en) * | 2010-03-17 | 2013-11-26 | Institute of Microelectronics, Chinese Academy of Sciences | Asymmetric semiconductor device having a high-k/metal gate and method of manufacturing the same |
-
2011
- 2011-11-14 JP JP2011248750A patent/JP2013105891A/ja not_active Abandoned
-
2012
- 2012-08-09 US US13/570,436 patent/US8802576B2/en not_active Expired - Fee Related
-
2014
- 2014-06-25 US US14/314,915 patent/US20140306316A1/en not_active Abandoned
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008527725A (ja) * | 2005-01-12 | 2008-07-24 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 選択的な金属めっきにより形成される配線構造体及びその形成方法 |
JP2006261440A (ja) * | 2005-03-17 | 2006-09-28 | Nec Electronics Corp | 半導体装置およびその製造方法 |
JP2009278039A (ja) * | 2008-05-19 | 2009-11-26 | Toshiba Corp | 半導体装置の製造方法 |
JP2011171642A (ja) * | 2010-02-22 | 2011-09-01 | Toshiba Corp | 半導体装置の製造方法 |
Also Published As
Publication number | Publication date |
---|---|
US20130119550A1 (en) | 2013-05-16 |
US8802576B2 (en) | 2014-08-12 |
US20140306316A1 (en) | 2014-10-16 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US10242952B2 (en) | Registration mark formation during sidewall image transfer process | |
CN109326521B (zh) | 多重图案化方法 | |
US10777480B2 (en) | Systems and methods to enhance passivation integrity | |
TWI634593B (zh) | 形成用於心軸及非心軸互連線之自對準連續性區塊之方法 | |
US8404534B2 (en) | End-to-end gap fill using dielectric film | |
KR101972159B1 (ko) | 실리콘함유하드마스크를 구비한 반도체장치 및 그 제조 방법 | |
TW201830128A (zh) | 自動對準雙重圖型化用之可變空間心軸切割 | |
JP2013105891A (ja) | 半導体装置およびその製造方法 | |
TWI633625B (zh) | 使用間隔物蝕刻溝槽形成柵欄導體 | |
US8853048B2 (en) | Streamlined process for vertical semiconductor devices | |
TWI466181B (zh) | 形成具有較小高差之半導體元件導電接觸的方法,形成半導體元件之方法 | |
JP5579136B2 (ja) | 半導体装置及びその製造方法 | |
CN106298783B (zh) | 存储元件及其制造方法 | |
TWI527196B (zh) | 半導體結構及其製造方法 | |
US9640481B2 (en) | Semiconductor device and method of manufacturing the same | |
CN112750760B (zh) | 自对准双图案化 | |
TWI641100B (zh) | 半導體元件的製作方法 | |
CN109920761B (zh) | 半导体元件的制作方法 | |
KR20090000882A (ko) | 반도체소자의 미세 패턴 형성방법 | |
US8692379B2 (en) | Integrated circuit connector access region | |
JP2010205971A (ja) | 半導体装置の製造方法 | |
JP2008039493A (ja) | 寸法測定パターン、及びその形成方法 | |
TW201448118A (zh) | 使用間隔物圖案轉印形成柵欄導體 | |
JP2016062930A (ja) | 半導体装置及びその製造方法 | |
JP2010021195A (ja) | 半導体装置および半導体装置の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20140212 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20141023 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20141024 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20141111 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20150421 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20150521 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20160129 |
|
A762 | Written abandonment of application |
Free format text: JAPANESE INTERMEDIATE CODE: A762 Effective date: 20160217 |