JP2016062930A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】製造が容易で小型化が可能な半導体装置及びその製造方法を提供する。
【解決手段】半導体装置１は、半導体基板１０と、半導体基板上の第１領域Ｒｓに設けられた絶縁部材１１と、半導体基板上における絶縁部材が設けられていない第２領域Ｒａに設けられ、上面が絶縁部材の上面よりも低い絶縁膜１２と、絶縁部材上及び絶縁膜上に設けられた導電部材１３と、導電部材１３に接続された２つのビア１４ａ，１４ｂと、を備える。導電部材１３の上部１３ｂは、第１領域Ｒｓ及び第２領域Ｒａの双方に設けられており、導電部材１３の下部１３ａは、第２領域Ｒａに設けられ第１領域Ｒｓには設けられていない。導電部材１３は、一方のビアが接続された部分から他方のビアが接続された部分に向かうときに、少なくとも１ヶ所の第１領域Ｒｓを横断する。
【選択図】図３

Description

本発明の実施形態は、半導体装置及びその製造方法に関する。
半導体装置において、ＳＴＩ（Shallow Trench Isolation）領域に設けられた素子分離絶縁体の上面は、活性領域に設けられたシリコン酸化膜の上面よりも高い位置にある。従って、ＳＴＩ領域に形成されるポリシリコン膜は、活性領域に形成されるポリシリコン膜よりも薄くなる。このため、シリコン基板上にポリシリコンからなる抵抗部材を設ける場合は、シート抵抗を高めるために、ＳＴＩ領域に配置することが好ましい。
特開２０１２−１８６４９１号公報
実施形態の目的は、製造が容易で小型化が可能な半導体装置及びその製造方法を提供することである。
実施形態に係る半導体装置は、半導体基板と、前記半導体基板上の第１領域に設けられた絶縁部材と、前記半導体基板上における前記絶縁部材が設けられていない第２領域に設けられ、上面が前記絶縁部材の上面よりも低い絶縁膜と、前記絶縁部材上及び前記絶縁膜上に設けられた導電部材と、前記導電部材に接続された２つのビアと、を備える。前記導電部材の上部は、前記第１領域及び前記第２領域の双方に設けられており、前記導電部材の下部は、前記第２領域に設けられ前記第１領域には設けられていない。前記導電部材は、一方の前記ビアが接続された部分から他方の前記ビアが接続された部分に向かうときに、少なくとも１ヶ所の前記第１領域を横断する。
実施形態に係る半導体装置の製造方法は、半導体基板上に絶縁膜、第１導電膜及びストッパ膜を形成する工程と、第１領域に、前記ストッパ膜、前記第１導電膜及び前記絶縁膜を貫通し、前記半導体基板内に進入したトレンチを形成する工程と、前記トレンチ内に素子分離絶縁体を形成する工程と、前記ストッパ膜をストッパとして平坦化処理を施す工程と、前記ストッパ膜を除去する工程と、前記第１導電膜に接するように第２導電膜を形成する工程と、前記第２導電膜及び前記第１導電膜を選択的に除去することにより、前記第１領域、及び、前記半導体基板上における前記絶縁膜が設けられた第２領域に、前記第１導電膜及び前記第２導電膜を含む導電部材を形成する工程と、前記導電部材に接続される２つのビアを形成する工程と、を備える。前記２つのビアは、前記導電部材において、一方の前記ビアが接続された部分から他方の前記ビアが接続された部分に向かうときに、少なくとも１ヶ所の前記第１領域を横断するような位置に形成する。
第１の実施形態に係る半導体装置を例示する平面図である。 （ａ）及び（ｂ）は、第１の実施形態に係る半導体装置を例示する断面図である。 （ａ）及び（ｂ）は、第１の実施形態に係る半導体装置を例示する断面図である。 （ａ）〜（ｃ）は、第１の実施形態に係る半導体装置の製造方法を例示する断面図である。 （ａ）及び（ｂ）は、第１の実施形態に係る半導体装置の製造方法を例示する断面図である。 （ａ）は、比較例に係る半導体装置を例示する平面図であり、（ｂ）は断面図である。 第２の実施形態に係る半導体装置を例示する平面図である。 （ａ）及び（ｂ）は、第２の実施形態に係る半導体装置を例示する断面図である。 （ａ）及び（ｂ）は、第２の実施形態に係る半導体装置を例示する断面図である。
（第１の実施形態）
以下、図面を参照しつつ、本発明の実施形態について説明する。
先ず、第１の実施形態について説明する。
本実施形態に係る半導体装置は、例えば、周辺回路部に抵抗素子が設けられた積層型半導体記憶装置である。
図１は、本実施形態に係る半導体装置を例示する平面図である。
図２（ａ）及び（ｂ）は、本実施形態に係る半導体装置を例示する断面図であり、（ａ）は図１に示すＡ−Ａ’線による断面図であり、（ｂ）は図１に示すＢ−Ｂ’線による断面図である。
図３（ａ）及び（ｂ）は、本実施形態に係る半導体装置を例示する断面図であり、（ａ）は図１に示すＣ−Ｃ’線による断面図であり、（ｂ）は図１に示すＤ−Ｄ’線による断面図である。
図１に示す領域は、例えば、積層型半導体記憶装置の周辺回路部における抵抗素子が形成される領域である。
図１、図２（ａ）及び（ｂ）、図３（ａ）及び（ｂ）に示すように、本実施形態に係る半導体装置１においては、シリコン基板１０が設けられている。以下、説明の便宜上、本明細書においては、ＸＹＺ直交座標系を採用する。すなわち、シリコン基板１０の上面１０ａに対して平行で、相互に直交する２方向を「Ｘ方向」及び「Ｙ方向」とし、シリコン基板１０の上面１０ａに対して垂直な方向を「Ｚ方向」とする。
シリコン基板１０上には、絶縁体領域Ｒｓ及び半導体領域Ｒａが設定されている。Ｚ方向から見て、絶縁体領域Ｒｓの形状は、Ｘ方向及びＹ方向に延びる格子状である。また、半導体領域Ｒａの形状は、Ｘ方向を長手方向とする長方形状である。そして、複数の半導体領域Ｒａが、Ｘ方向及びＹ方向に沿ってマトリクス状に配列されている。なお、半導体装置１における能動素子が設けられている領域（図示せず）においては、半導体領域Ｒａは活性領域として用いられる領域であり、絶縁体領域ＲｓはＳＴＩ領域として用いられる領域である。
絶縁体領域Ｒｓにおいては、シリコン基板１０上に絶縁部材としての素子分離絶縁体１１が設けられている。素子分離絶縁体１１は、シリコン酸化物により形成されている。また、半導体領域Ｒａにおいては、シリコン基板１０上に絶縁膜としてのシリコン酸化膜１２が設けられている。素子分離絶縁体１１の上面は、シリコン酸化膜１２の上面よりも上方に位置し、素子分離絶縁体１１の下面は、シリコン基板１０の上面１０ａよりも下方に位置している。
シリコン基板１０及び素子分離絶縁体１１の上方には、導電部材として、ポリシリコン膜１３が複数本設けられている。ポリシリコン膜１３は、不純物を含む多結晶シリコンによって形成されている。各ポリシリコン膜１３の形状は、Ｙ方向に延びるライン状であり、複数の半導体領域ＲａのＸ方向の一端部上を通過するように配置されている。このため、図３（ａ）に示すように、ポリシリコン膜１３の幅方向の片側部分は、絶縁体領域Ｒｓと半導体領域Ｒａを交互に通過する。また、図３（ｂ）に示すように、ポリシリコン膜１３の幅方向の他の片側部分は、絶縁体領域Ｒｓのみを通過する。半導体領域Ｒａの幅、すなわち、Ｙ方向における長さは、ポリシリコン膜１３の幅、すなわち、Ｘ方向における長さよりも短い。
ポリシリコン膜１３においては、下層１３ａ及び上層１３ｂが設けられている。Ｚ方向における下層１３ａと上層１３ｂとの界面の位置は、素子分離絶縁体１１の上面の位置とほぼ等しい。このため、下層１３ａは素子分離絶縁体１１に挟まれており、半導体領域Ｒａのみに配置されている。一方、上層１３ｂは素子分離絶縁体１１上及び下層１３ａ上に乗っており、半導体領域Ｒａ及び絶縁体領域Ｒｓの双方に配置されている。
また、各ポリシリコン膜１３の直上域には、２本のビア１４ａ及び１４ｂが設けられており、ポリシリコン膜１３に接続されている。ビア１４ａ及びビア１４ｂは、１本のポリシリコン膜１３におけるＹ方向に離隔した位置に接続されている。これにより、ポリシリコン膜１３におけるビア１４ａとビア１４ｂとの間に位置する部分は、抵抗素子として機能する。ポリシリコン膜１３におけるビア１４ａとビア１４ｂとの間に位置する部分は、絶縁体領域Ｒｓを複数回横断する。シリコン基板１０上には、素子分離絶縁体１１、シリコン酸化膜１２、ポリシリコン膜１３、ビア１４ａ及び１４ｂを埋め込むように、層間絶縁膜１５が設けられている。なお、図示の便宜上、図１においては、層間絶縁膜１５を省略している。
次に、本実施形態に係る半導体装置の製造方法について説明する。
図４（ａ）〜（ｃ）、図５（ａ）及び（ｂ）は、本実施形態に係る半導体装置の製造方法を例示する断面図である。
なお、図４（ａ）〜（ｃ）、図５（ａ）及び（ｂ）が示す領域は、図１に示すＡ−Ａ’線による断面に相当する。
先ず、図４（ａ）に示すように、半導体基板としてのシリコン基板１０上に、絶縁膜としてのシリコン酸化膜１２、第１導電膜としてのポリシリコン膜２１、及び、ストッパ膜としてのシリコン窒化膜２２をこの順に形成する。
次に、図４（ｂ）に示すように、リソグラフィ法により、半導体領域Ｒａを覆うように、フォトレジストマスク膜（図示せず）を形成する。次に、このフォトレジストマスク膜をマスクとしてＲＩＥ（Reactive Ion Etching：反応性イオンエッチング）を施す。これにより、シリコン窒化膜２２、ポリシリコン膜２１、シリコン酸化膜１２及びシリコン基板１０の上層部分が選択的に除去されて、トレンチ２５が形成される。トレンチ２５は、シリコン窒化膜２２、ポリシリコン膜２１及びシリコン酸化膜１２を貫通し、シリコン基板１０内に進入している。上方、すなわち、Ｚ方向から見て、トレンチ２５の形状は格子状である。次に、フォトレジストマスク膜を除去する。
次に、図４（ｃ）に示すように、例えばＣＶＤ（Chemical Vapor Deposition：化学気相成長法）法により、全面にシリコン酸化膜２６を形成する。シリコン酸化膜２６はトレンチ２５内にも埋め込まれる。
次に、図５（ａ）に示すように、シリコン窒化膜２２をストッパ膜としてＣＭＰ（Chemical Mechanical Polishing：化学的機械研磨）等の平坦化処理を施すことにより、シリコン酸化膜２６におけるシリコン窒化膜２２上に形成された部分を除去する。次に、熱リン酸を用いたウェットエッチングを施すことにより、シリコン窒化膜２２を除去する。これにより、ポリシリコン膜２１の上面が露出する。次に、フッ酸を用いたウェットエッチングを施すことにより、シリコン酸化膜２６におけるポリシリコン膜２１の上面から突出した部分を除去する。これにより、ポリシリコン膜２１の上面及びシリコン酸化膜２６の上面がほぼ平坦な連続面となる。以上の工程により、シリコン酸化膜２６はトレンチ２５内のみに残留し、これが素子分離絶縁体１１となる。
次に、図５（ｂ）に示すように、全面に第２導電膜としてのポリシリコン膜２７を形成する。ポリシリコン膜２７はポリシリコン膜２１に接する。
次に、図２（ａ）に示すように、リソグラフィ法により、Ｙ方向に延びるラインアンドスペース状のフォトレジストマスク膜（図示せず）を形成する。次に、このフォトレジストマスク膜をマスクとしてＲＩＥを施すことにより、ポリシリコン膜２７及びポリシリコン膜２１を、Ｙ方向に延びるラインアンドスペース状に加工する。これにより、ポリシリコン膜１３が形成される。このとき、ポリシリコン膜２１が下層１３ａとなり、ポリシリコン膜２７が上層１３ｂとなる。次に、フォトレジストマスク膜を除去する。
次に、全面に例えばシリコン酸化物を堆積させて、層間絶縁膜１５を形成する。次に、層間絶縁膜１５内に、ビア１４ａ及び１４ｂを形成する。このようにして、本実施形態に係る半導体装置１が製造される。
次に、本実施形態の効果について説明する。
本実施形態に係る半導体装置１においては、格子状の絶縁体領域Ｒｓとマトリクス状の半導体領域Ｒａが入り組んで配置されている。そして、ポリシリコン膜１３は、絶縁体領域Ｒｓ及び半導体領域Ｒａの双方を通過するように配置されている。
絶縁体領域Ｒｓ及び半導体領域Ｒａが入り組んで配置されていることにより、図５（ａ）に示す工程において、ＣＭＰを施したときに、全体を均一に研磨することができる。このため、本実施形態に係る半導体装置１は、製造が容易である。
また、ポリシリコン膜１３が絶縁体領域Ｒｓ及び半導体領域Ｒａの双方に配置されており、全てのポリシリコン膜１３が抵抗素子として好適であるため、ダミーの抵抗素子を設ける必要がない。従って、抵抗素子の形成領域において、デッドスペースが生じない。これにより、半導体装置の小型化を図ることができる。
更に、ポリシリコン膜１３においては、上層１３ｂはポリシリコン膜１３の長手方向（Ｙ方向）に沿って連続的に延びており、電流経路を構成するが、下層１３ａはＹ方向において分断されているため、電流経路としてはほとんど寄与しない。すなわち、ポリシリコン膜１３における実質的な電流経路は上層１３ｂのみである。従って、絶縁体領域Ｒｓ及び半導体領域Ｒａの双方に配置されたポリシリコン膜１３のシート抵抗は、絶縁体領域Ｒｓに配置された上層１３ｂのみからなるポリシリコン膜１３のシート抵抗と同等である。このため、ポリシリコン膜１３により抵抗素子を実現すれば、小さな面積で大きな抵抗値を得ることができる。この結果、半導体装置の小型化を図ることができる。
（比較例）
次に、比較例について説明する。
図６（ａ）は、本比較例に係る半導体装置を例示する平面図であり、（ｂ）は断面図である。
図６（ｂ）は（ａ）に示すＫ−Ｋ’線による断面を示す。
図６（ａ）及び（ｂ）に示すように、本比較例に係る半導体装置１０１においては、比較的大きな半導体領域Ｒａ及び絶縁体領域Ｒｓが設定されている。そして、一部のポリシリコン膜１３は、半導体領域Ｒａ及び絶縁体領域Ｒｓの双方にわたって設けられている。他のポリシリコン膜１３は、絶縁体領域Ｒｓのみに設けられている。
半導体装置１０１においては、半導体領域Ｒａを通過するポリシリコン膜１３において、ある程度の長さ、例えば、ポリシリコン膜１３の幅よりも長い長さにわたって、下層１３ａが連続的に延在する。従って、上層１３ｂに加えて下層１３ａも電流経路を形成するため、ポリシリコン膜１３のシート抵抗は低い。このため、半導体装置１０１においては、ポリシリコン膜１３のうち、半導体領域Ｒａを通過せず、全長にわたって絶縁体領域Ｒｓ内に配置されたポリシリコン膜１３だけが抵抗素子として好適であり、半導体領域Ｒａを通過するポリシリコン膜１３は抵抗素子として不適となる。図６（ａ）及び（ｂ）に示す例でいえば、絶縁体領域Ｒｓに設けられた中央の２本のポリシリコン膜１３だけが使用される抵抗素子であり、左右３本ずつのポリシリコン膜１３はダミーの抵抗素子となる。このように、半導体領域Ｒａを通過するポリシリコン膜１３はダミーの抵抗素子となり、ダミーの抵抗素子が設けられた領域はデッドスペースとなるため、半導体装置の小型化が阻害されてしまう。
なお、抵抗素子の形成領域に半導体領域Ｒａを設定せず、絶縁体領域Ｒｓのみを設定して、ダミーの抵抗素子をなくすことも考えられる。しかしながら、この場合は、ＣＭＰ工程においてディッシングが発生してしまう。すなわち、シリコン酸化物はシリコン窒化物よりも研磨されやすいため、例えば、図５（ａ）に示す工程においてＣＭＰを施したときに、シリコン酸化膜２６の上面がシリコン窒化膜２２の上面よりも低くなってしまい、上面の平坦性が低下する。そして、この平坦性の低下は、後の工程まで悪影響を及ぼしてしまう。通常、このように絶縁体領域Ｒｓを設定することは、製造ルールによって禁止されている。
（第２の実施形態）
次に、第２の実施形態について説明する。
図７は、本実施形態に係る半導体装置を例示する平面図である。
図８（ａ）及び（ｂ）は、本実施形態に係る半導体装置を例示する断面図であり、（ａ）は図７に示すＥ−Ｅ’線による断面図であり、（ｂ）は図７に示すＦ−Ｆ’線による断面図である。
図９（ａ）及び（ｂ）は、本実施形態に係る半導体装置を例示する断面図であり、（ａ）は図７に示すＧ−Ｇ’線による断面図であり、（ｂ）は図７に示すＨ−Ｈ’線による断面図である。
図７、図８（ａ）及び（ｂ）、図９（ａ）及び（ｂ）に示すように、本実施形態に係る半導体装置２は、前述の第１の実施形態に係る半導体装置１（図１等参照）と比較して、絶縁体領域Ｒｓ及び半導体領域Ｒａの形状が、共にＸ方向に延びるライン状である点が異なっている。ポリシリコン膜１３は、第１の実施形態と同様に、Ｙ方向に延びるライン状である。このため、Ｚ方向から見ると、半導体領域Ｒａとポリシリコン膜１３が格子を形成しており、ポリシリコン膜１３は、ビア１４ａが接続された部分からビア１４ｂが接続された部分に向かうときに、絶縁体領域Ｒｓ及び半導体領域Ｒａを交互に横断する。そして、例えば、半導体領域Ｒａの幅は、ポリシリコン膜１３の幅よりも短い。
本実施形態によれば、図４（ｂ）に示す工程において、トレンチ２５を形成するためのフォトレジストマスク膜（図示せず）をラインアンドスペース状に形成することができるため、前述の第１の実施形態と比較して、リソグラフィが容易である。
本実施形態における上記以外の構成、製造方法及び効果は、前述の第１の実施形態と同様である。すなわち、本実施形態においても、第１の実施形態と同様に、絶縁体領域Ｒｓ及び半導体領域Ｒａが入り組んでいるため、ＣＭＰを施したときの平坦性が良好である。また、ポリシリコン膜１３における下層１３ａが、Ｙ方向に沿って細かく分断されているため、ポリシリコン膜１３に高い抵抗を持たせることができる。このため、全てのポリシリコン膜１３を抵抗素子として用いることができ、面積効率が良好である。
以上説明した実施形態によれば、製造が容易で小型化が可能な半導体装置及びその製造方法を実現することができる。
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。
１、２：半導体装置、１０：シリコン基板、１０ａ：上面、１１：素子分離絶縁体、１２：シリコン酸化膜、１３：ポリシリコン膜、１３ａ：下層、１３ｂ：上層、１４ａ、１４ｂ：ビア、１５：層間絶縁膜、２１：ポリシリコン膜、２２：シリコン窒化膜、２５：トレンチ、２６：シリコン酸化膜、２７：ポリシリコン膜、１０１：半導体装置、Ｒａ：半導体領域、Ｒｓ：絶縁体領域

Claims (10)

  1. 半導体基板と、
    前記半導体基板上の第１領域に設けられた絶縁部材と、
    前記半導体基板上における前記絶縁部材が設けられていない第２領域に設けられ、上面が前記絶縁部材の上面よりも低い絶縁膜と、
    前記絶縁部材上及び前記絶縁膜上に設けられた導電部材と、
    前記導電部材に接続された２つのビアと、
    を備え、
    前記導電部材の上部は、前記第１領域及び前記第２領域の双方に設けられており、前記導電部材の下部は、前記第２領域に設けられ前記第１領域には設けられておらず、
    前記導電部材は、一方の前記ビアが接続された部分から他方の前記ビアが接続された部分に向かうときに、少なくとも１ヶ所の前記第１領域を横断する半導体装置。
  2. 上方から見て、前記絶縁部材の形状は格子状である請求項１記載の半導体装置。
  3. 上方から見て、前記絶縁部材の形状はライン状である請求項１記載の半導体装置。
  4. 前記導電部材は、一方の前記ビアが接続された部分から他方の前記ビアが接続された部分に向かうときに、前記第１領域を複数回横断する請求項１〜３のいずれか１つに記載の半導体装置。
  5. 前記導電部材における前記２つのビア間に接続された抵抗素子部分の形状は、ライン状である請求項１〜４のいずれか１つに記載の半導体装置。
  6. 前記抵抗素子部分が延びる方向における前記第２領域の長さは、前記抵抗素子部分の幅よりも短い請求項５記載の半導体装置。
  7. 前記半導体基板はシリコン基板であり、前記絶縁部材及び前記絶縁膜はシリコン酸化物からなり、前記導電部材は不純物を含むシリコンからなる請求項１〜６のいずれか１つに記載の半導体装置。
  8. 半導体基板上に絶縁膜、第１導電膜及びストッパ膜を形成する工程と、
    第１領域に、前記ストッパ膜、前記第１導電膜及び前記絶縁膜を貫通し、前記半導体基板内に進入したトレンチを形成する工程と、
    前記トレンチ内に素子分離絶縁体を形成する工程と、
    前記ストッパ膜をストッパとして平坦化処理を施す工程と、
    前記ストッパ膜を除去する工程と、
    前記第１導電膜に接するように第２導電膜を形成する工程と、
    前記第２導電膜及び前記第１導電膜を選択的に除去することにより、前記第１領域、及び、前記半導体基板上における前記絶縁膜が設けられた第２領域に、前記第１導電膜及び前記第２導電膜を含む導電部材を形成する工程と、
    前記導電部材に接続される２つのビアを形成する工程と、
    を備え、
    前記２つのビアは、前記導電部材において、一方の前記ビアが接続された部分から他方の前記ビアが接続された部分に向かうときに、少なくとも１ヶ所の前記第１領域を横断するような位置に形成する半導体装置の製造方法。
  9. 上方から見て、前記トレンチを格子状に形成する請求項８記載の半導体装置の製造方法。
  10. 上方から見て、前記トレンチをライン状に形成する請求項８記載の半導体装置の製造方法。
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