KR102248436B1 - 반도체 소자의 제조방법 - Google Patents

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Abstract

본 발명은 반도체 제조방법에 관한 것으로, 활성영역들이 형성된 기판을 제공하고, 상기 기판 상에 제1 방향과 상기 제1 방향과 교차하는 제2 방향을 따라 각각 엇갈리게 배열되어 상기 활성영역들을 노출시키는 오프닝들을 정의하는 복수개의 마스크 패턴들을 형성하고, 그리고 상기 오프닝들을 통해 노출된 활성영역을 리세스시켜 상기 제1 및 제2 방향을 따라 각각 엇갈리게 배열되는 복수개의 콘택홀들을 형성하는 것을 포함한다.

Description

반도체 소자의 제조방법{METHODS FOR FABRICATING SEMICONDUCTOR DEVICES}
본 발명은 반도체에 관한 것으로, 보다 구체적으로는 반도체 소자의 제조방법에 관한 것이다.
고집적화된 반도체 소자를 제조하는 데 있어서 패턴 미세화가 필수적이다. 좁은 면적에 많은 소자를 집적시키기 위하여는 개별 소자의 크기를 가능한 한 작게 형성하여야 하며, 이를 위하여 형성하고자 하는 패턴들 각각의 폭과 상기 패턴들 사이의 간격과의 합인 피치를 작게 하여야 한다. 반도체 소자의 디자인 룰 (design rule)이 급격하게 감소됨에 따라 반도체 소자 구현에 필요한 패턴을 형성하기 위한 개선된 제조방법의 필요성이 대두된다.
본원 발명이 해결하고자 하는 과제는 고집적도의 미세 패턴들을 형성하는 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 특징을 구현할 수 있는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법은: 활성영역이 형성된 기판을 제공하고; 상기 기판 상에 도전막을 형성하고; 상기 기판 상에 상기 도전막을 덮는 하부 마스크막을 형성하고; 상기 하부 마스크막 상에 제1 방향으로 이격되고 상기 제1 방향과 교차하는 제2 방향으로 이격되는 아일랜드 형태의 복수개의 하드마스크막들을 형성하고; 상기 하부 마스크막 상에 상기 제1 및 제2 방향들로 이격되는 아일랜드 형태를 가지는 복수개의 상부 마스크 패턴들을 형성하여, 상기 하부 마스크막 중 상기 상부 마스크 패턴들과 상기 하드마스크막들로 둘러싸이는 아일랜드 형태의 일부들을 노출시키고; 상기 아일랜드 형태로 노출된 하부 마스크막의 일부들을 식각하여, 상기 도전막 중 일부들을 아일랜드 형태로 노출시키고; 그리고 상기 아일랜드 형태로 노출된 도전막의 일부들을 식각하여 상기 활성영역의 일부들을 아일랜드 형태로 노출시키는 콘택홀을 형성하는 것을 포함할 수 있다.
일 실시예의 방법에 있어서, 상기 콘택홀을 전도체로 채워 상기 도전막과 접촉되며 상기 활성영역과 전기적으로 연결되는 콘택을 형성하는 것을 포함할 수 있다.
일 실시예의 방법에 있어서, 상기 하드마스크막을 형성하는 것은 상기 상부 마스크 패턴과 상이한 물질을 증착하는 것을 포함할 수 있다.
일 실시예의 방법에 있어서, 상기 상부 마스크 패턴을 형성하는 것은 상기 하부 마스크막과 동일한 물질을 증착하는 것을 포함할 수 있다.
일 실시예의 방법에 있어서, 상기 하부 마스크막 상에 상기 상부 마스크 패턴과 식각선택비가 있는 물질을 증착하여 식각정지막을 형성하는 것을 더 포함할 수 있다.
일 실시예의 방법에 있어서, 상기 도전막의 일부들을 아일랜드 형태로 노출시키는 것은: 상기 하드마스크막을 식각마스크로 이용하는 식각 공정으로 상기 하부 마스크막을 패터닝하여 상기 제1 및 제2 방향들로 이격되는 아일랜드 형태를 가지는 복수개의 하부 마스크 패턴들을 형성하는 것을 포함할 수 있다.
일 실시예의 방법에 있어서, 상기 콘택홀을 형성하기 이전에, 상기 하부 마스크 패턴을 습식 식각하여 상기 하부 마스크 패턴을 축소시키는 것을 더 포함할 수 있다.
일 실시예의 방법에 있어서, 상기 콘택홀을 형성하기 이전에, 상기 하부 마스크 패턴을 덮는 스페이서막을 형성하고; 그리고 상기 스페이서막을 식각하여 상기 하부 마스크 패턴의 측벽 상에 스페이서를 형성하는 것을 더 포함할 수 있다.
일 실시예의 방법에 있어서, 상기 활성영역과 전기적으로 연결되는 콘택을 형성하고; 그리고 상기 콘택과 전기적으로 연결되는 커패시터를 형성하는 것을 더 포함할 수 있다.
일 실시예의 방법에 있어서, 상기 기판 내에 매립되어 상기 제1 방향을 따라 연장된 복수개의 매립형 워드라인들을 형성하는 것을 더 포함할 수 있다.
일 실시예의 방법에 있어서, 상기 기판 내에 인접한 워드라인들 사이를 전기적으로 고립시키는 아이솔레이션 워드라인을 형성하는 것을 더 포함할 수 있다.
상기 특징을 구현할 수 있는 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법은: 기판을 제공하고; 상기 기판 상에 도전막과 하부 마스크막을 적층하고; 상기 하부 마스크막 상에 아일랜드 형태의 복수개의 하드마스크막들을 형성하고; 상기 하부 마스크막 상에 상기 하부 마스크막의 일부들을 노출시키도록 상기 하드마스크막들과 엇갈리게 배열되는 아일랜드 형태를 가지는 복수개의 상부 마스크 패턴들을 형성하고; 상기 노출된 하부 마스크막의 일부들을 식각하여, 상기 도전막 중 일부들을 노출시키고; 그리고 상기 노출된 도전막의 일부들을 식각하여 상기 기판을 일부 노출시키는 콘택홀들을 형성하는 것을 포함할 수 있다.
다른 실시예의 방법에 있어서, 상기 기판을 제공하는 것은: 상기 기판 상에서 제1 방향을 따라 지그재그 형태로 배열되어 헤링본(herringbone) 형태를 갖는 복수개의 활성영역들을 형성하는 것을 포함할 수 있다.
다른 실시예의 방법에 있어서, 상기 헤링본 형태의 활성영역들을 형성하는 것은; 상기 기판 상에 제1 마스크막을 형성하고; 상기 제1 마스크막 상에 상기 제1 방향과 교차하는 제2 방향을 따라 이격되고 상기 제1 방향을 따라 엇갈리게 배열된 복수개의 제2 마스크 패턴들을 형성하고; 상기 제2 마스크 패턴들을 식각 마스크로 이용하는 식각 공정으로 상기 제1 하부 마스크막을 패터닝하여 상기 제2 방향을 따라 이격되고 상기 제1 방향을 따라 엇갈리게 배열된 복수개의 제1 마스크 패턴들을 형성하고; 그리고 상기 제1 마스크 패턴들을 식각 마스크로 이용하는 식각 공정으로 상기 기판을 패터닝하여 상기 제2 방향을 따라 이격되고 상기 제1 방향을 따라 엇갈리게 배열된 상기 헤링본 형태의 활성영역들을 형성하는 것을 포함할 수 있다. 상기 활성영역들은 상기 제1 방향을 따라 불연속적으로 연장된 아일랜드 형태를 가지며, 상기 복수개의 아일랜드 형태의 활성영역들은 상기 제1 방향을 따라 엇갈리게 배열되어 상기 헤링본 형태를 이룰 수 있다.
다른 실시예의 방법에 있어서, 상기 기판을 제공하는 것은: 상기 기판 상에서 제1 방향 및 상기 제1 방향과 교차하는 제2 방향과 교차하는 사선 방향을 따라 엇갈리게 배열되어 평행한 라인 형태를 갖는 복수개의 활성영역들을 형성하는 것을 포함할 수 있다.
다른 실시예의 방법에 있어서, 상기 평행한 라인 형태의 활성영역들을 형성하는 것은: 상기 기판 상에 제1 마스크막을 형성하고; 상기 제1 마스크막 상에 상기 사선 방향을 따라 엇갈리게 배열된 복수개의 제2 마스크 패턴들을 형성하고; 상기 제2 마스크 패턴들을 식각 마스크로 이용하는 식각 공정으로 상기 제1 하부 마스크막을 패터닝하여 상기 사선 방향을 따라 엇갈리게 배열된 복수개의 제1 마스크 패턴들을 형성하고; 그리고 상기 제1 마스크 패턴들을 식각 마스크로 이용하는 식각 공정으로 상기 기판을 패터닝하여 상기 사선 방향을 따라 엇갈리게 배열된 상기 평행한 라인 형태의 활성영역들을 형성하는 것을 포함할 수 있다.
다른 실시예의 방법에 있어서, 상기 콘택홀들을 형성하는 것은: 상기 하드마스크막을 식각마스크로 이용하는 식각 공정으로 상기 하부 마스크막을 패터닝하여 아일랜드 형태를 가지는 복수개의 하부 마스크 패턴들을 형성하고; 그리고 상기 하부 마스크 패턴들을 식각 마스크로 이용하는 식각 공정으로 상기 도전막을 패터닝하여 상기 기판의 활성영역의 일부들을 노출시키는 상기 콘택홀들을 형성하는 것을 포함할 수 있다.
다른 실시예의 방법에 있어서, 상기 하부 마스크 패턴들을 제거하여 상기 도전막을 완전히 노출시키고; 그리고 상기 콘택이 매립되도록 상기 도전막 상에 도전체를 증착하고; 상기 도전막이 노출되로록 상기 도전체를 평탄화하여 상기 콘택에 채워져 상기 활성영역과 전기적으로 연결되는 콘택을 형성하는 것을 더 포함할 수 있다.
다른 실시예의 방법에 있어서, 상기 콘택홀을 형성하는 것은: 상기 기판의 활성영역을 더 식각하여 상기 기판의 상면 아래로 리세스된 콘택홀을 형성하는 것을 포함할 수 있다.
상기 특징을 구현할 수 있는 본 발명의 또 다른 실시예에 따른 반도체 소자의 제조방법은: 활성영역들이 형성된 기판을 제공하고; 상기 기판 상에 제1 방향과 상기 제1 방향과 교차하는 제2 방향을 따라 각각 엇갈리게 배열되어 상기 활성영역들을 노출시키는 오프닝들을 정의하는 복수개의 마스크 패턴들을 형성하고; 그리고 상기 오프닝들을 통해 노출된 활성영역을 리세스시켜 상기 제1 및 제2 방향을 따라 각각 엇갈리게 배열되는 복수개의 콘택홀들을 형성하는 것을 포함할 수 있다.
본 발명에 의하면, 라인 패터닝 공정을 이용하여 지그재그 형태로 엇갈리게 배열된 오프닝을 정의하는 마스크 패턴을 형성할 수 있다. 이러한 마스크 패턴을 이용하는 식각 공정으로 스페이스가 최소화된 콘택홀을 형성할 수 있다. 이에 따라 보다 고집적화된 반도체 소자를 제조할 수 있게 된다. 아울러, 라인 패터닝 공정으로 자기정렬된 헤링본 타입이나 페러렐 타입의 활성영역을 형성할 수 있다.
도 1a 내지 13a는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 도시한 평면도들이다.
도 1b 내지 13b는 도 1a 내지 13a의 선 A1-A2를 절개한 단면도들이다.
도 1c 내지 13c는 도 1a 내지 13a의 선 B1-B2를 절개한 단면도들이다.
도 13d는 도 1a의 선 C1-C2를 절개한 단면도이다.
도 14a는 본 발명의 실시예에 따른 제조방법에 있어서 콘택홀 형성방법의 변형예를 도시한 평면도이다.
도 14b는 도 14a의 선 A1-A2를 절개한 단면도이다.
도 14c는 도 14a의 선 B1-B2를 절개한 단면도이다.
도 15a는 본 발명의 실시예에 따른 제조방법에 있어서 콘택홀 형성방법의 다른 변형예를 도시한 평면도이다.
도 15b는 도 15a의 선 A1-A2를 절개한 단면도이다.
도 15c는 도 15a의 선 B1-B2를 절개한 단면도이다.
도 16a 내지 28a는 본 발명의 실시예에 따른 반도체 소자의 제조방법에 있어서 활성영역의 형성방법의 일례를 도시한 평면도들이다.
도 16b 내지 28b는 도 16a 내지 28a의 셀 영역 중에서 선 D1-D2를 절개한 단면도들이다.
도 16c 내지 28c는 도 16a 내지 28a의 셀 영역 중에서 선 E1-E2를 절개한 단면도들이다.
도 16d 내지 28d는 도 16a 내지 28a의 주변영역을 절개한 단면도들이다.
도 29는 본 발명의 다른 실시예에 따른 반도체 소자를 도시한 평면도이다.
도 30a 내지 42a는 본 발명의 실시예에 따른 반도체 소자의 제조방법에 있어서 활성영역의 형성방법의 다른 예를 도시한 평면도들이다.
도 30b 내지 42b는 도 30a 내지 42a의 셀 영역 중에서 선 G1-G2를 절개한 단면도들이다.
도 30c 내지 42c는 도 30a 내지 42a의 셀 영역 중에서 선 H1-H2를 절개한 단면도들이다.
도 30d 내지 42d는 도 30a 내지 42a의 주변영역을 절개한 단면도들이다.
도 43은 본 발명의 또 다른 실시예에 따른 반도체 소자를 도시한 평면도이다.
도 44는 본 발명의 실시예들에 따른 반도체 소자들을 응용한 정보 처리 시스템을 도시한 블록도이다.
이하, 본 발명에 따른 반도체 소자의 제조방법을 첨부한 도면을 참조하여 상세히 설명한다.
본 발명과 종래 기술과 비교한 이점은 첨부된 도면을 참조한 상세한 설명과 특허청구범위를 통하여 명백하게 될 것이다. 특히, 본 발명은 특허청구범위에서 잘 지적되고 명백하게 청구된다. 그러나, 본 발명은 첨부된 도면과 관련해서 다음의 상세한 설명을 참조함으로써 가장 잘 이해될 수 있다. 도면에 있어서 동일한 참조부호는 다양한 도면을 통해서 동일한 구성요소를 나타낸다.
<반도체 소자의 제조방법예>
도 1a 내지 13a는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 도시한 평면도들이다. 도 1b 내지 13b는 도 1a 내지 13a의 선 A1-A2를 절개한 단면도들이다. 도 1c 내지 13c는 도 1a 내지 13a의 선 B1-B2를 절개한 단면도들이다. 도 13d는 도 1a의 선 C1-C2를 절개한 단면도이다.
도 1a, 1b 및 1c를 참조하면, 기판(101)에 활성영역(102)을 정의할 수 있다. 일례로, 실리콘 웨이퍼와 같은 기판(101)을 식각하여 트렌치(103)를 형성하고, 그 트렌치(103)를 산화막(예: SiOx)이나 질화막(예: SiNx, SiON)과 같은 절연체로 채워 소자분리막(105)을 형성할 수 있다. 소자분리막(105)에 의해 사선 방향(W)으로 길쭉한 아일랜드 형태의 활성영역(102)이 정의될 수 있다. 활성영역(102)은 도 1b 또는 1c에서 보는 바와 같이 기판(101)으로부터 실질적으로 수직한 기둥 형태일 수 있다. 활성영역(102)은 셀 영역과 주변 영역에 상관없이 동일하거나 유사한 모양을 가질 수 있다. 활성영역(102)은 후술한 바와 같이 헤링본 혹은 페러렐 형태로 형성할 수 있다.
기판(101)에 불순물을 주입하여 활성영역(102)의 상단부를 도핑시킬 수 있다. 일례로, 기판(101)이 P형으로 도핑된 경우 활성영역(102)의 상단부를 N형으로 도핑시킬 수 있다.
도 2a, 2b 및 2c를 참조하면, 활성영역(102)을 가로질러 제1 방향(Y)으로 연장되고 제2 방향(X)으로 이격된 복수개의 워드라인들(115)을 형성할 수 있다. 일례로, 기판(101) 내에 제1 방향으로 연장되는 그루브(105)를 형성하고, 그루브(105)를 통해 노출된 활성영역(102)을 열산화하거나 혹은 실리콘산화막을 증착하여 게이트 절연막(113)을 형성하고, 그리고 게이트 절연막(113)이 형성된 그루브(105)를 도전체(예: 폴리실리콘, 금속, 금속실리사이드)로 매립하여 리세스된 게이트 전극, 즉 워드라인(115)을 형성할 수 있다.
워드라인(115)은 활성영역(102)의 가장자리와 중첩될 수 있다. 워드라인(115)으로 채워지지 않은 그루브(105)를 절연체(예: 실리콘산화막)로 매립하여 캡핑막(117)을 형성할 수 있다. 본 실시예에 따르면, 워드라인(115)의 측면 및 하면에 굴곡진 채널이 형성되기 때문에 직선형의 채널에 비해 길이가 상대적으로 길어져 쇼트 채널 효과가 개선될 수 있다.
도 3a, 3b 및 3c를 참조하면, 기판(101) 상에 도전막(120)을 형성하고, 도전막(120) 상에 마스크막(130)을 형성할 수 있다. 마스크막(130)은 제1 내지 제4 마스크막들(131,132,133,134)을 포함할 수 있다. 일례로, 제1 마스크막(131)과 제3 마스크막(133)은 산화막(예: SiO2)을 포함하고, 제2 마스크막(132)은 산화막과 식각선택비가 있는 질화막(예: SiON)을 포함하고, 그리고 제4 마스크막(134)은 제3 마스크막(133)과 식각선택비가 있는 절연막이나 도전막, 가령 폴리실리콘막을 포함할 수 있다. 제1 내지 제4 마스크막들(131-134)은 상기 물질에 한정되지 아니하며, 식각선택비가 있는 물질이면 그 종류를 불문한다.
제4 마스크막(134) 상에 제1 방향(Y)으로 연장되고 제2 방향(X)으로 이격된 복수개의 라인 형태의 제1 포토마스크막(135)을 형성할 수 있다. 제1 포토마스크막(135)은 워드라인(115)보다 큰 폭 및/또는 큰 피치를 가질 수 있다. 예컨대, 워드라인들(115)은 제1 피치(P1)로 배열될 수 있고, 제1 포토마스크막들(135)은 제1 피치(P1)보다 큰 제2 피치(P2)로 배열될 수 있다. 제2 피치(P2)는 제1 피치(P1)의 2배일 수 있다. 제1 포토마스크막(135)은 인접한 워드라인들(115)의 일부들과 상하 중첩할 수 있다.
도 4a, 4b 및 4c를 참조하면, 제1 포토마스크막(135)을 식각 마스크로 이용하는 식각 공정으로 제4 마스크막(134)을 패터닝할 수 있다. 상기 패터닝에 의해 제3 마스크막(133) 상에 제1 방향(Y)으로 연장되고 제2 방향(X)으로 이격된 복수개의 라인 형태의 제4 마스크 패턴들(134p)을 형성할 수 있다. 제4 마스크 패턴들(134p)을 형성한 이후에 제1 포토마스크막들(135)을 애싱 공정으로 제거할 수 있다.
제4 마스크 패턴들(134p)이 형성된 제3 마스크막(133) 상에 제1 하드마스크막(136)을 형성할 수 있다. 제1 하드마스크막(136)은 기판(101) 전체를 덮을 수 있다. 제1 하드마스크막(136)은 제4 마스크 패턴(134p)과 식각선택비가 있는 물질(예: SiON, SiC, SiN, SiCN)을 포함할 수 있다.
도 5a, 5b 및 5c를 참조하면, 제1 하드마스크막(136)을 리세스하여 제4 마스크 패턴들(134p)을 노출시키고, 노출된 제4 마스크 패턴들(134p)을 가로질러 제2 방향(X)으로 연장되고 제1 방향(Y)으로 이격된 복수개의 라인 형태의 제2 포토마스크막들(137)을 형성할 수 있다. 리세스된 제1 하드마스크막(136)은 노출된 제4 마스크 패턴들(134p) 사이에 배치되고 제1 방향(Y)으로 연장된 라인 형태를 가질 수 있다.
제2 포토마스크막(137)은 후속하는 비트라인(120)이 배치될 영역에 형성될 수 있다. 제2 포토마스크막(137)은 후속하는 비트라인(120)보다 큰 폭 및/또는 큰 피치를 가질 수 있다. 예컨대, 비트라인들(120)은 제3 피치(P3)로 배열될 수 있고, 제2 포토마스크막들(137)은 제3 피치(P3)보다 큰 제4 피치(P4)로 배열될 수 있다. 제4 피치(P4)는 제3 피치(P3)의 2배일 수 있다.
도 6a, 6b 및 6c를 참조하면, 노출된 제1 하드마스크막(136)을 식각하여 제3 마스크막(133)을 노출시키고, 노출된 제3 마스크막(133)을 식각하여 제3 마스크 패턴들(133p)을 형성할 수 있다. 상기 제3 마스크막(133)의 식각 공정시 제2 포토마스크막(137)에 의해 가려지지 않은 제4 마스크 패턴(134p)이 리세스될 수 있다. 다시 말해 제2 포토마스크막(137)이 형성되지 않는 선 A1-A2 상의 제4 마스크 패턴(134p)은 상대적으로 작은 높이(혹은 얇은 두께)를 가지지만, 제2 포토마스크막(137)이 형성된 선 B1-B2 상의 제4 마스크 패턴(134p)은 상대적으로 큰 높이(혹은 두꺼운 두께)를 가질 수 있다.
제3 마스크막(133)은 제2 마스크막(132)이 노출될 때까지 식각될 수 있다. 일례에 따르면, 제2 마스크막(132)은 식각정지막(etch stopper)으로 작용할 수 있다. 제2 마스크막(132)이 식각정지막으로 작용하므로 제3 마스크막(133)과 동일 물질 혹은 식각선택비가 없거나 작은 물질을 제1 마스크막(131)으로 채택할 수 있다. 제3 마스크 패턴(133p)을 형성한 이후에, 제2 포토마스크막(137)을 제거할 수 있다. 다른 예로, 제2 포토마스크막(137)과 잔류된 제1 하드마스크막(136)을 제거할 수 있다.
도 7a, 7b 및 7c를 참조하면, 기판(101) 상에 아일랜드 형태를 갖는 제2 하드마스크막(138)을 형성할 수 있다. 예컨대, 기판(101) 상에 제4 마스크 패턴(134p)을 덮는 충분한 높이를 갖는 제2 하드마스크막(138)을 코팅한 후 제4 마스크 패턴(134p)의 하부까지 완전히 노출될 때까지 가령 에치백 공정을 이용하여 리세스할 수 있다.
제2 하드마스크막(138)은 제1 방향(Y)을 따라 제3 마스크 패턴(133p)에 의해 이격되고 제2 방향(X)을 따라 제4 마스크 패턴(134p)에 의해 이격되는 아일랜드 형태를 가질 수 있다. 제2 하드마스크막(138)은 제4 마스크 패턴(134p)과 식각선택비가 있는 물질을 포함할 수 있다. 일례로, 제2 하드마스크막(138)은 제1 하드마스크막(136)과 동일하거나 유사한 물질을 포함할 수 있다.
도 8a, 8b 및 8c를 참조하면, 식각 공정으로 제4 마스크 패턴들(134p)을 부분적으로 제거할 수 있다. 도 6a 내지 6c를 참조하여 전술한 바와 같이 제4 마스크 패턴들(134p)은 형성된 위치에 따라 상이한 두께 내지 높이를 가질 수 있다. 그러므로, 식각 공정에 의해 선 A1-A2 상의 상대적으로 작은 높이(혹은 얇은 두께)를 갖는 제4 마스크 패턴(134p)은 제거되고, 선 B1-B2 상의 큰 높이(혹은 두꺼운 두께)를 갖는 제4 마스크 패턴(134p)은 잔류할 수 있다.
도 9a, 9b 및 9c를 참조하면, 식각 공정으로 제3 마스크 패턴들(133p)을 부분적으로 제거할 수 있다. 예컨대, 제3 마스크 패턴들(133p)의 식각 공정시, 선 A1-A2 상에서는 제2 하드마스크막(138)이 선 B1-B2 상에서는 제4 마스크 패턴(134p)이 식각 마스크로 작용할 수 있다. 제2 마스크막(132)은 제3 마스크 패턴들(133p)의 식각 공정시 식각정지막으로 사용될 수 있다.
도 10a, 10b 및 10c를 참조하면, 제2 마스크막(132)과 제1 마스크막(131)을 선택적으로 식각하여 제2 마스크 패턴(132p)과 제1 마스크 패턴(131p)을 형성할 수 있다. 상기 식각 공정에서 선 A1-A2 상에서는 제2 하드마스크막(138)이 선 B1-B2 상에서는 제4 마스크 패턴(134p)이 식각 마스크로 작용할 수 있다. 상기 식각 공정에 의해 도전막(120)이 아일랜드 형태로 일부 노출될 수 있다.
상기 식각 공정 이후에 제2 하드마스크막(138)과 제4 마스크 패턴(134p)이 동일한 공정으로 혹은 별개의 공정으로 제거될 수 있다. 다른 예로, 제4 마스크 패턴(134p)이 도전막(120)과 동일하거나 유사한 물질인 경우 후속하는 도전막(120)의 식각 공정시 제4 마스크 패턴(134p)이 함께 식각되어 제거될 수 있다.
도 11a, 11b 및 11c를 참조하면, 제2 마스크 패턴(132p)과 제1 마스크 패턴(131p)을 식각 마스크로 이용하는 식각 공정으로 도전막(120)을 식각하여 활성영역들(102)을 노출시키는 콘택홀들(119)을 형성할 수 있다. 도전막(120)의 식각시 활성영역(102)과 캡핑막(117)의 일부들이 식각될 수 있다. 콘택홀(119)의 바닥면은 도전막(120)의 하부면에 비해 낮은 레벨에 있을 수 있다. 콘택홀(119)을 형성한 이후에 제2 마스크 패턴(132p) 및/또는 제1 마스크 패턴(131p)을 제거할 수 있다.
본 실시예에 따르면, 라인 패터닝 공정에 의하더라도 밀집 배열된 아일랜드 형태를 갖는 제1 마스크 패턴들(131p)을 형성할 수 있다. 제1 마스크 패턴(131p)은 콘택홀(119) 형성을 위한 식각 공정에서 식각 마스크로 작용할 수 있다. 따라서, 콘택홀(119)은 아일랜드 형태를 가지며 밀집 배열될 수 있다. 일례로, 콘택홀들(119)은 제1 방향(Y) 및 제2 방향(X) 각각을 따라 일정 간격으로 이격 배열된 사각 형태를 가질 수 있다. 콘택홀(119)은 활성영역(102)의 중심부를 노출시킬 수 있고, 인접하는 워드라인들(115)의 일부들과 상하 중첩할 수 있다.
도 12a, 12b 및 12c를 참조하면, 콘택홀(119)을 도전체로 채워 활성영역(102)과 전기적으로 연결되는 콘택(122)을 형성할 수 있다. 예컨대, 콘택홀(119)이 채워지도록 기판(101) 상에 도전체를 증착한 후 도전막(120)이 노출되도록 평탄화하여 콘택(122)을 형성할 수 있다. 콘택(122)은 도전막(120)과 활성영역(102)을 전기적으로 연결할 수 있다. 도전막(120)은 콘택(122)을 통해 기판(101)과 전기적으로 연결된 비트라인을 구성할 수 있다. 이하에선 도전막(120)을 비트라인으로 지칭한다.
도 13a, 13b, 13c 및 13d를 참조하면, 기판(101) 상에 활성영역(102)과 전기적으로 연결되는 제2 콘택(152), 제2 콘택(152)과 전기적으로 연결되는 캐패시터(150)를 더 형성하여 반도체 소자(1)를 제조할 수 있다. 일례로서, 기판(101) 상에 비트라인(120)을 덮는 제1 층간절연막(141)을 형성하고, 제1 층간절연막(141)을 관통하여 활성영역(102)과 접속되는 제2 콘택(152)을 형성할 수 있다. 제1 층간절연막(141) 상에 제2 콘택(152)과 전기적으로 연결되는 패드(153)와 제2 층간절연막(143)을 선택적으로 더 형성할 수 있다. 제2 층간절연막(143) 상에 하부전극(151), 유전막(153) 및 상부전극(155)을 차례로 증착하여 캐패시터(150)를 형성할 수 있다. 캐패시터(150)를 덮는 제3 층간절연막(161)을 더 형성할 수 있다. 선 B1-B2을 절개한 단면도는 도 1b와 실질적으로 동일하므로 생략한다.
<콘택홀 형성방법의 변형예>
도 14a는 본 발명의 실시예에 따른 제조방법에 있어서 콘택홀 형성방법의 변형예를 도시한 평면도이다. 도 14b는 도 14a의 선 A1-A2를 절개한 단면도이다. 도 14c는 도 14a의 선 B1-B2를 절개한 단면도이다.
도 14a, 14b 및 14c를 참조하면, 도 11a 내지 11c를 참조하여 설명한 콘택홀(119)을 형성하기 이전에, 제1 마스크 패턴(131p)과 제3 마스크 패턴(133p)을 축소시킬 수 있다. 가령 습식 식각 공정으로 제1 마스크 패턴(131p)과 제3 마스크 패턴(133p)의 측벽을 리세스시켜 제1 마스크 축소 패턴(131ps)과 제3 마스크 축소 패턴(133ps)을 형성할 수 있다. 제1 마스크 축소 패턴(131ps)과 제3 마스크 축소 패턴(133ps)을 식각 마스크로 이용하는 식각 공정으로 확장된 면적을 갖는 콘택홀(119w)을 형성할 수 있다.
<콘택홀 형성방법의 다른 변형예>
도 15a는 본 발명의 실시예에 따른 제조방법에 있어서 콘택홀 형성방법의 다른 변형예를 도시한 평면도이다. 도 15b는 도 15a의 선 A1-A2를 절개한 단면도이다. 도 15c는 도 15a의 선 B1-B2를 절개한 단면도이다.
도 15a, 15b 및 15c를 참조하면, 도 11a 내지 11c를 참조하여 설명한 콘택홀(119)을 형성하기 이전에, 제1 마스크 패턴(131p)과 제3 마스크 패턴(133p)을 확장시킬 수 있다. 가령 산화막의 증착과 패터닝으로 제1 마스크 패턴(131p)과 제2 마스크 패턴(133p)의 측벽 상에 스페이서(136)를 형성할 수 있다. 스페이서(139)가 형성된 제1 마스크 패턴(131p)과 제3 마스크 패턴(133p)을 식각 공정으로 축소된 면적을 갖는 콘택홀(119n)을 형성할 수 있다.
<활성영역의 형성방법예>
도 16a 내지 28a는 본 발명의 실시예에 따른 반도체 소자의 제조방법에 있어서 활성영역의 형성방법의 일례를 도시한 평면도들이다. 도 16b 내지 28b는 도 16a 내지 28a의 셀 영역 중에서 선 D1-D2를 절개한 단면도들이다. 도 16c 내지 28c는 도 16a 내지 28a의 셀 영역 중에서 선 E1-E2를 절개한 단면도들이다. 도 16d 내지 28d는 도 16a 내지 28a의 주변영역을 절개한 단면도들이다. 도 29는 본 발명의 다른 실시예에 따른 반도체 소자를 도시한 평면도이다.
도 16a, 16b, 16c 및 16d를 참조하면, 기판(101) 상에 하부 마스크막(201)과 상부 마스크막(203)을 차례로 적층할 수 있다. 하부 마스크막(201)과 상부 마스크막(203)은 식각선택비가 있는 물질을 증착하여 형성할 수 있다. 가령 하부 마스크막(201)은 절연막(예: 실리콘산화막)을 상부 마스크막(203)은 반도체막이나 도전막(예: 폴리실리콘막)으로 형성할 수 있다.
상부 마스크막(203) 상에 제1 방향(Y)으로 연장되고 제2 방향(X)으로 이격된 복수개의 제1 하드마스크막(205)을 형성할 수 있다. 제1 하드마스크막(205)은 제1 방향(Y)을 따라 물결(wavy) 내지 헤링본(herringbone) 형태로 연장될 수 있다. 제1 하드마스크막(205)은 하부 마스크막(201) 및 상부 마스크막(203)과 식각선택비가 있는 물질(예: SiON, SiC, SiN, SiCN)을 증착하여 형성할 수 있다. 제1 하드마스크막(205)은 도 16b 및 16c에서 보는 바와 같이 셀 영역에 형성되고, 도 16d에서처럼 주변 영역에는 형성되지 않을 수 있다.
도 17a, 17b, 17c 및 17d를 참조하면, 상부 마스크막(203) 상에 스페이서막(207)을 형성할 수 있다. 스페이서막(207)은 절연체(예: 실리콘산화막)를 원자층증착(ALD) 공정으로 증착하여 형성할 수 있다. 스페이서막(207)은 도 17b 및 17c에서와 같이 셀 영역에선 상부 마스크막(203) 상의 프로파일을 따라 굴곡진 형태를 가질 수 있고, 도 17d에서와 같이 주변 영역에선 평평한 형태를 가질 수 있다.
도 18a, 18b, 18c 및 18d를 참조하면, 스페이서막(207)을 식각하여 제1 하드마스크막(205)의 측벽에 스페이서(207s)를 형성할 수 있다. 스페이서(207s)는 도 18a에서 도시된 바와 같이 헤링본 형태의 제1 하드마스크막(205)의 외곽을 따라 연장된 폐곡선형 헤링본 모습을 가질 수 있다.
도 19a, 19b, 19c 및 19d를 참조하면, 상부 마스크막(203) 상에 제2 하드마스크막(209)을 형성할 수 있다. 가령 스페이서(207s)가 형성된 제1 하드마스크막(205)을 덮는 충분히 두꺼운 제2 하드마스크막(209)을 증착한 후 에치백 공정으로 평탄화하여 스페이서(207s)를 노출시킬 수 있다. 제2 하드마스크막(209)은 제1 하드마스크막(205)과 동일하거나 유사한 물질로 형성할 수 있다. 이 경우 제2 하드마스크막(209)의 에치백 공정시 제1 하드마스크막(205)이 일부 식각될 수 있다. 다른 예로, 스페이서(207s)가 드러나게끔 두께 산포가 개선된 제2 하드마스크막(209)이 증착된 경우엔 평탄화 공정을 스킵할 수 있다.
도 20a, 20b, 20c 및 20d를 참조하면, 제2 방향(X)으로 라인 형태로 연장되고 제1 방향(Y)을 따라 이격된 복수개의 제1 포토마스크막들(211)을 형성할 수 있다. 예컨대, 도 20a에서 보는 바와 같이, 포토레지스트의 도포 및 패터닝으로 선 D1-D2 상의 제1 하드마스크막(205)과 스페이서(207s)을 개방하되 선 E1-E2 상의 제1 하드마스크막(205)과 스페이서(207s)를 덮는 제1 포토마스크막(211)을 형성할 수 있다. 도 20d에 도시된 바와 같이 주변영역에 형성되는 제1 포토마스크막(211)은 상부 마스크막(203)의 일부를 덮는 형태를 가질 수 있다.
도 21a, 21b, 21c 및 21d를 참조하면, 제1 포토마스크막(211)을 식각 마스크로 이용하는 식각 공정으로 제1 하드마스크막(205)을 식각할 수 있다. 제2 하드마스크막(209)은 제1 하드마스크막(205)과 함께 식각될 수 있다. 도 21b 및 21c에 도시된 바와 같이, 상기 식각 공정에 의해 제1 포토마스크막(211)에 의해 덮여있지 않아 개방된 제1 하드마스크막(205)과 제2 하드마스크막(209)이 선택적으로 제거될 수 있다. 그리고 스페이서(207s)를 식각 마스크로 이용하는 식각 공정으로 상부 마스크막(203)을 식각하여 하부 마스크막(201)을 부분적으로 노출시키는 상부 마스크 패턴(203s)을 형성할 수 있다. 주변 영역에선 도 21d에 도시된 바와 같이, 제2 하드마스크막(209)과 상부 마스크막(203)이 식각되어 하부 마스크막(201)이 부분 노출될 수 있다.
도 22a, 22b, 22c 및 22d를 참조하면, 잔류된 제1 포토마스크막(211)을 애싱 공정으로 제거하고 제1 포토마스크막(211)에 의해 덮여있던 제1 하드마스크막(205)과 제2 하드마스크막(209)을 식각 공정으로 제거할 수 있다. 이에 따라, 헤링본 모습을 갖는 스페이서(207s)가 노출될 수 있다. 주변 영역에선 도 22d에서와 같이 제1 포토마스크막(211)과 제2 하드마스크막(209)이 제거되고, 하부 마스크막(201)을 부분 개방하는 상부 마스크 패턴(203p)이 잔류할 수 있다.
도 23a, 23b, 23c 및 23d를 참조하면, 하부 마스크막(201) 상에 제3 하드마스크막(213)을 형성할 수 있다. 가령 스페이서(207s)를 덮는 충분히 두꺼운 제3 하드마스크막(213)을 증착한 후 에치백 공정으로 평탄화하여 스페이서(207s)의 일부를 노출시킬 수 있다. 예컨대, 도 21c에서처럼 제1 포토마스크막(211)으로 덮여 있었던 선 E1-E2 상의 스페이서(207s)가 제3 하드마스크막(213) 밖으로 드러날 수 있다. 제3 하드마스크막(211)은 제1 하드마스크막(205) 혹은 제2 하드마스크막(209)과 동일하거나 유사한 물질로 형성할 수 있다.
도 24a, 24b, 24c 및 24d를 참조하면, 제3 하드마스크막(213)을 식각 마스크로 이용하는 식각 공정으로 제3 하드마스크막(213) 밖으로 드러난 스페이서(207s)를 식각하여 제거할 수 있다. 그리고, 스페이서(207s)의 제거에 의해 노출된 상부 마스크 패턴(203p)을 식각할 수 있다. 스페이서(207s)의 제거 및 상부 마스크 패턴(203p)의 식각에 의해 도 24a에 도시된 것처럼 선 E1-E2을 따라 하부 마스크막(201)이 부분 노출될 수 있다. 제3 하드마스크막(213) 밖으로 드러난 스페이서(207s)가 제거되므로써 스페이서(207s)는 연속적인 형태에서 불연속적인 형태로 변경될 수 있다.
도 25a, 25b, 25c 및 25d를 참조하면, 제3 하드마스크막(213)을 제거할 수 있다. 이에 따라 하부 마스크막(201)이 부분적으로 노출될 수 있다. 선 D1-D2 상에는 불연속적인 스페이서(207s)가 잔류할 수 있다.
도 26a, 26b, 26c 및 26d를 참조하면, 상부 마스크 패턴(203p)을 식각 마스크로 이용하는 식각 공정으로 하부 마스크막(201)을 식각하여 하부 마스크 패턴(201p)을 형성할 수 있다. 스페이서(207s)는 식각 마스크로 활용되거나 혹은 식각 공정 이전 또는 이후에 제거될 수 있다. 스페이서(207s)가 하부 마스크막(201)과 동일하거나 유사한 물질(예: 실리콘산화막)로 형성된 경우 하부 마스크막(201)의 식각 공정시 식각되어 제거될 수 있다. 상부 마스크 패턴(203p)은 제1 방향(Y)을 따라 지그재그 형태로 연장된 헤링본 형태를 가질 수 있다. 하부 마스크 패턴(201s)도 이와 마찬가지일 수 있다.
도 27a, 27b, 27c 및 27d를 참조하면, 하부 마스크 패턴(201p)을 식각 마스크로 이용하는 식각 공정으로 기판(101)을 식각하여 트렌치(103)를 형성할 수 있다. 상기 트렌치(103)의 형성으로 인해 기판(101)의 일부가 활성영역(102)으로 정의될 수 있다. 상부 마스크 패턴(203p)은 식각 공정 이전 또는 이후에 제거되거나 혹은 식각 마스크로 활용될 수 있다. 상부 마스크 패턴(203p)이 기판(101)과 동일하거나 유사한 물질(예: 폴리실리콘막)인 경우 기판(101)의 식각 공정시 식각되어 제거될 수 있다.
일례에 따르면, 도 26a 내지 26d에서 전술한 하부 마스크막(201)의 식각 공정에 의해 혹은 별도의 공정에 의해 도 27a에서 보는 것처럼 라운딩된 하부 마스크 패턴(201p)이 형성될 수 있다.
도 28a, 28b, 28c 및 28d를 참조하면, 트렌치(103)를 절연체로 채워 소자분리막(105)을 형성할 수 있다. 이에 따라, 소자분리막(105)에 의해 정의되는 기판(101)으로부터 수직한 활성영역(102)을 갖는 기판(101)이 제공될 수 있다. 도 28b 및 28c에서처럼 셀 영역의 활성영역(102)은 제1 방향(Y)을 따라 불연속적으로 연장된 헤링본 형태를 가질 수 있다. 도 28d에 도시된 주변영역의 활성영역(102)은 헤링본 형태가 아닌 아일랜드 형태일 수 있다. 다른 예로, 주변영역의 활성영역(102)을 헤링본 형태로 형성할 수 있다.
도 29를 참조하면, 상기 일련의 공정으로 제조된 헤링본 형태의 활성영역(102)을 갖는 기판(101) 상에 제2 방향(X)으로 연장된 워드라인(115), 활성영역(102)과 전기적으로 연결된 콘택(122) 그리고 제1 방향(Y)으로 연장된 비트라인(120)을 형성하여 반도체 소자(2)를 제조할 수 있다. 콘택(122)은 비트라인(120)을 기판(101)에 전기적으로 연결할 수 있다. 활성영역(102)과 전기적으로 연결되는 제2 콘택(152) 그리고 제2 콘택(152)을 통해 기판(101)과 전기적으로 연결되는 캐패시터를 더 형성할 수 있다.
<활성영역의 형성방법의 다른 예>
도 30a 내지 42a는 본 발명의 실시예에 따른 반도체 소자의 제조방법에 있어서 활성영역의 형성방법의 다른 예를 도시한 평면도들이다. 도 30b 내지 42b는 도 30a 내지 42a의 셀 영역 중에서 선 G1-G2를 절개한 단면도들이다. 도 30c 내지 42c는 도 30a 내지 42a의 셀 영역 중에서 선 H1-H2를 절개한 단면도들이다. 도 30d 내지 42d는 도 30a 내지 42a의 주변영역을 절개한 단면도들이다. 도 43은 본 발명의 또 다른 실시예에 따른 반도체 소자를 도시한 평면도이다.
도 30a, 30b, 30c 및 30d를 참조하면, 기판(101) 상에 식각선택비가 다른 하부 마스크막(301)과 상부 마스크막(303)을 차례로 적층할 수 있다. 가령 하부 마스크막(301)은 절연막(예: 실리콘산화막)을 상부 마스크막(303)은 반도체막이나 도전막(예: 폴리실리콘막)으로 형성할 수 있다.
상부 마스크막(303) 상에 사선 방향(W)으로 평행하게 연장된 라인 형태를 갖는 복수개의 제1 하드마스크막(305)을 형성할 수 있다. 제1 하드마스크막(305)은 하부 마스크막(301) 및 상부 마스크막(303)과 식각선택비가 있는 물질(예: SiON, SiC, SiN, SiCN)을 증착하여 형성할 수 있다. 제1 하드마스크막(305)은 도 30d에서처럼 주변 영역에는 형성되지 않을 수 있다.
도 31a, 31b, 31c 및 31d를 참조하면, 상부 마스크막(303) 상에 스페이서막(307)을 형성할 수 있다. 스페이서막(307)은 절연체(예: 실리콘산화막)를 원자층증착(ALD) 공정으로 증착하여 형성할 수 있다. 스페이서막(307)은 셀 영역에선 굴곡진 형태를 주변 영역에선 평평한 형태를 가질 수 있다.도 32a, 32b, 32c 및 32d를 참조하면, 스페이서막(307)을 식각하여 제1 하드마스크막(305)의 측벽에 스페이서(307s)를 형성할 수 있다. 스페이서(307s)는 도 32a에서 도시된 바와 같이 라인 형태의 제1 하드마스크막(205)을 따라 연장된 라인 형태를 가질 수 있다.
도 33a, 33b, 33c 및 33d를 참조하면, 상부 마스크막(303) 상에 스페이서(307s)를 노출시키는 제2 하드마스크막(309)을 형성할 수 있다. 제2 하드마스크막(309)은 증착 공정과 에치백 공정으로 형성할 수 있다. 다른 예로, 증착된 제2 하드마스크막(309)의 두께 산포가 스페이서(307s)를 노출시킬 수 있을 정도인 경우 에치백 공정을 스킵할 수 있다.
도 34a, 34b, 34c 및 34d를 참조하면, 제1 방향(Y)으로 라인 형태로 연장되고 제2 방향(X)을 따라 이격된 복수개의 제1 포토마스크막들(311)을 형성할 수 있다. 예컨대, 도 34a에서 보는 바와 같이, 포토레지스트의 도포 및 패터닝으로 선 G1-G2 상의 제1 하드마스크막(305)과 스페이서(307s) 및 제2 하드마스크막(309)을 개방하되 선 H1-H2 상의 제1 하드마스크막(305)과 스페이서(307s) 및 제2 하드마스크막(309)을 덮는 제1 포토마스크막(311)을 형성할 수 있다. 도 34d에 도시된 바와 같이 주변영역에 형성되는 제1 포토마스크막(311)은 상부 마스크막(303)의 일부를 덮는 형태를 가질 수 있다.
도 35a, 35b, 35c 및 35d를 참조하면, 제1 포토마스크막(311)을 식각 마스크로 이용하는 식각 공정으로 개방된 제1 하드마스크막(305)을 식각할 수 있다. 개방된 제2 하드마스크막(309)은 제1 하드마스크막(305)과 함께 식각될 수 있다. 그리고 스페이서(307s)를 식각 마스크로 이용하는 식각 공정으로 상부 마스크막(303)을 식각하여 하부 마스크막(301)을 부분적으로 노출시키는 상부 마스크 패턴(303s)을 형성할 수 있다. 주변 영역에선 도 35d에 도시된 바와 같이, 제2 하드마스크막(309)과 상부 마스크막(303)이 식각되어 하부 마스크막(301)이 부분 노출될 수 있다.
도 36a, 36b, 36c 및 36d를 참조하면, 잔류된 제1 포토마스크막(311)을 애싱 공정으로 제거하고 제1 포토마스크막(311)에 의해 덮여있던 제1 하드마스크막(305)과 제2 하드마스크막(309)을 식각 공정으로 제거할 수 있다. 이에 따라, 라인 형태의 스페이서(307s)가 노출될 수 있다. 주변 영역에선 도 36d에서와 같이 하부 마스크막(301)을 부분 개방하는 상부 마스크 패턴(303p)이 잔류할 수 있다.
도 37a, 37b, 37c 및 37d를 참조하면, 하부 마스크막(301) 상에 제3 하드마스크막(313)을 형성할 수 있다. 가령 증착과 에치백 공정으로 스페이서(307s)의 일부를 노출시키는 제3 하드마스크막(313)을 형성할 수 있다. 예컨대, 도 37c에서처럼 제1 포토마스크막(311)으로 덮여 있었던 선 H1-H2 상의 스페이서(307s)가 제3 하드마스크막(313) 밖으로 드러날 수 있다. 제3 하드마스크막(311)은 제1 하드마스크막(305) 혹은 제2 하드마스크막(309)과 동일하거나 유사한 물질로 형성할 수 있다.
도 38a, 38b, 38c 및 38d를 참조하면, 제3 하드마스크막(313)을 식각 마스크로 이용하는 식각 공정으로 제3 하드마스크막(313) 밖으로 드러난 스페이서(307s)를 식각하여 제거할 수 있다. 그리고, 스페이서(307s)의 제거에 의해 노출된 상부 마스크 패턴(303p)을 식각할 수 있다. 스페이서(207s)의 제거 및 상부 마스크 패턴(203p)의 식각에 의해 선 H1-H2을 따라 하부 마스크막(301)이 부분 노출될 수 있다. 제3 하드마스크막(313) 밖으로 드러난 스페이서(307s)가 제거되므로써 스페이서(307s)는 길이가 짧아질 수 있다.
도 39a, 39b, 39c 및 39d를 참조하면, 제3 하드마스크막(313)을 제거할 수 있다. 이에 따라 하부 마스크막(301)이 부분적으로 노출될 수 있다. 선 G1-G2 상에는 길이가 짧아진 라인 형태의 스페이서(307s)가 잔류할 수 있다.
도 40a, 40b, 40c 및 40d를 참조하면, 상부 마스크 패턴(303p)을 식각 마스크로 이용하는 식각 공정으로 하부 마스크막(301)을 식각하여 하부 마스크 패턴(301p)을 형성할 수 있다. 스페이서(307s)는 식각 마스크로 활용되거나 혹은 식각 공정 이전 또는 이후에 제거될 수 있다. 스페이서(307s)가 하부 마스크막(301)과 동일하거나 유사한 물질(예: 실리콘산화막)로 형성된 경우 하부 마스크막(301)의 식각 공정시 식각되어 제거될 수 있다. 상부 마스크 패턴(303p)은 사선 방향(W)을 따라 지그재그 형태로 엇갈리게 연장된 라인 형태를 가질 수 있다. 하부 마스크 패턴(301s)도 이와 마찬가지일 수 있다.
도 41a, 41b, 41c 및 41d를 참조하면, 하부 마스크 패턴(301p)을 식각 마스크로 이용하는 식각 공정으로 기판(101)을 식각하여 트렌치(103)를 형성할 수 있다. 상기 트렌치(103)의 형성으로 인해 기판(101)의 일부가 활성영역(102)으로 정의될 수 있다. 상부 마스크 패턴(303p)은 식각 공정 이전 또는 이후에 제거되거나 혹은 식각 마스크로 활용될 수 있다. 상부 마스크 패턴(303p)이 기판(101)과 동일하거나 유사한 물질(예: 폴리실리콘막)인 경우 기판(101)의 식각 공정시 식각되어 제거될 수 있다.
도 42a, 42b, 42c 및 42d를 참조하면, 트렌치(103)를 절연체로 채워 소자분리막(105)을 형성할 수 있다. 이에 따라, 소자분리막(105)에 의해 정의되는 기판(101)으로부터 수직한 활성영역(102)을 갖는 기판(101)이 제공될 수 있다. 도 42b 및 42c에서처럼 셀 영역의 활성영역(102)은 사선 방향(W)을 따라 엇갈리게 연장된 라인 형태를 가질 수 있다. 도 42d에 도시된 주변영역의 활성영역(102)은 사선 방향(W)을 따라 엇갈리는 라인 형태가 아닌 아일랜드 형태일 수 있다. 다른 예로, 주변영역의 활성영역(102)을 사선 방향(W)으로 엇갈리게 연장된 라인 형태로 형성할 수 있다.
도 43을 참조하면, 상기 일련의 공정으로 제조된 엇갈리게 연장된 라인 형태의 활성영역(102)을 갖는 기판(101) 상에 제2 방향(X)으로 연장된 워드라인(115), 활성영역(102)과 전기적으로 연결된 콘택(122) 그리고 제1 방향(Y)으로 연장된 비트라인(120)을 형성하여 반도체 소자(3)를 제조할 수 있다. 콘택(122)은 비트라인(120)을 기판(101)에 전기적으로 연결할 수 있다. 활성영역(102)과 전기적으로 연결되는 제2 콘택(152) 그리고 제2 콘택(152)을 통해 기판(101)과 전기적으로 연결되는 캐패시터를 더 형성할 수 있다.
본 실시예에 따르면 사선 방향(W)을 따라 엇갈리는 인접한 활성영역들(102)이 접촉될 수 있다. 이에 따라 활성영역들(102)이 접촉되는 부분들을 지나는 아이솔레이션 워드라인(115i)을 더 형성할 수 있다. 아이솔레이션 워드라인(115i)을 사이에 두고 인접하는 워드라인들(115)은 아이솔레이션 워드라인(115i)에 의해 서로 전기적으로 고립될 수 있다. 일례로, 하나 혹은 그 이상의 워드라인들(115)에 양전압이 인가되어 반도체 소자(3)가 동직하는 경우, 아이솔레이션 워드라인(115i)에 음전압이 인가될 수 있다. 이에 따라, 아이솔레이선 워드라인(115i)의 아래에선 전류가 흐르지 아니하므로써 아이솔레이션 워드라인(115i)을 사이에 두고 인접한 워드라인들(115) 사이에서 전류가 흐르는 것이 방지될 수 있다.
<응용예>
도 44는 본 발명의 실시예들에 따른 반도체 소자들을 응용한 정보 처리 시스템을 도시한 블록도이다.
도 44를 참조하면, 정보 처리 시스템(1300)은 본 발명의 실시예들에 따른 반도체 소자들(1,2,3) 중 적어도 어느 하나를 구비한 메모리 시스템(1310)을 포함할 수 있다. 정보 처리 시스템(1300)은 모바일 기기나 컴퓨터 등을 포함할 수 있다. 일례로, 정보 처리 시스템(1300)은 시스템 버스(1360)에 전기적으로 연결된 메모리 시스템(1310), 모뎀(1320), 중앙처리장치(1330), 램(1340), 유저인터페이스(1350)를 포함할 수 있다. 메모리 시스템(1310)은 메모리(1311)와 메모리 컨트롤러(1312)를 포함할 수 있다. 이러한 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장될 수 있다. 정보 처리 시스템(1300)은 메모리 카드, 반도체 디스크 장치(Solid State Disk), 카메라 이미지 프로세서(Camera Image Sensor) 및 그 밖의 응용 칩셋(Application Chipset)으로 제공될 수 있다.
이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 할 것이다.

Claims (10)

  1. 활성영역이 형성된 기판을 제공하고;
    상기 기판 상에 도전막을 형성하고;
    상기 기판 상에 상기 도전막을 덮는 하부 마스크막을 형성하고;
    상기 하부 마스크막 상에 제1 방향으로 이격되고 상기 제1 방향과 교차하는 제2 방향으로 이격되는 아일랜드 형태의 복수개의 하드마스크막들을 형성하고;
    상기 하부 마스크막 상에 상기 제1 및 제2 방향들로 이격되는 아일랜드 형태를 가지는 복수개의 상부 마스크 패턴들을 형성하여, 상기 하부 마스크막 중 상기 상부 마스크 패턴들과 상기 하드마스크막들로 둘러싸이는 아일랜드 형태의 일부들을 노출시키고;
    상기 아일랜드 형태로 노출된 하부 마스크막의 일부들을 식각하여, 상기 도전막 중 일부들을 아일랜드 형태로 노출시키고; 그리고
    상기 아일랜드 형태로 노출된 도전막의 일부들을 식각하여 상기 활성영역의 일부들을 아일랜드 형태로 노출시키는 콘택홀을 형성하는 것을;
    포함하는 반도체 소자의 제조방법.
  2. 제1항에 있어서,
    상기 하드마스크막을 형성하는 것은 상기 상부 마스크 패턴과 상이한 물질을 증착하는 것을 포함하고,
    상기 상부 마스크 패턴을 형성하는 것은 상기 하부 마스크막과 동일한 물질을 증착하는 것을 포함하는 반도체 소자의 제조방법.
  3. 제2항에 있어서,
    상기 하부 마스크막 상에 상기 상부 마스크 패턴과 식각선택비가 있는 물질을 증착하여 식각정지막을 형성하는 것을 더 포함하는 반도체 소자의 제조방법.
  4. 제1항에 있어서,
    상기 도전막의 일부들을 아일랜드 형태로 노출시키는 것은:
    상기 하드마스크막을 식각마스크로 이용하는 식각 공정으로 상기 하부 마스크막을 패터닝하여 상기 제1 및 제2 방향들로 이격되는 아일랜드 형태를 가지는 복수개의 하부 마스크 패턴들을 형성하는 것을;
    포함하는 반도체 소자의 제조방법.
  5. 제4항에 있어서,
    상기 콘택홀을 형성하기 이전에,
    상기 하부 마스크 패턴을 습식 식각하여 상기 하부 마스크 패턴을 축소시키는 것을;
    더 포함하는 반도체 소자의 제조방법.
  6. 제4항에 있어서,
    상기 콘택홀을 형성하기 이전에,
    상기 하부 마스크 패턴을 덮는 스페이서막을 형성하고; 그리고
    상기 스페이서막을 식각하여 상기 하부 마스크 패턴의 측벽 상에 스페이서를 형성하는 것을;
    더 포함하는 반도체 소자의 제조방법.
  7. 기판을 제공하고;
    상기 기판 상에 도전막과 하부 마스크막을 적층하고;
    상기 하부 마스크막 상에 아일랜드 형태의 복수개의 하드마스크막들을 형성하고;
    상기 하부 마스크막 상에 상기 하부 마스크막의 일부들을 노출시키도록 상기 하드마스크막들과 엇갈리게 배열되는 아일랜드 형태를 가지는 복수개의 상부 마스크 패턴들을 형성하고;
    상기 노출된 하부 마스크막의 일부들을 식각하여, 상기 도전막 중 일부들을 노출시키고; 그리고
    상기 노출된 도전막의 일부들을 식각하여 상기 기판을 일부 노출시키는 콘택홀들을 형성하는 것을;
    포함하는 반도체 소자의 제조방법.
  8. 제7항에 있어서,
    상기 기판을 제공하는 것은 상기 기판 상에서 제1 방향을 따라 지그재그 형태로 배열되어 헤링본(herringbone) 형태를 갖는 복수개의 활성영역들을 형성하는 것을 포함하고,
    상기 헤링본 형태의 활성영역들을 형성하는 것은;
    상기 기판 상에 제1 마스크막을 형성하고;
    상기 제1 마스크막 상에 상기 제1 방향과 교차하는 제2 방향을 따라 이격되고 상기 제1 방향을 따라 엇갈리게 배열된 복수개의 제2 마스크 패턴들을 형성하고;
    상기 제2 마스크 패턴들을 식각 마스크로 이용하는 식각 공정으로 상기 제1 마스크막을 패터닝하여 상기 제2 방향을 따라 이격되고 상기 제1 방향을 따라 엇갈리게 배열된 복수개의 제1 마스크 패턴들을 형성하고; 그리고
    상기 제1 마스크 패턴들을 식각 마스크로 이용하는 식각 공정으로 상기 기판을 패터닝하여 상기 제2 방향을 따라 이격되고 상기 제1 방향을 따라 엇갈리게 배열된 상기 헤링본 형태의 활성영역들을 형성하는 것을 포함하고,
    상기 활성영역들은 상기 제1 방향을 따라 불연속적으로 연장된 아일랜드 형태를 가지며, 상기 복수개의 아일랜드 형태의 활성영역들은 상기 제1 방향을 따라 엇갈리에 배열되어 상기 헤링본 형태를 이루는 반도체 소자의 제조방법.
  9. 제7항에 있어서,
    상기 기판을 제공하는 것은 상기 기판 상에서 제1 방향 및 상기 제1 방향과 교차하는 제2 방향과 교차하는 사선 방향을 따라 엇갈리게 배열되어 평행한 라인 형태를 갖는 복수개의 활성영역들을 형성하는 것을 포함하고,
    상기 평행한 라인 형태의 활성영역들을 형성하는 것은:
    상기 기판 상에 제1 마스크막을 형성하고;
    상기 제1 마스크막 상에 상기 사선 방향을 따라 엇갈리게 배열된 복수개의 제2 마스크 패턴들을 형성하고;
    상기 제2 마스크 패턴들을 식각 마스크로 이용하는 식각 공정으로 상기 제1 마스크막을 패터닝하여 상기 사선 방향을 따라 엇갈리게 배열된 복수개의 제1 마스크 패턴들을 형성하고; 그리고
    상기 제1 마스크 패턴들을 식각 마스크로 이용하는 식각 공정으로 상기 기판을 패터닝하여 상기 사선 방향을 따라 엇갈리게 배열된 상기 평행한 라인 형태의 활성영역들을 형성하는 것을;
    포함하는 반도체 소자의 제조방법.
  10. 삭제
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