KR20060066504A - 반도체 소자의 콘택 형성 방법 - Google Patents

반도체 소자의 콘택 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 콘택 형성 방법에 관한 것으로, 기존 노광 장비의 변경없이 라인/스페이스 패턴 마스크를 노광 공정에 두 번 사용함으로써 MEF( mask error factor )의 영향을 줄일 수 있고, CD( critical dimension ) 균일도가 향상되어 콘택홀 형성시 콘택 저항을 개선시켜 반도체 소자의 성능을 향상시킬 수 있는 기술이다.

Description

반도체 소자의 콘택 형성 방법{METHOD FOR FORMING CONTACT OF SEMICONDUCTOR DEVICE}
도 1 내지 2는 종래 기술에 따른 반도체 소자의 콘택 형성 방법을 도시한 도면들.
도 3a 내지 3f는 본 발명에 따른 반도체 소자의 콘택 형성 방법을 도시한 도면들.
도 4는 본 발명에 따른 반도체 소자의 콘택 형성 방법으로 형성된 콘택홀 패턴의 평면도.
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 기존 노광 장비의 변경없이 라인/스페이스 패턴 마스크를 노광 공정에 두 번 사용함으로써 Mask Error Factor( 이하 MEF라 칭함 )의 영향을 줄일 수 있고, Critical Dimension( 이하 CD라 칭함 ) 균일도가 향상되어 콘택홀 형성시 콘택 저항을 개선시켜 반도체 소자의 성능을 향상시킬 수 있는 반도체 소자의 콘택 형성 방법이다.
반도체 소자의 집적도 증가에 따라 미세 패턴의 형성은 필수적이다. 따라서, 현재 반도체 소자의 공정에서는 더욱 낮은 공정지수를 갖는 패터닝을 요구하고 있다.
따라서, 노광공정시 낮은 공정지수를 가지는 반도체 소자 패턴을 형성하기 위해서는 높은 개구수(numerical aperture)를 갖는 렌즈와 짧은 파장을 갖는 광원을 가진 노광 장비와 새로운 노광 기술을 요구한다.
도 1은 종래 기술에 따른 노광 공정에서 형성된 콘택 패턴을 나타내는 평면도이고, 도 2는 종래 기술에 따른 노광 공정에서 마스크 에러를 포함하는 패터닝된 반도체 기판을 도시한 평면도이다.
도 1과 2를 참조하면, 반도체 소자의 노광 패턴은 균일도를 유지하기 어려운 홀 형태의 패턴을 사용한다.
따라서, 종래 기술에 따른 반도체 소자의 콘택 형성 방법은 공정마진이 부족하여 패턴 형성이 어렵고, MEF에 크게 영향을 받아 균일한 CD를 얻기 힘든 문제점이 있다.
상기 문제점을 해결하기 위하여, 본 발명은 기존 노광 장비의 변경없이 라인/스페이스 패턴 마스크를 노광 공정에 두 번 사용함으로써 MEF를 줄일 수 있고, CD 균일도가 향상되어 콘택홀 형성시 콘택 저항을 개선시켜 반도체 소자의 성능을 향상시킬 수 있는 반도체 소자의 콘택 형성 방법을 제공한다.
본 발명에 따른 반도체 소자의 제조 방법은,
(a) 하부 구조를 갖는 반도체 기판 상부에 제 1 물질층을 형성하는 단계;
(b) 상기 제 1 물질층을 패터닝하여 라인/스페이스 패턴을 형성하는 단계;
(c) 상기 제 1 물질층에 대하여 식각선택비를 가지는 제 2 물질로 상기 스페이스를 매립하는 단계;
(d) 콘택홀을 정의하는 라인/스페이스 감광막 패턴을 형성하는 단계;
(e) 상기 감광막 패턴을 식각 마스크로 상기 제 2 물질층을 식각하는 단계; 및
(f) 상기 감광막 패턴을 제거하여 상기 제 1 물질층 및 제 2 물질층 패턴에 의해 정의되는 콘택홀 패턴을 형성하는 단계
를 포함하는 것을 특징으로 한다.
이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 3은 본 발명에 따른 반도체 소자의 콘택 형성 방법을 도시하는 공정도들이다.
도 3a를 참조하면, 하부 구조를 갖는 반도체 기판 상부(110)에 제 1 물질층(120)을 증착한다. 다음에는 제 1 물질층(120) 상부에 감광막(미도시)을 형성하고 노광 및 현상하여 라인/스페이스형 감광막 패턴(160)을 형성한다. 여기서, 제 1 물질층(120)은 질화막인 것이 바람직하다.
도 3b를 참조하면, 감광막 패턴(160)을 식각 마스크로 상기 제 1 물질층(120)을 식각하여 라인/스페이스 패턴(130)을 형성한다. 이때 형성된 라인/스페이 스 패턴(130)은 최종 콘택홀 패턴의 단축에 해당한다.
도 3c를 참조하면, 감광막 패턴(160)을 제거하고, 제 2 물질층(140)으로 라인/스페이스 패턴(130)의 스페이스를 매립한다. 이때, 제 2 물질층(140)은 제 1 물질층(120)과 다른 식각 선택비를 가지며, 제 2 물질층(140)은 산화막인 것이 바람직하다.
도 3d를 참조하면, 콘택홀의 장축을 정의하는 라인/스페이스 감광막 패턴(170)을 형성한다. 또한 라인/스페이스 패턴(130)과 감광막 패턴(170)은 서로 직각으로 교차하는 평면구조로 형성되는 것이 바람직하다.
도 3e를 참조하면, 감광막 패턴(170)을 식각 마스크로 상기 제 2 물질층(140)을 식각한다. 여기서, 식각 공정은 제 1 물질층(120)과 제 2 물질층(140)의 식각 선택비를 이용하여 제 2 물질층(140) 식각시 제 1 물질층(120)의 손실을 최소화한다.
도 3f를 참조하면, 라인/스페이스 감광막 패턴(170)을 제거하고, 제 1 물질층(120) 및 제 2 물질층(140)에 의해 정의되는 콘택홀 패턴을 형성한다. 여기서, 라인/스페이스 감광막 패턴(170)을 제거 후 평탄화 식각공정을 추가로 수행하여 평탄도를 향상시키는 것이 바람직하다. 상기 평탄화 식각공정은 두 마스크 공정간 발생할 수 있는 단차를 완화시킬 수 있다.
도 4는 본 발명에 따른 두 번의 라인/스페이스 패턴 마스크 공정으로 형성된 콘택홀 패턴을 도시하는 평면도이다.
도 4를 참조하면, 본 발명에 따라 형성된 콘택홀 패턴은 장축 및 단축간의 CD를 따로 조절할 수 있으며, 높은 종횡비를 가지는 반도체 소자의 패턴 형성이 가능하다. 또한 장축, 단축 마스크 형성 공정은 순서를 바꾸어서 수행할 수 있다.
본 발명에 따른 반도체 소자의 콘택 형성 방법은 낮은 공정지수의 반도체 소자 개발에 큰 영향을 미치는 MEF를 줄일 수 있고 CD 균일도을 향상시켜 콘택홀 형성시 콘택저항을 개선시킬 수 있으므로 공정 제어가 단순화되며 반도체 소자의 전반적인 성능 향상시킬 수 있는 효과가 있다.

Claims (4)

  1. (a) 하부 구조를 갖는 반도체 기판 상부에 제 1 물질층을 형성하는 단계;
    (b) 상기 제 1 물질층을 패터닝하여 라인/스페이스 패턴을 형성하는 단계;
    (c) 상기 제 1 물질층에 대하여 식각선택비를 가지는 제 2 물질로 상기 스페이스를 매립하는 단계;
    (d) 콘택홀을 정의하는 라인/스페이스 감광막 패턴을 형성하는 단계;
    (e) 상기 감광막 패턴을 식각 마스크로 상기 제 2 물질층을 식각하는 단계; 및
    (f) 상기 감광막 패턴을 제거하여 상기 제 1 물질층 및 제 2 물질층 패턴에 의해 정의되는 콘택홀 패턴을 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 콘택 형성 방법.
  2. 제 1 항에 있어서,
    상기 제 1 물질층은 질화막이며, 상기 제 2 물질층은 산화막인 것을 특징으로 하는 반도체 소자의 콘택 형성 방법.
  3. 제 1 항에 있어서,
    상기 라인/스페이스 패턴과 상기 감광막 패턴은 서로 직각으로 교차하는 평면구조로 형성되는 것을 특징으로 하는 반도체 소자의 콘택 형성 방법.
  4. 제 1 항에 있어서,
    상기 (f) 단계에서 상기 감광막을 제거후 평탄화 식각공정을 추가하여 수행하는 것을 특징으로 하는 반도체 소자의 콘택 형성 방법.
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