KR101658492B1 - 미세 패턴의 형성 방법 및 이를 이용한 반도체 소자의 제조 방법 - Google Patents

미세 패턴의 형성 방법 및 이를 이용한 반도체 소자의 제조 방법 Download PDF

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KR101658492B1
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Abstract

미세 패턴 형성 방법 및 이를 이용한 반도체 소자의 제조 방법이 제공된다. 미세 패턴 형성 방법은 하부막 상에, 트렌치들을 정의하는 제 1 희생막을 형성하고, 트렌치들을 채우는 제 2 희생막을 형성하고, 제 2 희생막을 패터닝하여, 상부 개구부를 정의하는 제 2 희생 패턴들을 트렌치 내에 국소적으로 형성하고, 그리고, 하부막을 패터닝함으로써 상부 개구부 아래의 하부막에 하부 개구부를 형성하는 것을 포함한다.

Description

미세 패턴의 형성 방법 및 이를 이용한 반도체 소자의 제조 방법{Method for forming fine patterns and method for manufacturing a semiconductor device by using the same}
본 발명은 미세 패턴의 형성 방법 및 반도체 소자의 제조 방법에 관한 것으로서, 보다 상세하게는 탄소를 포함하는 물질로 이루어진 마스크 구조체를 이용한 미세 패턴의 형성 방법 및 이를 이용한 반도체 소자의 형성 방법에 관한 것이다.
반도체 소자는 반도체 집적회로(IC)를 구현하는 미세 패턴들을 포함한다. 반도체 소자를 구성하는 패턴들은, 패턴을 형성하기 위한 소정의 하부막 상에 포토레지스트 패턴을 형성한 후, 포토레지스트 패턴을 식각 마스크로 이용하여 하부막을 식각함으로써 형성될 수 있다.
한편, 반도체 소자의 디자인 룰(design rule)이 급격히 감소함에 따라, 포토레지스트 패턴의 종횡비(aspect ratio)가 증가하여 포토레지스트 패턴들의 쓰러짐이 발생할 수 있다. 포토레지스트 패턴들의 쓰러짐을 방지하면서 미세한 선폭을 가질 수 있도록 포토레스트 패턴들의 두께가 감소되고 있다. 이로 인해, 패턴들을 형성하기 위한 하부막을 식각하여 종횡비가 큰 미세 패턴들을 형성할 때, 포토레지스트 패턴이 마스크로서의 충분한 역할을 할 수 없다. 따라서, 포토레지스트 패턴 대신 마스크 역할을 할 수 있는 하드 마스크를 이용하여 미세 패턴들을 형성할 수 있다.
본원 발명이 해결하고자 하는 과제는 고집적도의 미세 패턴들을 형성하는 방법을 제공하는데 있다.
본원 발명이 해결하고자 하는 과제는 고집적도의 미세 패턴들을 형성하는 방법을 이용한 반도체 소자의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 미세 패턴 형성 방법은 하부막 상에, 제 1 희생막 및 제 1 마스크 패턴들을 차례로 형성하고, 제 1 마스크 패턴들을 식각 마스크로 사용하여 제 1 희생막을 패터닝하여, 제 1 희생막에 트렌치들을 형성하고, 트렌치들을 채우는 제 2 희생막을 형성하고, 제 1 마스크 패턴들이 노출되도록 제 2 희생막을 식각하여, 제 2 희생막을 트렌치들 내에 잔류시키고, 제 1 마스크 패턴들 상에 트렌치들을 가로지르는 제 2 마스크 패턴들을 형성하고, 그리고 제 2 마스크 패턴들을 식각 마스크로 사용하여 제 2 희생막을 패터닝함으로써, 트렌치들 내에 상부 개구부들을 정의하는 제 2 희생 패턴들을 형성하는 것을 포함한다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 다른 실시예에 따른 미세 패턴 형성 방법은 하부막 상에, 트렌치들을 정의하는 제 1 희생막을 형성하고, 트렌치들을 채우는 제 2 희생막을 형성하고, 제 2 희생막을 패터닝하여, 상부 개구부를 정의하는 제 2 희생 패턴들을 트렌치 내에 국소적으로 형성하고, 그리고 하부막을 패터닝함으로써 상부 개구부 아래의 하부막 에 하부 개구부를 형성하는 것을 포함한다.
상기 해결하고자 하는 과제를 달성하기 위하여, 워드 라인들 및 워드 라인들을 가로지르는 비트 라인들을 포함하는 반도체 소자의 제조 방법은, 하부막 상에 게이트 라인들 또는 비트 라인들을 가로지르는 트렌치들을 정의하는 제 1 희생 패턴을 형성하고, 트렌치들 내에 제 2 희생막을 형성하고, 제 2 희생막을 패터닝하여 트렌치들 내에 국소적으로 상부 개구부들을 정의하는 제 2 희생 패턴들을 형성하고, 그리고, 제 1 및 제 2 희생 패턴들을 이용하여 하부막을 패터닝함으로써 상부 개구부들 아래의 하부막에 하부 개구부들을 형성하는 것을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 따른 미세 패턴의 형성 방법에 따르면, 탄소를 주성분으로 하는 물질로 형성된 마스크 구조체를 이용하여 약 6:1 내지 16:1의 종횡비를 갖는 미세 패턴들을 형성할 수 있다. 또한, 10nm 내지 40nm의 폭을 갖는 미세 패턴들이 형성될 수 있다.
도 1 내지 도 9는 본 발명의 제 1 실시예에 따른 미세 패턴 형성 방법을 순서대로 나타내는 사시도들이다.
도 10 내지 도 13은 본 발명의 제 2 실시예에 따른 미세 패턴 형성 방법을 순서대로 나타내는 사시도들이다.
도 14 내지 도 16은 본 발명의 제 1 및 제 2 실시예들에 따른 미세 패턴 형성 방법에 의해 형성된 다양한 형태의 미세 패턴들을 나타내는 사시도들이다.
도 17a 내지 도 17g 본 발명의 제 3 실시예에 따른 미세 패턴 형성 방법을 순서대로 나타내는 사시도들이다.
도 18은 본 발명의 실시예들에 따른 미세 패턴의 형성 방법에 따라 형성된 하부 패턴을 보여주는 SEM 이미지이다.
도 19는 본 발명의 실시예들에 따른 미세 패턴 형성 방법을 이용하여 형성된 반도체 소자의 셀 영역을 나타내는 평면도이다.
도 20a 내지 도 20g는 본 발명의 실시예들에 따른 미세 패턴 형성 방법을 이용하여 반도체 소자를 제조하는 방법을 나타내는 단면도들로서, 도 19의 Ⅰ-Ⅰ',Ⅱ-Ⅱ' 및 Ⅲ-Ⅲ' 선을 따라 자른 단면들이다.
도 21은 본 발명의 실시예들을 이용하여 형성된 콘택 플러그를 나타내는 도면이다.
도 22a 내지 도 22e는 본 발명의 실시예들에 따른 미세 패턴 형성 방법을 이용하여 DRAM 소자의 캐패시터를 형성하는 방법을 나타내는 단면도들이다.
도 23은 본 발명의 실시예들을 이용하여 형성된 핀(fin) 타입의 전계 효과 트랜지스터를 나타내는 사시도이다.
도 24는 본 발명의 실시예들에 따른 미세 패턴 형성 방법을 이용하여 형성된 수직 채널을 갖는 트랜지스터의 사시도이다.
도 25는 본 발명의 실시예들에 따른 미세 패턴 형성 방법을 이용하여 형성된 3차원 반도체 메모리 장치를 나타내는 사시도이다.
도 26a 및 도 26b는 본 발명의 실시예들에 따른 미세 패턴 형성 방법을 이용하여 형성된 가변 저항 메모리 소자의 단면도들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
본 발명의 일 실시예에 따르면, 하부막(즉, 식각 대상막)을 식각하기 위한 마스크 구조체(Mask structure)가 하부막 상에 형성될 수 있다. 마스크 구조체를 이용함으로써 하부막에 미세 패턴들을 형성할 수 있다.
이하, 도 1 내지 도 9를 참조하여 본 발명의 제 1 실시예에 따른 미세 패턴 형성 방법에 대해 상세히 설명한다. 도 1 내지 도 9는 본 발명의 제 1 실시예에 따른 미세 패턴 형성 방법을 순서대로 나타내는 사시도들이다.
도 1을 참조하면, 기판(10) 상에 하부막(20) 및 제 1 희생막(30)이 순서대로 적층될 수 있다.
하부막(20)은 반도체 물질, 도전 물질, 절연 물질 중에서 선택된 어느 하나 또는 이들의 조합으로 이루어질 수 있다. 예를 들어, 하부막(20)이 반도체 물질로 이루어진 경우, 하부막(20)은 기판(10) 또는 에피택셜층일 수도 있다. 예를 들어, 하부막(20)이 도전 물질로 이루어진 경우, 하부막(20)은 도핑된 폴리실리콘, 금속 실리사이드, 금속, 금속 질화물, 또는 이들의 조합으로 이루어질 수 있다. 예를 들어, 하부막(20)이 절연 물질로 이루어진 경우, 하부막(20)은 고밀도플라즈마(HDP) 산화막, TEOS(TetraEthylOrthoSilicate), PE-TEOS(Plasma Enhanced TetraEthylOrthoSilicate), O3-TEOS(O3-Tetra Ethyl Ortho Silicate), USG(Undoped Silicate Glass), PSG(PhosphoSilicate Glass), BSG(Borosilicate Glass), BPSG(BoroPhosphoSilicate Glass), FSG(Fluoride Silicate Glass), SOG(Spin On Glass), TOSZ(Tonen SilaZene) 또는 이들의 조합으로 이루어질 수 있다. 또한, 하부막(20)은 실리콘 질화물, 실리콘 산질화물 또는 낮은 유전율을 가지는 low-k 물질로 이루어질 수도 있다.
또한, 하부막(20)은 단일막으로 형성되거나, 복수 개의 막들이 적층된 적층막일 수 있다. 또한, 하부막(20)은 적층된 복수개의 절연막들을 포함할 수 있으며, 적층된 절연막들 사이에 도전막 또는 반도체막을 포함할 수 있다. 또한, 하부막(20)은 반도체 패턴, 도전 패턴 및 절연 패턴 중 적어도 어느 하나를 포함할 수 있다.
제 1 희생막(30)은 하부막(20)을 식각하는 공정에서 하부막(20)에 대해 식각 선택비를 갖는 물질로 형성될 수 있다. 상세하게, 제 1 희생막(30)은 탄소를 주성분으로 하는 물질로 형성될 수 있다. 그리고, 제 1 희생막(30)은 제 1 희생막(30)을 구성하는 화합물의 총 중량을 기준으로 약 80 ∼ 99 중량%의 비교적 높은 탄소 함량을 가지는 막으로 이루어질 수 있다. 또한, 제 1 희생막(30)은 화학 기상 증착(chemical vapor deposition) 방법을 이용하여 하부막(20) 상에 증착될 수 있으며, 약 1000 ∼ 10000Å의 두께를 가질 수 있다. 일 실시예에 따르면, 제 1 희생막(30)은 화학 기상 증착 방법으로 이용하여 형성된 비정질 탄소층(amorphous carbon layer)일 수 있다.
이어서, 제 1 희생막(30)을 패터닝한다. 제 1 희생막(30)을 패터닝하는 것은, 제 1 희생막(30) 상에 직접 포토레지스트 패턴을 이용하여 수행될 수 있으나, 두꺼운 제 1 희생막(30)을 식각하는 동안 포토레지스트 패턴이 함께 소모되어 원하는 깊이의 트렌치 (또는 오프닝)을 형성하지 못할 수 있다. 즉, 포토레지스트 패턴을 이용하여 제 1 희생막(30)에 종횡비가 큰 홀을 형성하는데 어려움이 있다.
한편, 본 발명의 실시예들에서는 제 1 희생막(30)을 식각하는 공정에서 제 1 희생막(30)에 대해 약 10:1 이상의 식각 선택비를 갖는 물질로 형성된 제 1 마스크 패턴들(42)을 이용하여 제 1 희생막(30)을 패터닝할 수 있다. 이에 따라, 제 1 희생막(30)을 식각하는 식각 공정에서 제 1 희생막(30)의 식각 속도가 제 1 마스크 패턴들(42)의 식각 속도보다 빠를 수 있다. 이에 따라, 제 1 마스크 패턴들(42)을 이용하여 제 1 희생막(30)을 식각할 때, 얇은 두께의 제 1 마스크 패턴들(42)을 이용하여 두꺼운 제 1 희생막(30)을 식각할 수 있다.
상세하게, 도 1을 참조하면, 제 1 희생막(30)을 패터닝하는데 이용되는 제 1 마스크 패턴들(42)이 제 1 희생막(30) 상에 형성된다.
제 1 마스크 패턴들(42)을 형성하는 것은, 제 1 희생막(30) 상에 제 1 마스크층을 형성하는 것, 제 1 마스크층 상에 제 1 포토레지스트 패턴들(54)을 형성하는 것, 제 1 포토레지스트 패턴들(54)을 이용하여 제 1 마스크층을 식각하는 것을 포함한다. 또한, 제 1 마스크층과 제 1 포토레지스트 패턴(54) 사이에는 제 1 반사 방지 패턴(52)이 형성될 수 있다.
제 1 마스크층은 제 1 희생막(30)에 대해 식각 선택비를 갖는 물질로 형성될 수 있다. 예를 들어, 제 1 마스크층은 SiON, SiO2, Si3N4, SiCN, 폴리실리콘 등과 같은 실리콘 함유 물질 중에서 선택되는 어느 하나의 물질로 이루어질 수 있다. 또한, 제 1 마스크층은 화학기상증착 공정과 같은 증착 방법 또는 스핀 코팅 방법을 이용하여 형성될 수 있다. 제 1 마스크층의 두께는 제 1 희생막(30)의 두께의 약 0.1 내지 0. 5배일 수 있다. 예를 들어, 제 1 마스크층은 화학기상증착 방법을 이용하여 제 1 희생막(30) 상에 약 300 내지 600Å의 두께로 증착될 수 있다.
제 1 포토레지스트 패턴들(54)은, 제 1 마스크층 상에 레지스트 물질을 도포하여 제 1 포토레지스트층을 형성하고, 제 1 포토레지스트층에 대해 노광(Exposure) 및 현상(development) 공정을 수행하여 형성될 수 있다. 일 실시예에 다르면, 제 1 포토레지스트층에 라인 앤 스페이스(line and space) 패턴을 형성하기 위한 포토리소그래피 공정이 수행될 수 있다. 또한, 포토리소그래피 공정시, 불화크립톤(KrF) 레이저, 불화아르곤(ArF) 레이저, 불소(F2) 레이저 또는 EUV(extreme ultraviolet)를 이용하는 노광 공정이 수행될 수 있다. 한편, 제 1 포토레지스트 패턴들(54)은 라인 형태 대신 홀 형상의 개구들을 가질 수도 있다.
제 1 반사 방지 패턴(52)은, 제 1 마스크층에 대해 식각 선택비를 가지며, 노광 공정시 빛을 흡수하여 광반사를 방지하는 물질로 형성될 수 있다. 제 1 반사 방지 패턴(52)은 유기 화합물 또는 무기 화합물로 이루어질 수 있다. 일 실시예에 따르면, 제 1 반사 방지 패턴(52)은 포토레지스트와 그 식각 특성이 유사한 유기 물질로 형성될 수 있다. 이러한 제 1 반사 방지 패턴(52)을 형성하는 것은, 스핀 온 코팅 방법을 이용하여 제 1 마스크층 상에 제 1 반사 방지막을 코팅하는 것, 코팅된 제 1 반사 방지막을 경화시키는 베이크(bake)하는 것, 및 제 1 포토레지스트 패턴들(54)을 이용하여 식각하는 것을 포함한다. 이와 같이, 제 1 마스크층과 제 1 포토레지스트 패턴들(54) 사이에 제 1 반사 방지 패턴들(52)막을 형성함으로써, 제 1 포토레지스트 패턴들(54)을 형성하는 포토리소그래피 공정시 포토레지스트층에 조사되는 빛의 반사 및 산란에 의해 의해 제 1 포토레지스트 패턴(54)의 선폭이 변동되는 것을 방지할 수 있다.
다음으로, 제 1 포토레지스트 패턴들(54) 및 제 1 반사 방지 패턴들(52)을 이용하여 제 1 희생막(30) 상의 제 1 마스크층을 식각한다. 이에 따라, 소정 간격 이격되어 배치되며 서로 평행하는 라인 형태의 제 1 마스크 패턴들(42)이 제 1 희생막(30) 상에 형성될 수 있다. 일 실시예에 따르면, 제 1 마스크 패턴들(42) 사이의 간격은 제 1 마스크 패턴들(42)의 폭보다 클 수 있다. 다른 실시예에 따르면, 제 1 마스크 패턴들(42) 사이의 간격은 제 1 마스크 패턴들(42)의 폭의 약 2배 이하일 수 있다.
도 2를 참조하면, 제 1 마스크 패턴들(42)을 이용하여 제 1 희생막(30)에 트렌치들(T)을 형성한다.
트렌치들(T)을 형성하는 것은, 제 1 마스크 패턴들(42)을 식각 마스크로 이용하여, 제 1 희생막(30)의 일부분을 식각하는 것을 포함한다. 트렌치들(T)을 형성하기 위해 제 1 희생막(30)을 식각하는 공정은 에치백(etch back) 공정과 같은 이방성 식각 공정이 수행될 수 있다. 이 때, 플로린 계열의 식각 가스를 이용하여, 제 1 희생막(30)이 식각될 수 있다. 상세하게, 제 1 희생막(30)을 이방성 식각하는 공정은 플로린 계열의 식각 가스와 O2의 혼합 가스, 또는 플로린 계열의 식각 가스와, O2 및 Ar의 혼합 가스가 이용될 수 있다. 여기서, 플로린 계열의 식각 가스로는 C3F6, C4F6, C4F8, 또는 C5F8가 이용될 수 있다. 또한, 플로린 계열의 식각 가스와 함께 공급되는 O2- 가스는 식각 공정 중에 발생되는 폴리머 부산물을 제거할 수 있으며, Ar 가스는 캐리어 가스로서 이온 충돌을 발생시킨다. 또한, 제 1 희생막(30)을 건식 식각하는 공정은 약 50V 내지 200V의 DC 전압 조건, 약 60℃ 이하의 온도 조건 및 약 2000sccm 이하의 유량 조건에서 수행될 수 있다. 일 실시예에 따르면, 제 1 희생막(30)을 건식 식각하는 공정은 식각 가스의 플라즈마를 발생시켜 플라즈마 분위기에서 식각될 수 있다. 예를 들어, 건식 플라즈마 식각 공정은 ICP(inductively coupled plasma) 방식 또는 이중 주파수 CCP(dual frequency capacitively coupled plasma) 방식의 플라즈마 식각 설비를 이용하여 수행될 수 있다.
제 1 희생막(30)에 트렌치들(T)을 형성함에 따라, 제 1 마스크 패턴들(42)에 의해 노출된 제 1 희생막(30)의 상면이 리세스될 수 있다. 일 실시예에서, 트렌치들(T)은 라인 형태를 가질 수 있다. 트렌치(T)의 폭은 제 1 마스크 패턴(42)의 폭보다 클 수 있다. 예를 들어, 트렌치(T)의 폭은 제 1 마스크 패턴(42)의 폭의 약 2배 이상일 수 있다. 트렌치(T)의 깊이는 제 1 마스크 패턴(42)의 두께와 같거나 클 수 있으며, 예를 들어, 약 200 내지 300 Å일 수 있다.
이와 같이, 제 1 희생막(30)에 트렌치들(T)을 형성하는 동안, 제 1 마스크 패턴들(42) 상의 제 1 포토레지스트 패턴들(54) 및 제 1 반사 방지 패턴들(52)이 제거될 수 있다.
도 3을 참조하면, 제 1 희생막(30)에 형성된 트렌치들(T)을 채우는 코팅막(60)을 형성한다.
코팅막(60)은 스핀-온-코팅(spin on coating) 방법을 이용하여 형성될 수 있으며, 하부막(20) 및 제 1 마스크 패턴들(42)을 식각하는 공정에서 하부막(20) 및 제 1 마스크 패턴들(42)에 대해 식각 선택비를 갖는 물질로 형성될 수 있다. 상세하게, 코팅막(60)은 탄소를 주성분으로 하는 물질로 형성될 수 있다. 일 실시예에 따르면, 코팅막(60)은, 코팅막(60)을 구성하는 물질의 총 중량을 기준으로 약 80 ∼ 99 중량%의 비교적 높은 탄소 함량을 가지는 막으로 이루어질 수 있다.
코팅막(60)은 제 1 희생막(30)에 형성된 트렌치들(T)을 채울 수 있으며, 스핀 온 코팅 방법에 의해 형성되므로 코팅막(60)의 상면의 거칠기(roughness)가 작을 수 있다. 즉, 코팅막(60)은 제 1 희생막(30)의 트렌치들(T)을 채우면서 실질적으로 평탄한 상면을 가질 수 있다. 이를 위해, 코팅막(60)은 제 1 희생막(30)에 정의된 트렌치(T)의 깊이보다 두껍게 코팅될 수 있다. 예를 들어, 코팅막(60)은 제 1 마스크 패턴들(42) 상에서 약 800Å 내지 1000Å의 두께를 가질 수 있다.
일 실시예에 따르면, 코팅막(60)은 제 1 마스크 패턴들(42) 상에 약 800Å 내지 1000Å의 두께로 코팅한 후, 약 100 ∼ 500℃의 온도 조건에서 약 30 ∼ 300초 동안 베이크(bake)하여 형성될 수 있다. 이 때, 베이크 공정은 서로 다른 온도 조건에서 1회 이상 수행될 수 있다.
이와 같이, 트렌치들(T)이 형성된 제 1 희생막(30) 상에 스핀 온 코팅 방법을 이용하여 코팅막(60)을 형성함에 따라, 트렌치들(T)이 형성된 제 1 희생막(30)의 프로파일에 영향을 받지 않고 평탄한 상면을 갖는 막이 형성될 수 있다.
도 4를 참조하면, 코팅막(60)을 식각하여 트렌치들(T)에 제 2 희생막(62)을 형성한다.
제 2 희생막(62)은 제 1 마스크 패턴들(42)의 상면이 노출될 때까지 코팅막(60)에 대한 이방성 식각 공정을 수행함으로써 형성될 수 있다. 코팅막(60)을 이방성 식각하는 동안, 코팅막(60)은 제 1 마스크 패턴(42)에 대해 약 10:1 이상의 식각 선택비를 가질 수 있다. 즉, 코팅막(60)을 이방성 식각할 때, 제 1 마스크 패턴들(42)은 식각 정지막으로 이용될 수 있다.
일 실시예에 따르면, 제 2 희생막(62)의 상면은 제 1 마스크 패턴들(42)의 상면과 실질적으로 동일한 레벨에 위치할 수 있다. 이에 따라, 제 2 희생막들(62)을 형성한 후 하부막(20) 상에 형성된 마스크 구조물의 높이가 균일할 수 있다. 다른 실시예에 따르면, 제 2 희생막(62)을 식각하는 동안 제 1 마스크 패턴(42)의 상면이 리세스될 수도 있다. 이러한 경우, 제 1 마스크 패턴들(42)의 상면들이 2 희생막(62)의 상면 아래에 위치할 수도 있다. 여기서, 제 2 희생막(62)의 상면은 제 1 마스크 패턴(42)의 상면과 제 1 희생막(30)의 상면 사이에 위치할 수 있다.
트렌치(T) 내에 형성된 제 2 희생막들(62)은 라인 형태를 가지며, 서로 평행할 수 있다. 제 2 희생막들(62)은 평면적으로 제 1 마스크 패턴들(42) 사이에 배치될 수 있다. 일 실시예에서, 제 2 희생막(62)의 양측벽은 트렌치(T)의 내벽에 직접 접촉될 수 있다. 즉, 제 2 희생막(62)의 폭은 트렌치(T)의 폭과 실질적으로 동일할 수 있다. 또한, 제 2 희생막(62)의 두께는 제 1 희생막(30)의 트렌치(T)의 깊이보다 클 수 있다.
이어서, 도 5를 참조하면, 제 2 희생막(62)을 패터닝하는데 이용되는 제 2 마스크 패턴들(72)을 형성한다.
상세히 설명하면, 도 5에 도시된 바와 같이, 제 1 마스크 패턴들(42) 및 제 2 희생막들(62)을 덮는 제 2 마스크층을 형성한다. 또한, 제 2 마스크층 상에는 제 2 포토레지스트 패턴들(84)이 형성될 수 있으며, 제 2 마스크층과 제 2 포토레지스트 패턴(84) 사이에는 제 2 반사 방지 패턴(82)이 형성될 수 있다.
상세하게, 제 2 마스크층은 화학기상증착 공정과 같은 증착 방법을 이용하여 형성될 수 있으며, 제 1 및 제 2 희생막들(30, 62)을 식각하는 공정에서 제 1 및 제 2 희생막들(30, 62)에 대해 식각 선택비를 갖는 물질로 형성될 수 있다. 예를 들어, 제 2 마스크층은 SiON, SiO2, Si3N4, SiCN, 폴리실리콘 등과 같은 실리콘 함유 물질 중에서 선택되는 어느 하나의 물질로 이루어질 수 있다.
일 실시예에 따르면, 제 2 마스크층은 제 1 마스크 패턴(42)과 동일한 물질로 형성될 수 있다. 이와 달리 제 2 마스크층은, 제 2 마스크층을 식각하는 동안 제 1 마스크 패턴(42)에 대해 식각 선택비를 갖는 물질로 형성될 수도 있다.
제 2 마스크층의 두께는 제 1 희생막(30)의 두께의 약 0.1 내지 0. 5배일 수 있다. 그리고, 제 2 마스크층의 두께는 제 1 마스크 패턴(42)의 두께와 동일하거나 작을 수 있다. 예를 들어, 제 2 마스크층은 화학기상증착 방법을 이용하여 제 1 희생막(30) 상에 약 200 내지 400Å의 두께로 증착될 수 있다.
일 실시예에서, 제 2 포토레지스트 패턴들(84)은 제 1 마스크 패턴들(42)을 가로지르는 라인 형태의 패턴들일 수 있다. 제 2 포토레지스트 패턴들(84)의 피치는 제 1 포토레지스트 패턴(54)의 피치와 동일할 수 있다. 이러한 제 2 포토레지스트 패턴들(84)은 제 2 마스크층 상에 레지스트 물질을 도포하여 제 2 포토레지스트층을 형성하고, 제 2 포토레지스트층에 대해 노광(Exposure) 및 현상(development) 공정을 수행하여 형성될 수 있다. 예를 들면, 제 2 포토레지스트 패턴(84)은 불화크립톤(KrF) 레이저, 불화아르곤(ArF) 레이저, 불소(F2) 레이저 또는 EUV (extreme ultraviolet)를 이용하는 노광 공정을 통해 형성될 수 있다.
제 2 반사 방지 패턴(82)은, 제 2 마스크층에 대해 식각 선택비를 가지며, 제 2 포토레지스트 패턴들(84)을 형성하기 위한 노광 공정시 빛을 흡수하여 광반사를 방지하는 물질로 형성될 수 있다. 제 2 반사 방지 패턴(82)은 유기 화합물 또는 무기 화합물로 이루어질 수 있다. 일 실시예에 따르면, 제 2 반사 방지 패턴(82)은 포토레지스트와 그 식각 특성이 유사한 유기 물질로 형성될 수 있다. 이러한 제 2 반사 방지 패턴(82)을 형성하는 것은, 스핀 온 코팅 방법을 이용하여 제 2 마스크층 상에 제 2 반사 방지막을 코팅하는 것, 코팅된 제 2 반사 방지막을 경화시키는 베이크(bake)하는 것, 및 제 2 포토레지스트 패턴들(84)을 이용하여 식각하는 것을 포함한다. 이와 같이, 제 2 마스크층과 제 2 포토레지스트 패턴(84) 사이에는 제 2 반사 방지 패턴(82)이 형성됨에 따라, 제 2 포토레지스트 패턴들(84)을 형성하는 포토리소그래피 공정시 포토레지스트층에 조사되는 빛의 반사 및 산란에 의해 의해 제 2 포토레지스트 패턴(84)의 선폭이 변동되는 것을 방지할 수 있다.
이어서, 제 2 포토레지스트 패턴들(84) 및 제 2 반사 방지 패턴들(82)을 이용하여 제 2 마스크 패턴들(72)을 형성한다. 제 2 마스크 패턴들(72)은 제 2 희생막(62)이 노출될 때까지 제 2 마스크층을 이방성 식각함으로써 형성될 수 있다.
제 2 마스크 패턴들(72)은 제 1 마스크 패턴들(42) 및 제 2 희생막들(62)을 가로지를 수 있다. 즉, 제 1 및 2 마스크 패턴들(42, 72)은 평면적으로 격자 형태를 가질 수 있다. 그리고, 제 2 마스크 패턴들(72)은 제 1 마스크 패턴(42)의 일부분 및 제 2 희생막(62)의 일부분과 직접 접촉될 수 있다.
이와 같이 형성된 제 2 마스크 패턴들(72)은 제 1 희생막(30)에 정의된 트렌치들 및 제 2 희생막들(62)을 가로질러 형성될 수 있으며, 서로 소정 간격 이격될 수 있다. 제 2 마스크 패턴들(72) 사이의 간격은 제 2 마스크 패턴들(72)의 폭보다 크거나 동일할 수 있다. 예를 들어, 제 2 마스크 패턴들(72) 사이의 간격은 제 2 마스크 패턴들(72)의 폭의 약 2배 이하일 수 있다. 또한, 제 2 마스크 패턴들(72)의 폭은 리소그래피 공정에 의해 구현 가능한 최소 피처의 폭일 수 있다. 제 2 마스크 패턴들(72)의 피치는 제 1 마스크 패턴들(42)의 피치와 실질적으로 동일할 수 있다. 또한, 제 2 마스크 패턴들(72)의 폭이 제 1 마스크 패턴들(42)의 폭과 실질적으로 동일할 수 있다.
일 실시예에서, 제 2 마스크 패턴들(72)을 형성할 때, 제 2 마스크 패턴들(72)이 제 1 마스크 패턴들(42)과 동일한 물질로 형성되는 경우, 오버 에치(over etch)에 의해 제 1 마스크 패턴들(42)의 두께가 감소될 수도 있다. 이 때, 제 1 마스크 패턴들(42)의 두께가 제 2 마스크 패턴들(72)의 두께보다 크므로, 제 1 마스크 패턴들(42)이 제 2 마스크 패턴들(72) 사이의 제 1 희생막(30) 상에 잔류할 수 있다.
다른 실시예에서, 제 2 마스크 패턴들(72)과 제 1 마스크 패턴들(42)의 두께가 실질적으로 동일할 경우, 제 2 마스크 패턴들(72)이 제 1 마스크 패턴들(42)에 대해 식각 선택비를 갖는 물질로 형성됨으로써, 제 1 마스크 패턴들(42)이 제 2 마스크 패턴들(72) 사이의 제 1 희생막(30) 상에 잔류할 수 있다. 즉, 제 2 마스크 패턴들(72)에 의해 제 1 희생막(30)이 노출되지 않는다.
한편, 제 2 포토레지스트 패턴들(84) 및 제 2 반사 방지 패턴들(82)은 제 2 마스크 패턴들(72) 및 후속해서 제 2 희생막들(62)을 식각하는 동안에 제거될 수 있다.
도 6 내지 도 7을 참조하면, 제 1 및 제 2 마스크 패턴들(42, 72)을 이용하여 제 1 및 제 2 희생막들(30, 62)을 식각한다.
보다 상세히 설명하면, 도 6에 도시된 바와 같이, 제 1 및 제 2 마스크 패턴들(42, 72)을 이용하여 제 2 희생막(62)을 선택적으로 이방성 식각함으로써, 제 2 희생 패턴들(64)이 형성될 수 있다. 구체적으로, 제 2 희생막(62)을 식각하는 공정은 에치백(etch back) 공정과 같은 이방성 식각 공정이 수행될 수 있다. 이 때, 플로린 계열의 식각 가스를 이용하여, 탄소를 주성분으로 하는 제 2 희생막(62)을 식각할 수 있다. 상세하게, 제 2 희생막(62)을 이방성 식각하는 동안, 플로린 계열의 식각 가스와 O-2의 혼합 가스, 또는 플로린 계열의 식각 가스와, O2 및 Ar의 혼합 가스가 이용될 수 있다. 여기서, 플로린 계열의 식각 가스로는 C3F6, C4F6, C4F8, 또는 C5F8가 이용될 수 있다. 또한, 플로린 계열의 식각 가스와 함께 공급되는 O2 가스는 식각 공정 중에 발생되는 폴리머 부산물을 제거할 수 있으며, Ar 가스는 캐리어 가스로서 이온 충돌을 발생시킨다. 또한, 제 1 희생막(30)을 건식 식각하는 공정은 약 50V 내지 200V의 DC 전압 조건, 약 60℃ 이하의 온도 조건 및 약 2000sccm 이하의 유량 조건에서 수행될 수 있다. 또한, 일 실시예에 따르면, 제 2 희생막(62)을 건식 식각하는 공정은 식각 가스의 플라즈마를 발생시켜 플라즈마 분위기에서 식각될 수 있다. 예를 들어, 건식 플라즈마 식각 공정은 ICP(inductively coupled plasma) 방식 또는 이중 주파수 CCP(dual frequency capacitively coupled plasma) 방식의 플라즈마 식각 설비를 이용하여 수행될 수 있다.
이와 같이, 제 1 및 제 2 마스크 패턴들(42, 72)에 의해 노출된 제 2 희생막(62)의 소정 영역을 식각함에 따라, 하나의 트렌치(T) 내에 복수 개의 제 2 희생 패턴들(64)이 형성될 수 있다. 즉, 트렌치(T) 내에 제 2 희생 패턴들(64)이 국소적으로 형성될 수 있다. 그리고, 트렌치(T) 내에서 제 2 희생 패턴들(64)의 간격은 제 1 마스크 패턴들(42)의 간격과 실질적으로 동일할 수 있다. 또한, 제 2 마스크 패턴(72) 아래에 배치된 제 2 희생 패턴들(64)은 제 1 희생막(30)에 의해 서로 이격될 수 있다. 그리고, 제 2 마스크 패턴들(72) 아래에서 제 2 희생 패턴들(64) 한 쌍의 양측벽들이 제 1 희생막(30)과 직접 접촉될 수 있다. 다시 말해, 제 2 마스크 패턴들(72) 아래에서 제 2 희생 패턴들(64)의 간격은 제 1 마스크 패턴들(42)의 폭과 실질적으로 동일할 수 있다.
이와 같이, 제 2 희생 패턴들(64)을 형성함에 따라, 제 2 희생 패턴들(64) 사이에는 제 1 희생막(30)을 노출시키는 개구부들(O)이 정의될 수 있다. 즉, 제 1 및 제 2 마스크 패턴들(42, 72)에 의해 노출되는 영역에 제 1 희생막(30)을 노출시키는 개구부들(O)이 형성될 수 있다. 개구부(O)에 의해 노출된 영역의 평면적은 제 1 마스크 패턴들(42)의 간격과, 제 2 마스크 패턴들(72)의 간격에 따라 달라질 수 있다. 그리고, 개구부들(O) 간의 간격은 제 1 마스크 패턴들(42)의 폭과 제 2 마스크 패턴들(72)의 폭에 따라 달라질 수 있다.
이어서, 도 7을 참조하면, 제 1 및 제 2 마스크 패턴들(42, 72)을 이용하여 제 1 희생막(30)을 패터닝한다. 이에 따라 하부막(20) 상에 제 1 희생 패턴(32)이 형성될 수 있다.
상세히 설명하면, 제 1 희생 패턴(32)은 제 1 및 제 2 마스크 패턴들(42, 72)을 이용하여 제 1 희생막(30)을 이방성 식각함으로써 형성될 수 있다. 일 실시예에 따르면, 제 1 희생 패턴(32)은 제 2 희생 패턴들(64)을 형성하는 식각 공정을 하부막(20)이 노출될 때까지 연속적으로 수행하여 형성될 수 있다. 이에 따라, 제 2 희생 패턴(64)에 의해 정의된 개구부(O) 아래에 하부막(20)을 노출시키는 상부 개구부(UH)가 형성될 수 있다.
이와 같이, 제 1 및 제 2 희생 패턴들(32, 64)을 형성하는 식각 공정에서, 제 1 및 제 2 마스크 패턴들(42, 72)은 제 1 및 제 2 희생 패턴들(32, 64)에 대해 약 10: 1 이상의 높은 식각 선택비를 가질 수 있다. 이에 따라, 제 1 희생막(30)의 두께를 유지하면서 미세한 폭을 갖는 홀들이 형성될 수 있다. 즉, 얇은 두께의 제 1 및 제 2 마스크 패턴들(42, 72)을 이용하여 종횡비가 큰 상부 개구부들(UH)을 갖는 제 1 희생 패턴(32)을 형성할 수 있다. 또한, 제 1 및 제 2 마스크 패턴들(42, 72)은 제 1 및 제 2 희생 패턴들(32, 64)에 대해 약 10: 1 이상의 높은 식각 선택비를 가지므로, 제 1 희생 패턴(32)을 형성할 때 인접한 상부 개구부들(UH)이 서로 연결되거나, 상부 개구부(UH)에 의해 하부막(20)이 노출되지 않는 현상을 방지할 수 있다.
이와 같이 형성된 제 1 희생 패턴(32)은 라인 형태를 갖는 제 1 부분들(32a)과 제 1 부분들(32a) 사이에서 서로 이격된 제 2 부분들(32b)을 포함한다. 이 때, 하부막(20) 상에서 제 1 부분들(32a)의 높이와 제 2 부분들(32b)의 높이가 다를 수 있다. 즉, 제 1 희생 패턴(32)에서 제 1 부분(32a)의 상면은 제 2 부분(32b)의 상면보다 위에 위치할 수 있다. 다시 말해, 제 1 부분(32a)과 제 2 부분(32b) 사이에 높이 차가 존재한다. 또한, 제 1 희생 패턴(32)의 제 2 부분들(32b) 상에 제 2 희생 패턴(64)이 위치 할 수 있다. 여기서, 제 2 희생 패턴(64)의 높이는 제 1 부분들(32a)과 제 2 부분들 간의 높이 차보다 클 수 있다. 이에 따라, 제 2 희생 패턴(64)의 상면이 제 1 희생 패턴(32)의 제 1 부분(32a)의 상면보다 위에 위치할 수 있다.
도 8을 참조하면, 제 1 및 제 2 마스크 패턴들(42, 72)이 제거될 수 있다. 이 때, 하부막(20) 상에 제 1 및 제 2 희생 패턴들(32, 64)로 구성된 마스크 구조체(MS)가 잔류할 수 있다.
상세히 설명하면, 제 1 및 제 2 마스크 패턴들(42, 72)은 건식 식각 또는 습식 식각 공정에 의해 제거될 수 있다. 이 때, 제 1 및 제 2 마스크 패턴들(42, 72)은 제 1 및 제 2 희생 패턴들(32, 64)에 대해 높은 식각 선택비를 가지므로, 제 1 및 제 2 희생 패턴들(32, 64) 상에서 제 1 및 제 2 마스크 패턴들(42, 72)을 선택적으로 제거할 수 있다. 그리고, 제 1 및 제 2 마스크 패턴들(42, 72)이 동일한 물질로 형성된 경우, 식각 공정에 의해 제 1 및 제 2 마스크 패턴들(42, 72)이 동시에 식각될 수 있다. 이와 달리, 제 1 및 제 2 마스크 패턴들(42, 72)이 서로 다른 물질로 형성된 경우, 제 1 및 제 2 마스크 패턴들(42, 72)이 순차적으로 식각될 수 있다. 또한, 제 1 및 제 2 마스크 패턴들(42, 72)을 제거하는 동안, 도 8에 도시된 것처럼, 제 1 및 제 2 희생 패턴들(32, 64)에 의해 노출된 하부막(20)의 일부분이 식각될 수도 있다.
한편, 일 실시예에 따르면, 제 1 및 제 2 마스크 패턴들(42, 72)은, 별도의 식각 공정 없이, 제 1 및 제 2 희생 패턴들(32, 64)을 이용하여 하부막(20)을 패터닝하는 동안에 제거될 수도 있다. 다른 실시예에 따르면, 제 1 및 제 2 마스크 패턴들(42, 72)은, 별도의 식각 공정 없이, 제 1 및 제 2 희생 패턴들(32, 64)과 함께 하부막(20)을 패터닝하는데 이용될 수도 있다.
제 1 및 제 2 희생 패턴들(32, 64)은 탄소를 주성분으로 하는 물질로 이루어져 있으므로, 제 1 및 제 2 희생 패턴들(32, 64)은 우수한 식각 내성을 가질 수 있다. 그러므로, 두꺼운 하부막을 패터닝할 때, 제 1 및 제 2 희생 패턴들(32, 64)이 하드 마스크로 이용될 수 있다.
이와 같이 형성된 마스크 구조체(MS)는 탄소를 포함하는 제 1 및 제 2 희생 패턴들(32, 64)로 구성될 수 있다. 앞에서 설명한 것처럼, 제 1 및 제 2 희생 패턴들(32, 64)에 의해 상부 개구부들(UH)이 정의될 수 있다. 그리고, 제 1 희생 패턴(32)은 제 1 부분들 (32a)과 제 1 부분들(32a) 보다 높이가 작은 제 2 부분들(32b)로 구성될 수 있으며, 제 1 희생 패턴(32)의 제 2 부분들(32b) 상에 제 2 희생 패턴들(64)이 위치한다. 그리고, 제 2 희생 패턴(64)의 높이는 제 1 부분(32a)과 제 2 부분(32b) 간의 높이 차보다 클 수 있다. 이에 따라, 제 2 희생 패턴(64)의 상면이 제 1 희생 패턴(32)의 제 1 부분(32a)의 상면보다 위에 위치한다.
탄소를 포함하는 제 1 및 제 2 희생 패턴들(32, 64)은 식각 내성 또는 식각 선택성이 우수하므로, 하부막(20)을 식각할 때 제 1 및 제 2 희생 패턴들(64)이 쓰러지거나, 두께가 감소되는 것이 억제될 수 있다. 이에 따라, 제 1 및 제 2 희생 패턴들(64)을 이용하여 미세 선폭을 가지며 종횡비가 큰 패턴들을 안정적으로 형성할 수 있다.
이어서, 도 9를 참조하면, 본 발명의 일 실시예에 따라 형성된 마스크 구조체(MS)를 식각 마스크로 이용하여 하부막(20)이 패터닝될 수 있다. 즉, 마스크 구조체(MS)에 형성된 상부 개구부들(UH)이 하부막(20)에 전사됨으로써, 하부막(20) 하부 개구부들(LH)이 형성될 수 있다.
상세하게, 하부 패턴(22)은 도 9에 도시된 것처럼, 매트릭스 형태로 배열된 하부 개구부들(LH)을 가질 수 있다. 즉, 격자(또는 그물망) 형상의 상면을 갖는 하부 패턴(22)이 형성될 수 있다. 상세하게, 하부 패턴(22)은 일 방향(y축 방향)으로 연장되는 제 1 부분들(22a)과, 제 1 부분들(22a) 사이에서 서로 이격되어 국소적으로 배치되는 제 2 부분들(22b)을 포함할 수 있다. 이와 같이, 탄소를 포함하는 제 1 및 제 2 희생 패턴들(32, 64)을 이용함으로써, 약 2:1 내지 16:1의 종횡비를 갖는 하부 개구부들(LH)이 하부막(20)에 형성될 수도 있다. 또한, 일 실시예에서 하부 개구부들(LH)은 약 10nm 내지 40nm의 폭을 가질 수 있다.
하부막(20)에 형성되는 하부 개구부들(LH)의 평면적은 도 1 및 도 6을 참조하여 설명된 제 1 및 제 2 마스크 패턴들(42, 72)의 피치와 선폭에 따라 달라질 수 있다. 일 실시예에 따르면, 도 1 및 도 6에서, 제 1 및 제 2 마스크 패턴들(42, 72)의 피치와 선폭이 실질적으로 동일할 수 있다. 이와 달리, 제 1 마스크 패턴들(42)의 피치와 선폭은 제 1 마스크 패턴들(42)의 피치와 선폭과 다를 수 있다.
이와 같이 하부 패턴(22)을 형성한 후에 마스크 구조체(MS)는 애싱(ashing) 공정 및/또는 스트리핑(stripping) 공정에 의해 제거될 수 있다.
이하, 도 10 내지 도 13을 참조하여, 본 발명의 제 2 실시예에 따른 미세 패턴 형성 방법에 대해 상세히 설명한다.
도 10 내지 도 13은 본 발명의 제 2 실시예에 따른 미세 패턴 형성 방법을 순서대로 나타내는 사시도들이다. 도 1 내지 도 9에 도시된 실시예와 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하며, 해당 구성 요소에 대한 상세한 설명은 생략하기로 한다.
다른 실시예에 따르면, 도 1을 참조하여 설명한 것처럼, 기판(10) 상에 하부막(20) 및 제 1 희생막을 순서대로 형성하고, 제 1 희생막 상에 제 1 마스크 패턴들(42)을 형성한다. 제 1 마스크 패턴들(42)은 라인 형태를 가질 수 있으며, 서로 평행하게 소정 간격 이격되어 배치될 수 있다.
이어서, 도 2를 참조하여 설명한 것처럼, 제 1 마스크 패턴들(42)을 식각 마스크로 이용하여 제 1 희생막을 식각한다. 이 때, 식각 공정은 제 1 희생막은 하부막(20)이 노출될 때까지 식각될 수 있다. 이에 따라, 도 10에 도시된 것처럼, 하부막(20) 상에 라인 형태의 제 1 희생 패턴들(31)이 형성될 수 있다.
다음으로, 도 11을 참조하면, 라인 형태의 제 1 희생 패턴들(31) 사이에 제 2 희생막들(62)을 형성한다.
제 2 희생막들(62)을 형성하는 것은 도 3 및 도 4를 참조하여 설명한 것처럼, 스핀 온 코팅 방법을 이용하여 제 1 희생 패턴들(31) 사이를 채우는 코팅막을 형성하는 것과, 제 1 마스크 패턴들(42)이 노출될 때까지 코팅막을 에치 백하는 것을 포함한다.
이와 같이 형성된 제 2 희생막들(62)은 제 1 희생 패턴들(31) 사이에 배치되며 하부막(20)의 상면과 직접 접촉될 수 있다. 그리고, 제 2 희생막들(62)의 폭은 제 1 희생 패턴들(31) 간의 간격과 동일할 수 있다. 또한, 제 2 희생막들(62)과 제 1 희생 패턴들(31) 사이에는 제 1 마스크 패턴들(42)의 두께에 해당하는 높이 차가 존재할 수 있다.
도 12를 참조하면, 도 5를 참조하여 설명한 것처럼, 제 2 희생막 상에 제 1 마스크 패턴들(42)을 가로지르는 제 2 마스크 패턴들(72)이 형성될 수 있다. 이어서, 제 1 및 제 2 마스크 패턴들(42, 72)을 이용하여 제 2 희생막을 패터닝함으로써 제 2 희생 패턴들(64)을 형성한다. 이 실시예에서, 제 2 희생 패턴들(64)을 형성하기 위한 이방성 식각 공정은 하부막(20)의 상면이 노출될 때가지 수행될 수 있다. 이에 따라, 제 2 희생 패턴들(64)은 인접하는 한 쌍의 제 1 희생 패턴들(31) 사이에서 서로 이격되어 형성될 수 있다.
도 13을 참조하면, 제 1 및 제 2 마스크 패턴들(42, 72)이 제거되어, 라인 형태의 제 1 희생 패턴들(31)과, 매트릭스 형태로 배열된 제 2 희생 패턴들(64)로 구성된 마스크 구조체(MS)가 하부막(20) 상에 형성될 수 있다. 이와 같이 형성된 마스크 구조체(MS)는 도 9를 참조하여 설명한 것처럼, 하부막(20)을 패터닝하는데 이용될 수 있다. 이와 달리, 마스크 구조체(MS)와 함께 제 1 및 제 2 마스크 패턴들(42, 72)이 하부막(20)을 패터닝하는데 이용될 수도 있다.
이하, 도 14 내지 도 16을 참조하여, 제 1 및 제 2 실시예들에 따른 미세 패턴 형성 방법을 이용하여 형성된 다양한 형태의 미세 패턴들에 대해 설명한다.
도 14 내지 도 16은 본 발명의 제 1 및 제 2 실시예들에 따른 미세 패턴 형성 방법에 의해 형성된 다양한 형태의 미세 패턴들을 나타내는 사시도들이다.
도 14 내지 도 16을 참조하면, 기판(10) 상에 하부 개구부들(LH)을 갖는 하부 패턴(22)이 형성될 수 있다. 하부 패턴(22)은 상술한 것처럼, 반도체 물질, 절연 물질 및 도전 물질로 형성될 수 있다. 또한 하부 패턴(22)은 복수 개의 막들이 적층된 적층막일 수 있다. 하부 패턴(22)는 도 9를 참조하여 설명한 것처럼, 일 방향(y축 방향)으로 연장되는 제 1 부분들(22a)과, 제 1 부분들(22a) 사이에서 서로 이격되어 국소적으로 배치되는 제 2 부분들(22b)을 포함할 수 있다.
도 14에 도시된 실시예에 따르면, 하부 패턴(22)은 2차원적으로 배열되는 하부 개구부들(LH)을 정의할 수 있다. 하부 패턴(22)에 정의된 하부 개구부들(LH)은 제 1 방향(x축 방향)에서의 폭과, 제 1 방향에 수직한 제 2 방향(y축 방향)에서의 폭이 서로 다를 수 있다. 이 실시예에 따르면, 하부 패턴(22)에서, 제 1 부분들(22a) 간의 피치(P1)와 제 2 부분들(22b) 간의 피치(P2)가 서로 다를 수 있다. 그리고, 제 1 방향에서 하부 개구부들(LH) 간의 간격과, 제 2 방향에서 하부 개구부들(LH) 간의 간격은 실질적으로 동일할 수 있다.
이와 같은 하부 패턴(22)을 형성하기 위해, 도 1 내지 도 9에서, 제 1 마스크 패턴들(42)의 피치(P1)와, 제 2 마스크 패턴들(72)의 피치(P2)가 서로 다르게 형성될 수 있다. 그리고, 제 1 마스크 패턴들(42)의 폭과 제 2 마스크 패턴들(72)의 폭은 실질적으로 동일할 수 있다.
도 15에 도시된 실시예에 따르면, 제 1 방향에서 하부 개구부들(LH) 간의 간격과, 제 2 방향에서 하부 개구부들(LH) 간의 간격이 서로 다를 수 있다. 다시 말해, 하부 패턴(22)에서 제 1 부분들(22a)의 폭(W1)과, 제 2 부분들(22b)의 폭(W2)이 서로 다를 수도 있다.
이와 같은 하부 패턴(22)을 형성하기 위해, 도 1 내지 도 9에서, 제 1 마스크 패턴(42)의 선폭(W1)과, 제 2 마스크 패턴들(72)의 피치의 선폭(W2)이 다르게 형성될 수 있다.
도 16에 도시된 실시예에 따르면, 실질적으로 마름모 형상의 하부 개구부(LH)를 정의하는 하부 패턴(22)이 기판(10) 상에 형성될 수 있다. 즉, 하부 패턴(22)에서, 제 2 부분들(22b)은 평면적으로 제 1 부분들(22a)에 대해 소정 각도를 가질 수 있다. 다시 말해, 제 1 부분들(22a)과 제 2 부부들(22b)은 서로 비평행(non-parallel)하고, 비수직(non-perpendicular)하게 형성될 수 있다.
이와 같은 하부 패턴(22)을 형성하기 위해, 도 1 내지 도 9에서, 평면적으로 제 1 마스크 패턴(42)에 대해 소정 각도를 갖는 제 2 마스크 패턴(72)이 형성될 수 있다. 즉, 제 2 마스크 패턴(72)은 평면적으로 제 1 마스크 패턴(42)에 대해 0도 이상 90도 이하 또는 90도 이상 180 이하의 각도를 가질 수 있다.
이하, 도 17a 내지 도 17g를 참조하여, 발명의 제 3 실시예에 따른 미세 패턴 형성 방법에 대해 상세히 설명한다. 도 17a 내지 도 17g 본 발명의 제 3 실시예에 따른 미세 패턴 형성 방법을 나타내는 사시도들이다. 도 1 내지 도 9에 도시된 실시예와 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하며, 해당 구성 요소에 대한 상세한 설명은 생략하기로 한다.
도 17a 내지 도 17g에 도시된 실시예에 따르면, 하부막(20) 상에 형성되는 마스크 구조체(MS)에 의해 라인 형상의 하부 개구부들(LH)이 하부막(20)에 정의될 수 있다.
도 17a를 참조하면, 하부막(20) 상에 제 1 희생막(30)이 형성될 수 있으며, 제 1 희생막(30) 상에는 일 방향으로 연장된 라인 형상의 제 1 마스크 패턴들(42)이 형성될 수 있다. 제 1 마스크 패턴들(42)은 도 1을 참조하여 설명한 것처럼, 제 1 희생막(30)을 식각하는 공정에서 제 1 희생막(30)에 대해 식각 선택비를 가질 수 있는 물질로 형성될 수 있다. 이 실시예에서, 제 1 마스크 패턴들(42)은 폭이 서로 다른 제 1 영역과 제 2 영역을 포함한다. 그리고, 제 1 마스크 패턴들(42)의 최소 선폭은 포토리소그래피 공정에서의 해상도에 의해 구현될 수 있는 최소 선폭일 수 있다. 제 1 마스크 패턴들(42) 사이의 간격은 제 1 마스크 패턴들(42)의 선폭의 약 2배 이하일 수 있다.
이어서, 제 1 마스크 패턴들(42)을 이용하여 제 1 희생막(30)에 트렌치들(T)이 정의될 수 있다. 트렌치들(T)을 형성하는 것은, 도 2를 참조하여 설명한 것처럼, 제 1 마스크 패턴들(42)을 식각 마스크로 이용하여 제 1 희생막(30)을 이방성 식각하는 것을 포함한다. 제 1 마스크 패턴들(42)은 소정 영역들에서 서로 다른 폭을 가지므로, 제 1 희생막(30)에 정의되는 트렌치(T)의 폭 또한 소정 영역들에서 서로 다를 수 있다.
도 17b를 참조하면, 제 1 희생막(30)에 정의된 트렌치들(T) 내에 제 2 희생막들(62)을 형성한다. 제 2 희생막들(62)을 형성하는 것은, 도 3 및 도 4를 참조하여 설명한 것처럼, 스핀 온 코팅 방법을 이용하여 탄소 주성분으로 하는 물질로 이루어진 코팅막을 제 1 마스크 패턴들(42) 상에 형성하고, 제 1 마스크 패턴들(42)이 노출될 때까지 코팅막을 이방성 식각함으로써 형성될 수 있다. 이 실시예에서, 트렌치들(T) 내에 채워진 제 2 희생막들(62) 또한 소정 영역들에서 서로 다른 폭을 가질 수 있다.
도 17c를 참조하면, 제 2 희생막들(62) 상에 제 2 마스크 패턴들(72)을 형성한다. 즉, 제 2 마스크 패턴들(72)은 제 1 마스크 패턴들(42)보다 위에 위치할 수 있다.
제 2 마스크 패턴들(72)은 도 5를 참조하여 설명한 것처럼, 화학기상증착 공정과 같은 증착 방법을 이용하여 형성될 수 있으며, 제 1 및 제 2 희생막들(30, 62)에 대해 식각 선택비를 갖는 물질로 형성될 수 있다. 이와 달리, 제 2 마스크 패턴들(72)은 제 1 마스크 패턴들(42)과 동일한 물질로 형성될 수 있다.
이 실시예에서, 제 2 마스크 패턴들(72)은 인접하는 한 쌍의 제 1 마스크 패턴들(42) 사이에서 제 1 마스크 패턴들(42)과 나란하게 형성될 수 있다. 그리고, 제 2 마스크 패턴들(72)의 폭은 제 2 희생막들(62)의 폭보다 작을 수 있다. 그러므로, 제 2 마스크 패턴들(72)에 의해 제 2 희생막들(62)의 상면 일부분이 노출될 수 있다.
이 실시예에서, 제 2 마스크 패턴들(72)은 제 1 마스크 패턴들(42)처럼 소정 영역들에서 서로 다른 선폭을 가질 수 있다. 이와 달리, 제 2 마스크 패턴들(72)은 균일한 선폭을 가질 수도 있다.
이 실시예에서, 제 1 또는 제 2 마스크 패턴들(42, 72)의 피치는, 서로 인접하는 제 1 마스크 패턴들(42)과 제 2 마스크 패턴들(72) 사이의 최대 간격보다 클 수 있다. 이에 따라, 제 1 또는 제 2 마스크 패턴들(42, 72)을 형성하는 포토리소그래피 공정시 공정 마진이 향상될 수 있다.
도 17d 및 도 17e를 참조하면, 제 1 및 제 2 마스크 패턴들(42, 72)을 이용하여 제 1 및 제 2 희생 패턴들(34, 64)을 형성할 수 있다.
상세히 설명하면, 도 6을 참조하여 설명한 것처럼, 제 1 및 제 2 마스크 패턴들(42, 72)을 식각 마스크로 이용하여 제 1 및 제 2 마스크 패턴들(42, 72) 사이에 노출된 제 2 희생막들(62)을 선택적으로 식각한다. 이에 따라 제 2 마스크 패턴들(72)이 전사된 제 2 희생 패턴들(64)이 형성될 수 있다.
제 2 희생 패턴들(64)을 형성한 후, 연속적으로 제 1 희생막(30)에 대한 식각 공정이 진행될 수 있다. 이에 따라, 도 17e에 도시된 것처럼, 제 1 및 제 2 마스크 패턴들(42, 72)이 전사된 제 1 희생 패턴들(34)이 형성될 수 있다. 구체적으로, 제 1 희생막(30)은 높이가 서로 다른 라인 형상의 제 1 및 제 2 패턴들(34a, 34b)로 분리될 수 있다. 제 1 희생 패턴들(34)은, 제 1 패턴들(34a)과 제 1 패턴들(34a)보다 높이가 작은 제 2 패턴들(34b)로 구성될 수 있다. 또한, 제 2 패턴(34b)은 인접하는 제 1 패턴들(34a) 사이에 배치되며, 제 2 패턴들(34b) 상에는 제 2 희생 패턴들(64)이 위치한다. 또한, 이 실시예에 따르면, 제 1 및 제 2 패턴들(34a, 34b)은 제 1 폭을 갖는 제 1 영역과, 제 1 폭보다 큰 제 2 폭을 갖는 제 2 영역을 포함할 수 있다.
이 실시예에 따르면, 인접하는 제 1 희생 패턴들(34)과 제 2 희생 패턴들(64) 사이의 간격은 제 1 또는 제 2 마스크 패턴들(42, 72)의 피치보다 작을 수 있다. 그리고, 제 1 및 제 2 희생 패턴들(34, 64) 사이의 최소 간격은 포토리소그래피 공정에서 최소 피처의 폭보다 작을 수 있다. 또한, 제 1 희생 패턴들(34)과 제 2 희생 패턴들(64) 사이의 간격은 소정 영역들에서 서로 다를 수 있다.
이와 같이, 제 1 및 제 2 희생 패턴들(34, 64)을 형성함에 따라, 하부막(20) 상에는 실질적으로 라인 형태의 상부 개구부들(UH)을 갖는 마스크 구조체가 형성될 수 있다. 그리고, 상부 개구부들(UH)은 제 1 및 제 2 희생 패턴들(34, 64) 사이에 하부막(20)을 노출시킬 수 있다. 마스크 구조체에 정의된 상부 개구부들(UH)의 폭은 소정 영역들에서 서로 다르게 형성될 수 있다.
이어서, 도 17f를 참조하면, 실질적으로 라인 형태의 상부 개구부들(UH)을 갖는 마스크 구조체를 이용하여 하부막(20)이 패터닝될 수 있다. 즉, 마스크 구조체에 정의된 상부 개구부들(UH)이 하부막(20)에 전사됨으로써, 하부막(20)에 하부 개구부들(LH)이 형성될 수 있다.
이후, 하부 패턴(22)을 형성한 후에 마스크 구조체(MS)는 애싱(ashing) 공정 및/또는 스트리핑(stripping) 공정에 의해 제거될 수 있다.
이와 같이 형성된 하부 패턴들(22)은 도 17g에 도시된 것처럼, 서로 나란하게 배치되는 라인 패턴들일 수 있다. 하부 패턴들(22) 각각은 서로 다른 폭을 갖는 제 1 및 제 2 영역들을 포함할 수 있다. 인접하는 하부 패턴들(22) 간의 간격은 하부 패턴들(22)의 폭보다 작을 수 있다. 즉, 하부 패턴들 간의 간격은 포토리소그래피 공정의 한계 해상도에서 구현되는 최소 선폭보다 작을 수 있다.
도 18은 본 발명의 실시예들에 따른 미세 패턴의 형성 방법에 따라 형성된 하부 패턴을 보여주는 SEM 이미지이다. 도 18에서 하부 패턴은 하부 개구부들이 정의된 절연 패턴이다. 도 18을 참조하면, 본 발명의 실시예들에 따른 미세 패턴의 형성 방법을 이용하여 형성된 하부 개구부들(LH)은 약 30nm의 폭을 갖는다. 또한, 하부 개구부들(LH)은 약 8:1의 종횡비를 갖는다.
이하, 본 발명의 실시예들에 따른 미세 패턴의 형성 방법을 이용한 반도체 소자의 제조 방법에 대해 설명한다. 본 명세서에서 언급하는 반도체 소자는 DRAM(Dynamic Random Access Memory), SRAM(Static RAM), PRAM(Phase change RAM), RRAM(Resistance RAM), MRAM(Magnetic RAM), FRAM(Ferroelectric RAM) 및 플래시(Flash) 메모리 등의 고집적 반도체 메모리 소자, MEMS(Micro Electro Mechanical Systems) 소자, 광전자(optoelectronic) 소자, 또는 CPU, DSP 등의 프로세서 등을 포함한다. 또한, 반도체 소자는 동일 종류의 반도체 소자로만 구성될 수도 있고, 하나의 완전한 기능을 제공하기 위해서 필요한 서로 다른 종류의 반도체 소자들로 구성된 SOC(System On Chip)와 같은 단일 칩 데이터 처리 소자일 수도 있다.
도 19는 본 발명의 실시예들을 이용하여 형성된 DRAM 소자의 셀 영역을 나타내는 평면도이다. 도 20a 내지 도 20g는 본 발명의 실시예들에 따른 미세 패턴 형성 방법을 이용하여 DRAM 소자를 형성하는 방법을 나타내는 단면도들로서, 도 19의 Ⅰ-Ⅰ', Ⅱ-Ⅱ' 및 Ⅲ-Ⅲ'선을 따라 자른 단면들 및 주변 회로 영역의 단면을 나타낸다.
도 19 및 도 20a를 참조하면, 셀 영역 및 주변회로 영역(PERI)을 포함하는 반도체 기판(100)이 제공된다. 반도체 기판(100)은 벌크(bulk) 실리콘 기판, 실리콘-온-인슐레이터(silicon on insulator: SOI) 기판, 게르마늄 기판, 게르마늄-온-인슐레이터(germanium on insulator: GOI) 기판, 실리콘-게르마늄 기판, 또는 선택적 에피택셜 성장(selective epitaxial growth: SEG)을 수행하여 획득한 에피택셜 박막의 기판일 수 있다.
반도체 기판(100) 내에 활성 영역들(ACT)을 정의하는 소자 분리막(102)이 형성된다. 활성 영역의 반도체 기판(100)에는 리세스 영역들이 형성될 수 있다. 리세스 영역들은 반도체 기판(100)의 표면으로부터 소정 깊이 리세스되고, 활성 영역(ACT)을 가로지르도록 배치될 수 있다. 리세스 영역 내에는 게이트 절연막을 개재하여 워드 라인들(WL)이 형성된다. 워드 라인들(WL)은 리세스 영역 내에 매립될 수 있다. 즉, 워드 라인들(WL)의 상면이 반도체 기판(100) 상면보다 낮은 레벨에 위치할 수 있다. 그리고, 워드 라인이 형성된 리세스 영역에는 절연 물질이 채워질 수 있다.
워드 라인들(WL) 양측의 활성영역에는 소오스 및 드레인 영역들(101)이 형성될 수 있다. 소오스 및 드레인 영역들(101)은 불순물이 도핑된 불순물 영역일 수 있다. 또한, 소오스 및 드레인 영역들(101)은 불순물이 도핑된 에피택셜층일 수 있으며, 에피택셜층은 반도체 기판(100) 표면 위로 융기(elevated)될 수도 있다.
이와 같이, 워드 라인들(WL) 및 소오스 및 드레인 영역들(101)을 형성함에 따라 반도체 기판(100)에는 복수개의 모스 트랜지스터들이 형성될 수 있다.
다음으로, 워드 라인들(WL)을 가로지르는 비트 라인들(BL)이 반도체 기판(100) 상에 형성될 수 있다. 비트 라인들(BL)은 반도체 기판(100) 상에 절연막을 개재하여 형성될 수 있으며, 활성 영역(ACT)과 비트 라인(BL) 사이에는 소오스 및 드레인 영역들(101)과 비트 라인(BL)을 전기적으로 연결하는 도전 패턴들(113)이 형성될 수 있다.
한편, 주변회로 영역(PERI)의 반도체 기판(100) 상에는 주변 게이트 전극(PG)이 형성될 수 있다. 주변 게이트 전극(PG)은 게이트 절연막, 게이트 도전 패턴 및 캐핑막이 차례로 적층될 수 있다. 게이트 전극 양측에는 측벽 스페이서들이 형성될 수 있다. 또한, 주변 게이트 전극(PG) 양측의 활성영역에는 소오스 및 드레인 영역들(101)이 형성될 수 있다.
워드 라인들(WL), 비트 라인들(BL) 및 주변 게이트 전극들(PG)이 형성된 반도체 기판(100) 상에는 제 1 층간 절연막(120)이 형성될 수 있다. 또한, 제 1 층간 절연막(120)을 형성하기 전에, 비트 라인들(BL) 및 주변 게이트 전극들(PG)이 형성된 반도체 기판(100)을 컨포말하게 덮는 식각 정지막(115)이 형성될 수 있다.
제 1 층간 절연막(120)은 고밀도플라즈마(HDP) 산화막, TEOS(TetraEthylOrthoSilicate), PE-TEOS(Plasma Enhanced TetraEthylOrthoSilicate), O3-TEOS(O3-Tetra Ethyl Ortho Silicate), USG(Undoped Silicate Glass), PSG(PhosphoSilicate Glass), BSG(Borosilicate Glass), BPSG(BoroPhosphoSilicate Glass), FSG(Fluoride Silicate Glass), SOG(Spin On Glass), TOSZ(Tonen SilaZene) 또는 이들의 조합으로 이루어질 수 있다. 또한, 제 1 층간 절연막(120)은 실리콘 질화물, 실리콘 산질화물 또는 낮은 유전율을 가지는 low-k 물질로 이루어질 수도 있다. 그리고, 식각 정지막(115)은 제 1 층간 절연막(120)을 식각하는 동안에 식각 선택비를 갖는 물질로 형성될 수 있으며, 예를 들어, 식각 정지막(115)은 실리콘 질화막 또는 실리콘 산질화막으로 형성될 수 있다.
이어서, 도 20b 내지 도 20f를 참조하여, 제 1 층간 절연막(120)에 콘택 홀들(CH)을 형성한다.
상세하게, 도 20b를 참조하면, 제 1 층간 절연막(120) 상에 트렌치들이 정의된 제 1 희생막(130)을 형성한다. 예를 들어, 제 1 희생막(130)은 화학기상증착 방법을 이용하여 증착된 비정질 탄소층일 수 있다.
제 1 희생막(130)에 트렌치들을 형성하는 것은, 도 1 및 도 2를 참조하여 설명한 것처럼, 제 1 희생막(130) 상에 제 1 마스크 패턴들(142)을 형성하고, 제 1 마스크 패턴들(142)을 이용하여 제 1 희생막(130)의 일부분을 식각하는 것을 포함한다.
일 실시예에 따르면, 제 1 마스크 패턴들(142)은 셀 영역의 제 1 희생막(130) 상에서 워드 라인들(WL) 또는 비트 라인들(BL)과 평행할 수 있다. 일 실시예에서, 제 1 마스크 패턴들(142)은 비트 라인(BL)과 평행하게 형성될 수 있다. 또한, 제 1 마스크 패턴들(142)은 비트 라인들(BL) 상부에 형성될 수 있다. 즉, 평면적으로 제 1 마스크 패턴들(142)은 비트 라인(BL)과 중첩될 수 있다. 한편, 제 1 마스크 패턴들(142)은 주변회로 영역(PERI)의 제 1 희생막(130) 전면을 덮을 수 있다. 즉, 주변회로 영역(PERI)에서 제 1 희생막(130)이 노출되지 않는다.
다음으로, 도 20c를 참조하면, 제 1 희생막(130)에 정의된 트렌치들 각각에 제 2 희생막들(162)을 형성한다.
제 2 희생막들(162)을 형성하는 것은 도 3 및 도 4를 참조하여 설명한 것처럼, 제 1 마스크 패턴들(142) 상에 제 1 희생막(130)에 형성된 트렌치들을 채우는 코팅막을 형성하고, 제 1 마스크 패턴들(142)의 상면이 노출될 때까지 코팅막을 이방성 식각하여 형성될 수 있다. 트렌치(T) 내에 형성된 제 2 희생막들(162)은 워드 라인들(WL)을 가로지르는 라인 형태일 수 있다. 또한, 코팅막을 이방성 식각하여 제 2 희생막들(162)을 형성함에 따라, 주변회로 영역(PERI)의 제 1 희생막(130) 상에서 제 2 희생막들(162)이 제거될 수 있다.
도 20d를 참조하면, 제 1 마스크 패턴들(142)과 제 2 희생막들(162) 상에 제 2 마스크 패턴들(172)을 형성한다.
제 2 마스크 패턴들(172)은 도 5를 참조하여 설명한 것처럼, 제 1 마스크 패턴들(142) 및 제 2 희생막들(162)을 가로질러 형성될 수 있다. 일 실시예에서, 제 2 마스크 패턴들(172)은 워드 라인들(WL)과 평행할 수 있다. 또한, 제 2 마스크 패턴(172)은 평면적으로 워드 라인들(WL)과 중첩될 수 있다. 제 2 마스크 패턴들(172)은 제 1 마스크 패턴들(142) 및 제 2 희생막들(162)의 일부분과 직접 접촉될 수 있다.
또한, 제 2 마스크 패턴들(172)은 주변회로 영역(PERI)의 제 1 마스크 패턴(142) 전면을 덮을 수 있다. 즉, 주변회로 영역(PERI)에서 제 1 희생막(130)이 노출되지 않는다.
도 20e를 참조하면, 제 1 및 제 2 마스크 패턴들(142, 172)을 이용하여 제 1 및 제 2 희생막들(130, 162)을 패터닝함으로써, 제 1 층간 절연막(120)을 노출시키는 상부 개구부들(UH)이 정의된 마스크 구조체가 형성 수 있다. 일 실시예에 따르면, 소오스 및 드레인 영역들(101)의 상부에 상부 개구부들(UH)이 형성될 수 있다.
마스크 구조체는 도 8을 참조하여 설명한 것처럼, 탄소를 포함하는 제 1 및 제 2 희생 패턴들(132, 164)을 포함할 수 있다. 그리고, 제 1 및 제 2 희생 패턴들(132, 164)에 의해 상부 개구부들(UH)이 정의될 수 있다. 여기서, 마스크 구조체의 제 1 희생 패턴(132)은 제 1 부분들(132a)과 제 1 부분들(132a) 보다 높이가 작은 제 2 부분들(132b)을 포함할 수 있으며, 제 1 희생 패턴(132)의 제 2 부분들(132b) 상에 제 2 희생 패턴들(164)이 위치한다.
도 20f를 참조하면, 마스크 구조체를 이용하여 제 1 층간 절연막(120) 및 식각 정지막(115)을 순차적으로 이방성 식각함으로써 소오스 및 드레인 영역들(101)을 노출시키는 콘택 홀들(CH)이 형성될 수 있다. 콘택 홀들(CH)의 폭은 본 발명의 실시예들에 따른 미세 패턴 형성 방법에 의해 형성되므로, 포토리소그래피 공정에 의해 구현되는 최소 선폭보다 작을 수 있다. 다시 말해, 콘택 홀들(CH)의 폭은 워드 라인들(WL) 또는 비트 라인들(BL)의 선폭보다 작을 수 있다. 즉, 일 실시예에서, 콘택 홀들(CH)은 비트 라인들(BL)의 측벽 부분에 형성되는 식각 정지막(115)을 노출시키지 않는다.
한편, 일 실시예에 따르면, 콘택 홀들(CH)을 형성하기 전에, 제 1 및 제 2 마스크 패턴들(142, 172)을 제거하는 공정이 수행될 수 있다. 제 1 및 제 2 마스크 패턴들(142, 172)이 동일한 물질로 형성된 경우, 제 1 및 제 2 마스크 패턴들(142, 172)은 동시에 제거될 수 있다.
상세히 설명하면, 제 1 및 제 2 마스크 패턴들(142, 172)은 건식 식각 또는 습식 식각 공정에 의해 제거될 수 있다. 이 때, 제 1 및 제 2 마스크 패턴들(142, 172)은 제 1 및 제 2 희생 패턴들(132, 164)에 대해 높은 식각 선택비를 가지므로, 제 1 및 제 2 희생 패턴들(132, 164) 상에서 제 1 및 제 2 마스크 패턴들(142, 172)을 선택적으로 제거할 수 있다.
일 실시예에서, 제 1 및 제 2 마스크 패턴들(142, 172)이 동일한 물질로 형성된 경우, 제 1 및 제 2 마스크 패턴들(142, 172)이 직접 접촉하고 있으므로, 제 1 및 제 2 마스크 패턴들(142, 172)의 식각 공정이 인-시츄(in-situ)로 진행될 수 있다. 다른 실시예에서, 제 1 및 제 2 마스크 패턴들(142, 172)이 서로 다른 물질로 형성된 경우, 제 1 및 제 2 마스크 패턴들(142, 172)이 순차적으로 식각될 수 있다.
한편, 다른 실시예에 따르면, 제 1 및 제 2 마스크 패턴들(142, 172)을 제거하는 공정은 제 1 층간 절연막(120)에 콘택 홀들(CH)을 형성한 후에 수행될 수도 있다. 그러나, 식각 정지막(115) 및 비트 라인들(BL) 측벽의 스페이서들이 콘택 홀들(CH)에 노출되는 경우, 제 1 및 제 2 마스크 패턴들(142, 172)을 제거하는 공정에 의해 식각 정지막(115) 및 비트 라인들(BL) 측벽의 스페이서들이 함께 제거될 수 있다. 이러한 경우, 비트 라인들(BL)이 콘택 홀(CH)에 노출될 수 있으며, 콘택 홀들(CH)에 형성되는 콘택 플러그들(BC)이 비트 라인들(BC)과 접촉될 수 있다. 따라서, 콘택 홀들(CH)을 형성하기 전에 제 1 및 제 2 마스크 패턴들(142, 172)을 제거하는 공정이 수행될 수 있다. 이러한 경우, 제 1 및 제 2 마스크 패턴들(142, 172)을 제거하는 동안, 제 1 및 제 2 희생 패턴들(132, 164)에 의해 노출된 제 1 층간 절연막(120)의 일부분이 식각될 수도 있다.
다음으로, 도 20g를 참조하면, 제 1 층간 절연막(120)에 콘택 홀들(CH)을 형성한 후에는, 애싱 및/또는 스트리핑 공정을 수행하여 제 1 및 제 2 희생 패턴들(132, 164)을 제거한다. 이어서, 콘택 홀들(CH) 내에 소오스 및 드레인 영역들(101)과 접속되는 콘택 플러그들(BC)을 형성한다.
콘택 플러그들(BC)은 제 1 층간 절연막(122) 상에 콘택 홀(CH)을 채우는 도전막을 증착하고, 도전막을 평탄화함으로써 형성될 수 있다. 콘택 플러그(BC)는 불순물이 도핑된 폴리실리콘막, 금속막, 금속 질화막 및 금속 실리사이드막 중 적어도 어느 하나 또는 이들의 조합으로 형성될 수 있다.
이와 같이 콘택 홀들(CH) 내에 형성되는 콘택 플러그들(BC)은 워드 라인들(WL) 또는 비트 라인들(BL)의 선폭보다 작은 폭을 가질 수 있다. 그리고, 콘택 플러그들(BC)은 비트 라인들(BL)의 측벽 부분에 형성되는 식각 정지막(115) 및 측벽 절연막들과 이격될 수 있다. 예를 들어, 일 실시예에서 형성되는 콘택 플러그들(BC)은 평균적으로 약 10nm 내지 40nm의 폭을 가질 수 있다. 또한, 콘택 플러그들(BC)은 약 4:1 내지 16:1의 종횡비를 가질 수 있다.
한편, 콘택 플러그들(BC)은 도 21에 도시된 것처럼 형성될 수도 있다. 도 21은 본 발명의 실시예들을 이용하여 형성된 콘택 플러그를 나타내는 도면이다.
도 21을 참조하면, 본 발명의 실시예들 이용하여 형성된 콘택 홀들(CH)을 갖는 절연 패턴(122)이 기판(100) 상에 형성될 수 있다. 즉, 콘택 홀들(CH)은 도 8에 도시된 마스크 구조체를 식각 마스크로 이용하여 절연막을 이방성 식각함으로써 형성될 수 있다.
이 실시예에 따르면, 콘택 홀(CH) 내에 도전 물질을 채우기 전에, 콘택 홀들(CH)의 내벽에 스페이서(124)가 형성될 수 있다. 스페이서(124)는 콘택 홀(CH)이 형성된 절연 패턴(122) 상에 단차 도포성이 우수한 증착 기술을 이용하여 절연막을 컨포막하게 형성한 후, 이방성 식각 공정을 수행하여 콘택 홀(CH) 내벽에 선택적으로 형성될 수 있다. 콘택 홀(CH) 내에는 스페이서(124)에 의해 미세 콘택 홀(ch)이 형성될 수 있다. 이에 따라, 미세 콘택 홀(ch)의 폭(Wb)은 콘택 홀(CH)의 폭(Wa)보다 작을 수 있다. 이후, 미세 콘택 홀(ch) 내에 도전 물질을 채워 콘택 플러그(BC)를 형성할 수 있다. 이와 같이 형성된 콘택 플러그(BC)는 콘택 홀(CH)의 폭(Wa)보다 작은 폭(Wb)을 가질 수 있다.
도 22a 내지 도 22e는 본 발명의 실시예들에 따른 미세 패턴 형성 방법을 이용하여 DRAM 소자의 캐패시터를 형성하는 방법을 나타내는 단면도들이다. 도 22a 내지 도 22e를 참조하여 설명되는 제조 방법은 도 20a 내지 20g에 이어서 진행될 수 있다.
도 22a를 참조하면, 콘택 플러그들(BC)이 형성된 제 1 층간 절연막(122) 상에 복수의 절연막들이 적층된 몰드막(210; mold layer)이 형성될 수 있다. 예를 들어, 몰드막(210)은 식각 정지막(211), 하부 몰드막(213), 지지막(215; support layer) 및 상부 몰드막(217)을 포함할 수 있다. 여기서, 하부 및 상부 몰드막들(213, 217)은 실리콘 산화물로 형성될 수 있으며, 식각 정지막(211) 및 지지막(215)은 하부 및 상부 몰드막들(213, 217)을 습식 식각하는 공정에서 하부 및 상부 몰드막들(213, 217)에 대해 식각 선택비를 갖는 물질로 형성될 수 있다. 예를 들어, 식각 정지막 및 지지막(211, 215)은 실리콘 질화물로 형성될 수 있다.
실린더형 캐패시터를 형성하는데 있어서, 몰드막(210)의 두께에 따라 스토리지 전극의 높이가 달라질 수 있으며, 스토리지 전극의 높이에 따라 캐패시터의 용량(capacitance)이 달라질 수 있다. 즉, 스토리지 전극의 높이가 증가될수록 캐패시터의 용량이 증가될 수 있다. 따라서, 몰드막(210)을 두껍게 형성하는 것이 DRAM 소자의 메모리 용량을 증가시킬 수 있다. 일 실시예에 따르면, 몰드막(210)은 약 5000Å 내지 10000Å의 두께를 가질 수 있다. 이와 같이, 두꺼운 몰드막(210)을 관통하는 스토리지 홀들을 형성하기 위해서는 몰드막(210)을 식각하는 동안 몰드막(210)에 대한 식각 선택비가 우수한 마스크 구조체가 요구된다.
이에 따라, 본 발명의 실시예들에 따른 미세 패턴의 형성 방법을 이용하여 몰드막(210)에 스토리지 홀들(SH)을 형성한다.
이 실시예에 따르면, 스토리지 홀들(SH)을 형성하기 위해, 도 1 내지 도 9을 참조하여 형성된 마스크 구조체는 탄소를 주성분으로 하는 물질로 형성된 상부 마스크 구조체(132, 164)와, 폴리실리콘으로 형성된 하부 마스크 구조체(222)로 형성될 수 있다. 여기서, 상부 마스크 구조체(132, 164)는 도 8을 참조하여 설명한 것처럼, 제 1 및 제 2 패턴들(132a, 132b)를 포함하는 제 1 희생 패턴(132)과, 제 2 희생 패턴(164)을 포함한다. 그리고, 하부 마스크 구조체(222)는 몰드막(210)을 식각하는 공정에서 몰드막(210)에 대한 식각 선택비가 상부 마스크 구조체(132a, 132b)보다 클 수 있다. 예를 들어, 하부 구조체(222)는 폴리실리콘막으로 형성될 수 있으며, 상부 마스크 구조체(132, 164)를 이용하여 폴리실리콘막을 패터닝함으로써 형성될 수 있다.
이어서, 상부 및 하부 마스크 구조체들(132, 164, 222)을 식각 마스크로 이용하여 몰드막(210)을 이방성 식각한다. 이에 따라, 도 22b에 도시된 것처럼, 콘택 플러그들(BC)을 노출시키는 스토리지 홀들(SH)이 형성된 몰드 패턴(212, 214, 216, 218)이 형성될 수 있다. 일 실시예에서, 스토리지 홀들(SH)은 약 6:1 내지 16:1의 종횡비를 가질 수 있다.
이후, 도 22c를 참조하면, 스토리지 홀들(SH) 내에 스토리지 전극들(232)이 형성될 수 있다. 스토리지 전극(232)은 스토리지 홀(SH)의 내벽을 따라 컨포말하게 도전막을 증착하고, 상부 몰드 패턴(218)에 증착된 도전막을 제거함으로써 스토리지 홀들(SH) 각각에 실린더 형태의 스토리지 전극(232)을 형성할 수 있다.
스토리지 전극들(232)을 형성한 후에는 도 22d에 도시된 것처럼, 지지 패턴(216')이 형성될 수 있다. 지지 패턴을 형성하는 것은, 스토리지 전극(232)의 내부를 채우는 희생막(219)을 형성하고, 지지막(216)의 일부분을 노출시키는 개구부들을 희생막(219)에 형성한다. 이어서, 개구부들에 노출된 지지막(216)의 일부분들을 제거함으로써 지지 패턴(216')이 형성될 수 있다. 지지 패턴(216')을 형성함에 따라 스토리지 전극들(232) 사이의 하부 몰드막(214)의 일부분들이 노출될 수 있다. 즉, 지지 패턴(216')은 스토리지 전극들(232)의 외측벽을 둘러싸면서 하부 몰드막(214)의 일부분을 노출시킬 수 있다. 이와 같은 지지 패턴(216')은, 후속 공정에서 상부 및 하부 몰드막들(214, 218)을 제거한 후에, 종횡비가 큰 스토리지 전극들(232)이 쓰러지는 것을 방지할 수 있다.
이어서, 도 22d를 참조하면, 하부 및 상부 몰드 패턴들(214, 218)을 선택적으로 제거하는 식각 공정이 수행될 수 있다. 그리고, 스토리지 전극(232)의 내벽 및 외벽을 따라 컨포말하게 유전막(233)이 형성될 수 있다. 또한, 유전막(233) 상에는 상부 전극(234)이 형성될 수 있다.
도 23은 본 발명의 실시예들에 따른 미세 패턴 형성 방법을 이용하여 형성된 핀(fin) 타입의 전계 효과 트랜지스터를 나타내는 사시도이다.
도 23에 도시된 핀 타입의 전계 효과 트랜지스터는 기판(100)의 상면으로부터 돌출된 활성 패턴들(AP)이 채널 영역으로 사용될 수 있다. 활성 패턴들(AP)은 기판(100) 상에 2차원적으로 배열될 수 있으며, 단결정 또는 다결정 반도체 물질이거나 반도체 기판(100)으로부터 성장된 에피택셜층일 수 있다.
이 실시예에 따르면, 활성 패턴들(AP)은 바(Bar) 형태를 가질 수 있으며, 활성 패턴들(AP) 사이에는 소자 분리막(102)이 배치될 수 있다. 소자 분리막(102)의 상면은 활성 패턴들(AP)의 상면보다 아래에 위치할 수 있다. 즉, 소자 분리막(102)에 의해 활성 패턴들(AP)의 양측면 및 상부면이 노출될 수 있다. 한편, 도면에는 활성 패턴들(AP)이 게이트 전극들(GP)과 수직하게 배치된 것을 도시하였으나, 활성 패턴들(AP)은 게이트 전극들(GP)과 비평행(non-parallel)하고 비수직(non-perpendicular)하게 배치될 수도 있다.
게이트 전극들(GP)은 활성 패턴들(AP)을 가로질러 배치될 수 있다. 구체적으로, 게이트 전극들(GP)은 활성 패턴들(AP)의 양측벽들 및 상면을 컨포말하게 덮을 수 있다. 그리고, 게이트 전극(GP)과 활성 패턴들(AP) 사이에는 게이트 절연막(GI)이 개재될 수 있다. 게이트 전극(GP) 양측의 활성 패턴들(AP)에는 불순물 영역이 도핑된 소오스/드레인 영역들이 형성될 수 있다. 이와 같은 구조에서, 게이트 전극(GP)과 인접하는 활성 패턴들(AP)의 측벽 부분들 및 상부 부분들에는 전계 효과 트랜지스터의 채널 영역이 형성될 수 있다.
이와 같은 핀 타입 전계 효과 트랜지스터에서 활성 패턴들(AP)은 본 발명의 실시예들에 따른 미세 패턴 형성 방법에 의해 형성될 수 있다.
상세히 설명하면, 기판(100) 상에 도 1 내지 도 8을 참조하여 설명한 것처럼, 마스크 구조체(도 8의 MS)를 형성한다. 여기서 마스크 구조체(도 8의 MS)에 형성된 상부 개구부들(도 8의 UH)은 평면적으로 바(bar) 형상을 가질 수 있다. 그리고, 상부 개구부들(도 8의 UH)은 기판(100)의 상면을 노출시킬 수 있다. 이어서, 마스크 구조체(도 8의 MS)를 식각 마스크로 이용하여 기판(100)의 일부분을 이방성 식각한다. 이에 따라 상부 개구부들(도 8의 UH)에 의해 노출된 기판(100)의 상면이 리세스되어 기판(100)에 하부 개구부들(도 9의 LH)이 형성될 수 있다. 여기서, 하부 개구부들(도 9의 LH)의 양측벽은 활성 패턴(AP)의 양측벽을 정의한다. 이후, 마스크 구조체(도 8의 MS)가 제거되어 기판(100)에 활성 패턴들(AP)이 형성될 수 있다.
도 24는 본 발명의 실시예들에 따른 미세 패턴 형성 방법을 이용하여 형성된 수직 채널을 갖는 트랜지스터의 사시도이다.
도 24에 도시된 실시예에 따른 수직 채널 트랜지스터는 기판(100)의 상면으로부터 돌출된 활성 패턴들(AP)이 채널 영역으로 사용될 수 있다. 활성 패턴들(AP)은 기판(100) 상에 2차원적으로 배열될 수 있으며, 단결정 또는 다결정 반도체 물질이거나 반도체 기판(100)으로부터 성장된 에피택셜층일 수 있다.
활성 패턴들(AP)은 기판(100) 상의 제 1 영역(R1), 기판(100) 과 제 1 영역(R1) 사이의 제 2 영역(R2) 및 기판(100)과 제 2 영역(R2) 사이의 제 3 영역(R3)을 포함할 수 있다. 즉, 제 3, 제 2 및 제 1 영역들(R3, R2, R1)은 기판(100) 상에 차례로 그리고 직접 접촉하면서 배치된다. 제 1 및 제 3 영역들(R1, R3)은 기판(100)과 다른 도전형이고, 제 2 영역(R2)은 기판(100)과 같은 도전형 또는 진성 반도체일 수 있다. 예를 들어, 기판(100)이 P형 반도체인 경우, 제 1 및 제 3 영역들(R1, R3)은 N형이고, 제 2 영역(R2)은 P형 또는 진성(intrinsic)일 수 있다.
워드 라인들(WL)은 활성 패턴들(AP)의 제 2 영역들(R2)을 가로질러 배치될 수 있다. 활성 패턴들(AP)의 제 2 영역(R2)과 워드 라인(WL) 사이에는 게이트 절연막(GI)이 개재될 수 있다.
비트 라인들(BL)은 활성 패턴들(AP)의 제 3 영역들(R3)과 전기적으로 연결될 수 있으며, 워드 라인들(WL)을 가로질러 배치될 수 있다. 즉, 비트 라인들(BL)은 활성 패턴들(AP)의 제 3 영역들(R3)을 가로질러 배치될 수 있다.
워드 라인들(WL) 및 비트 라인들(BL)은 도전물질로 형성될 수 있다. 예를 들어, 워드 라인들(WL) 및 비트 라인들(BL)은 도핑된 반도체 물질(ex, 도핑된 실리콘, 도핑된 게르마늄 등), 도전성 금속질화물(ex, 질화티타늄, 질화탄탈늄 등), 금속(ex, 텅스텐, 티타늄, 탄탈늄등), 금속-반도체 화합물(ex, 텅스텐 실리사이드, 코발트 실리사이드, 티타늄 실리사이드 등) 등에서 선택된 적어도 하나를 포함할 수 있다. 게이트 유전막(125)은 산화물, 질화물 및/또는 산화질화물 등으로 형성될 수 있다.
이와 같은 구조에서, 활성 패턴들(AP)의 제 1 영역(R1)은 수직 채널 트랜지스터의 드레인 전극으로 이용되고, 활성 패턴들(AP)의 제 3 영역(R3)은 수직 채널 트랜지스터의 소오스 전극으로 이용될 수 있다. 또한, 활성 패턴들(AP)의 제 2 영역(R2)은 수직 채널 트랜지스터의 채널 영역으로 이용될 수 있다.
이와 같은 수직 채널 트랜지스터에서 기둥 형태의 활성 패턴들(AP)은 본 발명의 실시예들에 따른 미세 패턴 형성 방법에 의해 형성될 수 있다. 예를 들어, 기둥 형태의 활성 패턴들(AP)은 다음과 같이 형성될 수 있다.
도 1 내지 도 8을 참조하여 형성된 기판 상에 제 1 마스크 구조체가 형성될 수 있다. 이 때, 제 1 마스크 구조체는 도 23을 참조하여 설명한 것처럼, 평면적으로 바 형상의 상부 개구부들 가질 수 있다. 이어서, 제 1 마스크 구조체를 이용하여 기판(100)의 일부분을 식각한다. 이에 따라, 상부 개구부들에 의해 노출된 기판(100)의 상면이 리세스되어, 기판(100)에 제 1 하부 개구부들(LH1)이 형성될 수 있다. 즉, 제 1 마스크 구조체에 의해 기판(100)에는 도 23에 도시된 것처럼, 바 형상의 활성 패턴들(AP)이 형성될 수 있다. 여기서, 제 1 하부 개구부들(LH1)은 활성 패턴(AP)에서 마주하는 한 쌍의 제 1 측벽들을 정의할 수 있다.
이후, 바 형상의 활성 패턴들을 가로지르는 상부 개구부들을 갖는 제 2 마스크 구조체가 기판(100) 상에 형성될 수 있다. 이이서, 상부 개구부들에 의해 노출된 바 형상의 활성 패턴들(AP)을 이방성 식각할 수 있다. 이에 따라 기판(100)에 제 2 하부 개구부들(LH2)이 형성될 수 있다. 제 2 하부 개구부들(LH2)은 활성 패턴들(AP)에서 마주하는 한 쌍의 제 2 측벽들을 정의할 수 있다.
바 형상의 상부 개구부들을 갖는 마스크 구조체를 2번 이용하여 기둥 형태의 활성 패턴들(AP)을 형성함에 따라, 활성 패턴들(AP)은 평면적으로 사각형 형태를 가질 수 있다.
한편, 활성 패턴들(AP)을 형성하는 것은, 기판(100) 상에 도 8에 도시된 하부 패턴(도 8의 22)을 형성하고, 선택적 에피택시얼 성장(selective epitaxial growth) 공정을 수행하여 기판(100)으로부터 반도체막을 선택적으로 성장시켜 형성될 수도 있다.
도 25는 본 발명의 실시예들에 따른 미세 패턴 형성 방법을 이용하여 형성된 3차원 반도체 메모리 장치를 나타내는 사시도이다.
일 실시예에 따른 3차원 반도체 메모리 장치는 공통 소오스 라인(CSL), 복수개의 비트라인들(BL) 및 공통 소오스 라인(CSL)과 비트라인들(BL) 사이에 배치되는 복수개의 셀 스트링들(CSTR)을 포함할 수 있다.
공통 소오스 라인(CSL)은 기판(100) 상에 배치되는 도전성 박막 또는 기판(100) 내에 형성되는 불순물 영역일 수 있다. 비트라인들(BL)은 기판(100)으로부터 이격되어 그 상부에 배치되는 도전성 패턴들(예를 들면, 금속 라인)일 수 있다. 비트라인들(BL)은 2차원적으로 배열되고, 그 각각에는 복수개의 셀 스트링들(CSTR)이 병렬로 연결된다. 이에 따라 셀 스트링들(CSTR)은 공통 소오스 라인(CSL) 또는 기판(100) 상에 2차원적으로 배열된다.
셀 스트링들(CSTR) 각각은 공통 소오스 라인(CSL)과 비트라인들(BL) 사이에 배치되는, 복수 개의 하부 선택 라인들(LSL1, LSL2), 복수개의 워드라인들(WL0-WL3) 및 복수 개의 상부 선택 라인들(USL1, USL2)을 포함한다. 하부 선택 라인들(LSL1, LSL2), 워드라인들(WL0-WL3) 및 상부 선택 라인들(USL1, USL2)은 기판(100) 상에 적층된 도전 패턴들일 수 있다.
또한, 셀 스트링들(CSTR) 각각은 공통 소오스 라인(CSL)으로부터 수직하게 연장되어 비트 라인(BL)에 접속하는 반도체 기둥(PL; pillar)을 포함할 수 있다. 반도체 기둥들(PL)은 하부 선택 라인들(LSL1, LSL2), 워드라인들(WL0-WL3) 및 상부 선택 라인들(USL1, USL2)을 관통하도록 형성될 수 있다. 다시 말해, 반도체 기둥들(PL)은 기판(100) 상에 적층된 복수 개의 도전 패턴들을 관통할 수 있다. 이에 더하여, 반도체 기둥(PL)은 몸체부(B) 및 몸체부(B)의 일단 또는 양단에 형성되는 불순물 영역들을 포함할 수 있다. 예를 들면, 드레인 영역(D)이 반도체 기둥(PL)의 상단(즉, 몸체부(B)와 비트라인(BL) 사이)에 형성될 수 있다.
워드라인들(WL0-WL3)과 반도체 기둥들(PL) 사이에는 데이터 저장막(DS)이 배치될 수 있다. 일 실시예에 따르면, 데이터 저장막(DS)은 전하저장막일 수 있다. 예를 들면, 데이터 저장막(DS)은 트랩 절연막, 부유 게이트 전극 또는 도전성 나노 도트들(conductive nano dots)을 포함하는 절연막 중의 한가지일 수 있다.
하부 선택 라인(LSL1, LSL2)과 반도체 기둥들(PL) 사이 또는 상부 선택 라인들(USL1, USL2)과 반도체 기둥(PL) 사이에는, 트랜지스터의 게이트 절연막으로 사용되는 유전막이 배치될 수 있다. 여기서, 유전막은 데이터 저장막(DS)과 동일한 물질로 형성될 수도 있으며, 통상적인 모오스펫(MOSFET)을 위한 게이트 절연막(예를 들면, 실리콘 산화막)일 수도 있다.
이와 같은 구조에서, 반도체 기둥들(PL)은, 하부 선택 라인들(LSL1, LSL2), 워드라인들(WL0-WL3) 및 상부 선택 라인들(USL1, USL2)과 함께, 반도체 기둥(PL)을 채널 영역으로 사용하는 모오스 전계 효과 트랜지스터(MOSFET)를 구성할 수 있다. 이와 달리, 반도체 기둥들(PL)은, 하부 선택 라인들(LSL1, LSL2), 워드라인들(WL0-WL3) 및 상부 선택 라인들(USL1, USL2)과 함께, 모오스 커패시터(MOS capacitor)를 구성할 수 있다.
이러한 경우, 하부 선택 라인(LSL1, LSL2), 복수개의 워드라인들(WL0-WL3) 및 복수개의 상부 선택 라인들(USL1, USL2)은 선택 트랜지스터 및 셀 트랜지스터의 게이트 전극들로서 각각 사용될 수 있다. 그리고, 하부 선택 라인들(LSL1, LSL2), 워드라인들(WL0-WL3) 및 상부 선택 라인들(USL1, USL2)에 인가되는 전압으로부터의 기생 전계(fringe field)에 의해 반도체 기둥들(PL)에 반전 영역들(inversion layer)이 형성될 수 있다. 반도체 기둥들(PL)에 형성되는 반전 영역들은 공통 소오스 라인(CSL)으로부터 선택된 비트라인을 전기적으로 연결하는 전류 통로를 형성한다.
즉, 셀 스트링(CSTR)은 하부 및 상부 선택 라인들(LSL1, LSL2, USL1, USL2)에 의해 구성되는 하부 및 선택 트랜지스터들과 워드 라인들(WL0-WL3) 에 의해 구성되는 셀 트랜지스터들이 직렬 연결된 구조를 가질 수 있다.
이와 같이 반도체 기둥들(PL)을 포함하는 3차원 반도체 메모리 소자에서, 반도체 기둥들(PL)은 본 발명의 실시예들에 따른 미세 패턴 형성 방법을 이용하여 형성될 수 있다.
상세히 설명하면, 도 25에 도시된 3차원 반도체 메모리 소자를 형성하는 것은 기판(100) 상에 도전 패턴들과 절연 패턴들이 번갈아 적층된 적층 구조체를 형성하는 것과, 적층 구조체를 관통하는 복수 개의 콘택 홀들을 형성하는 것 및 콘택 홀들 내에 앞에서 상술한 반도체 기둥들(PL)을 형성하는 것을 포함할 수 있다. 여기서, 콘택 홀들은 앞에서 상술한 마스크 구조체(도 8의 MS)를 이용하여 형성될 수 있다. 즉, 마스크 구조체(도 8의 MS)를 이용하여 도전 패턴들과 절연 패턴들이 번갈아 적층된 적층 구조체를 패터닝할 수 있다.
도 26a 및 도 26b는 본 발명의 실시예들에 따른 미세 패턴 형성 방법을 이용하여 형성된 가변 저항 메모리 소자의 단면도들이다.
도 26a 및 도 26b에 도시된 실시예에 따르면, 미세 패턴의 형성 방법을 이용하여 가변 저항 메모리 소자를 형성할 수 있다.
도 26a를 참조하면, 가변 저항 메모리 소자 복수 개의 워드 라인들(WL)과, 워드 라인들(WL)을 가로지르는 복수개의 비트 라인들(BL)을 포함한다. 그리고, 워드 라인들(WL)과 비트 라인들(BL)이 교차하는 지점에 각각 메모리 셀이 배치될 수 있다. 메모리 셀들 각각은 직렬로 연결된 데이터 저장 소자와 선택 소자를 포함한다. 선택 소자는 데이트 저장 소자와 워드 라인(WL) 사이에 연결될 수 있다. 도면에는 선택 소자로서 다이오드(D; diode)만을 개시하고 있으나, 모스(MOS) 트랜지스터 또는 바이폴라(bipolar) 트랜지스터가 이용될 수도 있다
상세하게, 복수 개의 워드 라인들(WL)을 갖는 반도체 기판(100) 상에 하부 절연막(122)이 제공된다. 하부 절연막(122)에는 본 발명의 실시예들에 따른 미세 패턴의 형성 방법을 이용하여 콘택 홀들(H)이 형성될 수 있다.
하부 절연막(122)에 정의된 콘택 홀들(H)은 워드 라인(WL)의 상면을 노출시킬 수 있다. 콘택 홀(H) 내에는 다이오드(D)가 형성될 수 있다. 다이오드(D)는 차례로 적층된 n형 반도체막(117n) 및 p형 반도체막(117p)을 포함할 수 있다. N형 반도체막(117n)과 p형 반도체막(117p)이 접하는 계면은 콘택 홀(H) 내에 배치될 수 있다. 또한, 콘택 홀(H) 내에는 다이오드(D)와 데이터 자장 소자를 연결하는 하부 전극(310)이 형성될 수 있다.
하부 전극(310) 상에는 데이터 저장막(320)이 형성될 수 있다. . 데이터 저장막(320)은 비트 라인들(BL)은 워드 라인들(WL)을 가로질러 배치되는 비트 라인(BL)과 상부 전극(330)을 통해 연결될 수 있다. 예를 들어, 데이터 저장막(320)은 전하 트랩 물질, 상변환 물질, 가변 저항 물질, 또는 자성 물질을 포함할 수 있다. 예를 들어, 상변환 물질은 칼코게나이드(chalcogenide) 원소인 텔루리움(Te) 및 셀레니움(Se) 중 선택된 적어도 하나를 함유할 수 있다. 그리고, 가변 저항 물질은 페로브스카이트(perovskite) 구조를 갖는 거대 자기저항 물질막(colossal magnetro-resistive material layer; CRM 물질막), 고온 초전도 물질막(hightemperature super conducting material layer; HTSC 물질막) 또는 2가지의 안정한 저항성 상태를 갖는 전이 금속 산화막일 수 있다
한편, 도 26b를 참조하면, 즉, 워드 라인(WL)이 형성된 반도체 기판(100) 상에 선택 소자(예를 들어, 다이오드 또는 트랜지스터)와 연결된 하부 전극(310)을 형성하고, 하부 절연막(122)에 대해 패터닝 공정을 수행하여, 하부 절연막(122)에 하부 전극의 일부를 노출시키는 홀들이 형성될 수 있다. 여기서, 홀들은 본 발명의 실시예들에 따른 미세 패턴의 형성 방법을 이용하여 콘택 홀들이 형성될 수 있다. 그리고, 이와 같이 형성된 홀 내에는 데이터 저장막(320)이 형성될 수 있다. 데이터 저장막(320)은 앞에서 상술한 것처럼, 전하 트랩 물질, 상변환 물질, 가변 저항 물질, 또는 자성 물질을 포함할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (33)

  1. 하부막 상에, 제 1 희생막 및 제 1 마스크 패턴들을 차례로 형성하고,
    상기 제 1 마스크 패턴들을 식각 마스크로 사용하여 상기 제 1 희생막을 패터닝함으로써, 트렌치들을 정의하는 제 1 희생 패턴들을 형성하고,
    상기 트렌치들을 채우는 제 2 희생막을 형성하고,
    상기 제 1 마스크 패턴들이 노출되도록 상기 제 2 희생막을 식각하여, 상기 제 2 희생막을 상기 트렌치들 내에 잔류시키고,
    상기 제 1 마스크 패턴들 상에 상기 트렌치들을 가로지르는 제 2 마스크 패턴들을 형성하고, 그리고
    상기 제 2 마스크 패턴들을 식각 마스크로 사용하여 상기 제 2 희생막을 패터닝함으로써, 상기 트렌치들 내에 상부 개구부들을 정의하는 제 2 희생 패턴들을 형성하는 것을 포함하되,
    상기 상부 개구부들은 상기 제 2 희생 패턴들 아래의 상기 제 1 희생막을 노출하고,
    상기 제 1 희생 패턴들과 상기 제 2 희생 패턴들을 서로 교차하는 미세 패턴 형성 방법.
  2. 제 1 항에 있어서,
    상기 제 1 및 제 2 희생막들은 탄소를 포함하는 물질로 형성되는 미세 패턴 형성 방법.
  3. 삭제
  4. 제 1 항에 있어서,
    상기 상부 개구부들을 형성하는 것은,
    상기 제 1 및 제 2 마스크 패턴들을 이용하여 상기 제 2 희생막 아래의 상기 제 1 희생막을 패터닝하여, 서로 평행한 제 1 부분들 및 인접하는 상기 제 1 부분들 사이에서 서로 이격된 제 2 부분들을 포함하는 제 1 희생 패턴을 형성하는 것을 포함하는 미세 패턴 형성 방법.
  5. 제 1 항에 있어서,
    상기 하부막에 상기 상부 개구부들이 전사됨으로써 형성되는 하부 개구부들을 형성하는 것을 더 포함하는 미세 패턴 형성 방법.
  6. 제 1 항에 있어서,
    상기 제 1 마스크 패턴들의 일부분들은 상기 제 2 마스크 패턴들과 직접 접촉하는 미세 패턴 형성 방법.
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
  13. 하부막 상에 제 1 희생막 및 제 1 마스크 패턴들을 형성하고,
    상기 제 1 마스크 패턴들을 식각 마스크로 이용하여 상기 제 1 희생막을 패터닝함으로써, 제 1 방향으로 연장되며 서로 이격된 트렌치들을 형성하고,
    상기 제 1 마스크 패턴들 상에서 상기 트렌치들을 채우는 제 2 희생막을 형성하고,
    상기 제 2 희생막을 패터닝하여 상기 제 1 마스크 패턴들을 노출시킴으로써, 상기 제 2 희생막의 일부분들을 상기 트렌치들 내에 잔류시키고,
    상기 제 1 마스크 패턴들 상에 상기 제 1 마스크 패턴들을 가로지르는 제 2 마스크 패턴들을 형성하고,
    상기 제 2 마스크 패턴들을 식각 마스크로 이용하여 상기 제 2 희생막을 패터닝함으로써, 상부 개구부를 정의하는 제 2 희생 패턴들을 상기 트렌치 내에 국소적으로 형성하고, 그리고
    상기 제 1 및 제 2 희생 패턴들을 식각 마스크로 이용하여 상기 하부막을 패터닝함으로써 상기 상부 개구부 아래의 상기 하부막에 하부 개구부를 형성하는 것을 포함하되,
    상기 상부 개구부는 상기 제 2 희생 패턴들 아래의 상기 제 1 희생 패턴들을 노출하는 미세 패턴 형성 방법.
  14. 제 13 항에 있어서,
    상기 제 1 희생막은 화학 기상 증착 방법을 이용하여 형성된 비정질 탄소층이고,
    상기 제 2 희생막은 스핀 코팅 기술을 사용하여 형성되고 탄소를 포함하는 물질을 포함하는 미세 패턴 형성 방법.
  15. 제 13 항에 있어서,
    상기 트렌치들 사이의 간격은 상기 트렌치들의 폭보다 작은 미세 패턴 형성 방법.
  16. 제 13 항에 있어서,
    상기 상부 개구부는 상기 트렌치들 내에서 상기 제 2 희생 패턴들에 의해 공간적으로 분리된 빈 공간들인 미세 패턴 형성 방법.
  17. 제 13 항에 있어서,
    상기 제 1 희생막은 서로 평행한 제 1 부분들과, 상기 제 1 부분들 사이의 상기 제 2 희생 패턴들 아래에 형성된 제 2 부분들을 포함하는 미세 패턴 형성 방법.
  18. 제 13 항에 있어서,
    상기 제 2 희생 패턴은 상기 트렌치들의 장축과 평행하되, 제 1 폭을 갖는 제 1 영역과, 상기 제 1 폭과 다른 제 2 폭을 갖는 제 2 영역을 포함하는 미세 패턴 형성 방법.
  19. 삭제
  20. 삭제
  21. 삭제
  22. 워드 라인들 및 상기 워드 라인들을 가로지르는 비트 라인들을 포함하는 반도체 소자의 제조 방법에 있어서,
    상기 제조 방법은,
    하부막 상에 상기 워드 라인들 또는 상기 비트 라인들을 가로지르는 트렌치들을 정의하는 제 1 희생 패턴들을 형성하고,
    상기 트렌치들 내에 제 2 희생막을 형성하고,
    상기 제 2 희생막을 패터닝하여 상기 트렌치들 내에 국소적으로 상부 개구부들을 정의하는 제 2 희생 패턴들을 형성하고, 그리고
    상기 제 1 및 제 2 희생 패턴들을 이용하여 상기 하부막을 패터닝함으로써 상기 상부 개구부들 아래의 상기 하부막에 하부 개구부들을 형성하는 것을 포함하되,
    상기 상부 개구부들은 상기 제 2 희생 패턴들 아래의 상기 제 1 희생 패턴들을 노출하는 반도체 소자의 제조 방법.
  23. 제 22 항에 있어서,
    상기 하부막은 상기 워드 라인을 게이트 전극으로 이용하는 모스 트랜지스터들을 포함하는 반도체 기판을 포함하며,
    상기 제조 방법은 상기 하부 개구부들 내에 도전 물질을 채워 상기 모스 트랜지스터에 전기적으로 연결되는 콘택 플러그들을 형성하는 것을 더 포함하는 반도체 소자의 제조 방법.
  24. 제 22 항에 있어서,
    상기 하부 개구부들 내에 커패시터의 하부 전극들을 형성하는 단계를 더 포함하되,
    상기 커패시터 하부 전극들은 상기 하부 개구부들을 주형(mold)으로 이용하여 형성되는 반도체 소자의 제조 방법.
  25. 삭제
  26. 삭제
  27. 제 22 항에 있어서,
    상기 제 1 및 제 2 희생 패턴들은 탄소를 포함하는 물질로 형성되는 반도체 소자의 제조 방법.
  28. 삭제
  29. 제 22 항에 있어서,
    상기 하부막은 상기 워드 라인들 및 상기 비트 라인들을 포함하는 셀 영역과, 상기 셀 영역 주변의 주변 회로 영역을 포함하되,
    상기 제 1 희생 패턴을 형성하는 것은,
    상기 셀 영역 및 상기 주변 회로 영역의 상기 하부막 상에 화학 기상 증착 방법을 이용하여 비정질 탄소층으로 이루어진 제 1 희생막을 형성하고,
    상기 주변 회로 영역에서 상기 제 1 희생막을 덮으며, 상기 셀 영역에서 상기 제 1 희생막의 일부분들을 선택적으로 노출시키는 제 1 마스크 패턴을 형성하고,
    상기 제 1 마스크 패턴들을 이용하여 상기 제 1 희생막을 패터닝하는 것을 포함하는 반도체 소자의 제조 방법.
  30. 제 29 항에 있어서,
    상기 제 2 희생 패턴들을 형성하는 것은,
    상기 제 1 마스크 패턴의 일부분들과 직접 접촉하면서, 상기 제 2 희생막의 일부분들을 노출시키는 제 2 마스크 패턴들을 형성하고,
    상기 제 2 마스크 패턴들에 노출된 상기 제 2 희생막의 일부분들을 제거하는 것을 포함하는 반도체 소자의 제조 방법.
  31. 제 30 항에 있어서,
    상기 하부 개구부들을 형성하기 전에,
    상기 제 1 및 제 2 마스크 패턴들을 연속적으로 제거하는 것을 더 포함하는 반도체 소자의 제조 방법.
  32. 하부막 상에 제 1 희생막을 형성하는 것;
    상기 제 1 희생막 상에 제 1 하드 마스크막을 형성하는 것;
    상기 제 1 하드 마스크막을 패터닝하여 제 1 방향을 따라 연장되며 서로 이격된 제 1 하드 마스크 라인들을 형성하는 것;
    상기 제 1 하드 마스크 라인들 및 상기 제 1 희생막 상에 제 2 희생막을 형성하는 것;
    상기 제 2 희생막을 에치백하여 상기 제 1 하드 마스크 라인들을 노출시키는 것;
    상기 제 2 희생막 및 상기 제 1 희생 마스크 라인들 상에 제 2 하드 마스크막을 형성하는 것;
    상기 제 2 하드 마스크막을 패터닝하여 상기 제 1 방향과 다른 제 2 방향으로 연장되며 서로 이격된 제 2 하드 마스크 라인들을 형성하되, 상기 제 2 하드 마스크 라인들 및 상기 제 1 하드 마스크 라인들에 의해 하드 마스크 오프닝들이 정의되는 것;
    상기 제 1 및 제 2 하드 마스크 라인들을 식각 마스크로 이용하여 상기 제 1 및 제 2 희생막들을 식각함으로써, 상기 하드 마스크 오프닝들을 상기 제 1 희생막으로 전사시켜 오프닝들을 형성하는 것; 및
    상기 제 1 희생막의 상기 오프닝들을 통해 노출된 상기 하부막을 식각함으로써, 상기 하부막에 하부 오프닝들을 형성하는 것을 포함하되,
    상기 제 1 희생막의 상기 오프닝들은 상기 제 2 희생막 아래의 상기 제 1 희생막을 노출하는 미세 패턴 형성 방법.
  33. 제 32 항에 있어서,
    상기 제 2 하드 마스크 라인들은 상기 제 1 하드 마스크 라인들의 일부분들과 접촉하는 미세 패턴 형성 방법.
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