CN110707005B - 半导体装置及其形成方法 - Google Patents

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Abstract

本发明公开一种半导体装置及其形成方法，该半导体装置包含基底与设置在基底上的材料层。材料层包含多个第一图案与多个第二图案与多个第三图案，第一图案相互平行且分离地排列于基底的第一区域内并排列成一阵列，第二图案相互平行且分离地排列于第一图案的两相对侧之外，第三图案相互平行且分离地排列于第一图案的另两相对外侧之外，其中，各该第三图案的尺寸大于各该第一图案的尺寸。

Description

半导体装置及其形成方法
技术领域
本发明涉及一种半导体装置的制作工艺，特别是一种利用多重图案化(multiplepatterning)制作工艺来形成半导体装置的制作工艺。
背景技术
在半导体制作工艺中，一些微结构的制造，需要在半导体基材/膜层、介电材料层或金属材料层等适当的基材或材料层中，利用光刻及蚀刻等制作工艺，形成具有精确尺寸的微小图案。为达到此目的，在传统的半导体技术中，是在目标材料层之上形成掩模层(mask layer)，以便先在该掩模层中形成/定义这些微小图案，随后将该等图案转移至目标膜层。一般而言，掩模层例如是通过光刻制作工艺形成的图案化光致抗蚀剂层，和/或利用该图案化光致抗蚀剂层形成的图案化掩模层。
随着集成电路的复杂化，这些微小图案的尺寸不断地减小，所以用来产生特征图案的设备就必须满足制作工艺分辨率及叠对准确度(overlay accuracy)的严格要求，单一图案化(single patterning)方法已无法满足制造微小线宽图案的分辨率需求或制作工艺需求。是以，如何改良该些微结构的现有制作工艺即为本领域现今的重要课题之一。
发明内容
本发明的一目的在于提供一种半导体装置及其形成方法，其是利用多重图案化制作工艺分别形成相互交错的网格图案。由此，可在简化制作工艺与节省掩模数的前提下，形成布局相对密集且尺寸相对微小的半导体结构。
为达上述目的，本发明的一实施例提供一种半导体装置，其包含一基底与一材料层。该材料层是设置在该基底上并包含多个第一图案与多个第二图案与多个第三图案。该些第一图案与该些第二图案相互平行且分离地排列成一阵列，该些第二图案位于该些第一图案的两相对侧，该些第三图案相互平行且分离地位于该些第一图案的另两相对侧，其中，各该第三图案的尺寸大于各该第一图案的尺寸。
为达上述目的，本发明的一实施例提供一种半导体装置的形成方法，其包含以下步骤。首先，提供一基底。接着，在该基底上形成一材料层。然后，图案化该材料层以形成相互平行且分离地排列的多个第一图案、多个第二图案与多个第三图案。其中，该些第一图案与该些第二图案排列成一阵列，该些第二图案形成在该些第一图案的两相对侧，该些第三图案形成在该些第一图案的另两相对侧，其中，各该第三图案的尺寸大于各该第一图案的尺寸。
整体来说，本发明是利用多重图案化制作工艺形成彼此交错但不完全重叠的网格状开口，由此可将目标层进一步图案化而形成尺寸更小的图案，例如是使各图案的间距可达到约为65至70纳米的范围，但不以此为限。在此状况下，本发明即可在避免使用侧壁转移技术的前提下，仍能形成布局相对密集且尺寸相对微小的微结构等，进而达到制作工艺简化与成本节省的目的。由此，本发明的形成方法可实际应用于半导体制作工艺中，例如用于一动态随机处理存储器(dynamic random access memory,DRAM)装置的制作工艺，以形成其内电连接各存储节点(storage node contact,SNC)的接触垫。
附图说明
图1至图5为本发明第一优选实施例中半导体装置的形成方法的步骤示意图；其中
图1为第一优选实施例中该形成方法的光掩模示意图；
图2为一半导体装置于形成一光致抗蚀剂结构后的示意图；
图3为一半导体装置于形成另一光致抗蚀剂结构后的示意图；
图4为一半导体装置于形成再一光致抗蚀剂结构后的示意图；
图5为一半导体装置于形成图案后的示意图；
图6至图7为本发明第二优选实施例中半导体装置的形成方法的步骤示意图；
图8为本发明第三优选实施例中半导体装置的形成方法的步骤示意图；
图9至图10为本发明第四优选实施例中半导体装置的形成方法的步骤示意图；其中
图9为第一优选实施例中该形成方法的光掩模示意图；
图10为一半导体装置于形成图案后的示意图。
主要元件符号说明
100 基底
110 材料层
111、111a、111b、113 图案
130 硬掩模层
150、170 掩模层
190 光致抗蚀剂层
200、220 牺牲层
230 抗反射层
290 光致抗蚀剂层
291、292、293、294、295、296 光致抗蚀剂图案
297 网格
298 光致抗蚀剂
310、330、350、370、390 光掩模
311、331、333、371、373、375、391、393、395 光掩模图案
356、376、396 网格
A 第一区域
B 第二区域
C11、C12、C13、C14、C15、C16、C17、C18 奇数列
C21、C22、C23、C24、C25、C26、C27 偶数列
C31、C32 列
R1、R2 行
D1、D2、D3、D4 方向
P1、P2、P3 间距
θ 夹角
具体实施方式
为使熟悉本发明所属技术领域的一般技术者能更进一步了解本发明，下文特列举本发明的数个优选实施例，并配合所附的附图，详细说明本发明的构成内容及所欲达成的功效。
请参照图1至图5，所绘示者为本发明第一优选实施例中，一半导体装置的形成方法的步骤示意图，其中，图1为该形成方法所使用的光掩模示意图；图2至图5为该半导体装置于形成阶段的示意图，其分别包含位于各附图上方的各形成阶段的上视示意图以及位于各附图下方沿着切线A-A’的剖面示意图。
首先，提供一基底(substrate)100，其例如是一半导体基底如硅基底(siliconsubstrate)、含硅基底(silicon-containing substrate)、外延硅基底(epitaxialsilicon substrate)、硅覆绝缘基底(silicon-on-insulator substrate)等，其上还可进一步定义有一第一区域(未绘示)，例如是一核心区域(core region)，与环绕于该第一区域外的一第二区域(未绘示)，例如是一周边区(periphery region)。基底100上则先形成各堆叠层，例如是由下而上依序堆叠的一材料层110与一硬掩模层130，如图2所示。硬掩模层130例如包含氮化硅(SiN)等材质，而材料层110即是欲通过该形成方法而图案化的一目标层(target layer)，可包含任何合适的材料，例如是包含钨(W)、铜(Cu)、铝(Al)等金属材质的一导电层(conductive layer)，也可以是包含氧化硅、氮化硅等介电材质的一介电层，但不以此为限。
接着，依序利用如图1所示的光掩模310、330、350，在基底100上形成相应的光致抗蚀剂结构，以图案化下方的该等堆叠层(包含硬掩模层130与材料层110)。详细来说，光掩模310定义出朝向一方向D1平行延伸的多个光掩模图案311，利用光掩模310可在基底100上形成一第一光致抗蚀剂结构(未绘示)，其至少包含由上而下依序堆叠的一光致抗蚀剂层(未绘示)、一抗反射层(未绘示)与一牺牲层(未绘示)。在本实施例中，该光致抗蚀剂层上形成有对应于光掩模图案311的多个光致抗蚀剂图案，因此，利用该第一光致抗蚀剂结构进行一第一蚀刻制作工艺即可在一掩模层150上形成多个平行排列的对应开口图案152，如图2所示。光掩模330则定义出朝向另一方向D2平行延伸的多个光掩模图案331与朝向另一方向D3(不同且不垂直于方向D1、D2)平行延伸且位于光掩模图案331两相对外侧的两个光掩模图案333，其中，方向D1、D2、D3较佳是各不相同、方向D1、D2较佳是彼此相交并具有约为60至120度的一夹角θ，而方向D3在本实施例中较佳为y方向，但不以此为限。然后，移除该第一光致抗蚀剂结构后，在掩模层150上依序形成一牺牲层200与一掩模层170，并利用光掩模330在掩模层150上形成一第二光致抗蚀剂结构。该第二光致抗蚀剂结构同样包含由上而下依序堆叠的一光致抗蚀剂层(未绘示)、一抗反射层(未绘示)与一牺牲层(未绘示)，且该光致抗蚀剂层上形成有对应于光掩模图案331、333的多个光致抗蚀剂图案，因此，利用该第二光致抗蚀剂结构进行一第二蚀刻制作工艺即可在掩模层170上形成多个沿着方向D2平行排列的开口图案172，对应于光掩模图案331，并形成位于开口图案172两相对外侧沿着方向D3延伸的开口图案174，对应于光掩模图案333，如图3所示。
光掩模350则同时定义出朝向方向D1平行延伸的多个光掩模图案351、朝向D2平行延伸的多个光掩模图案353与朝向另一方向D4(不同于方向D1、D3、D4)平行延伸且位于光掩模图案351、353两相对外侧的两个光掩模图案335，使得光掩模图案351、353彼此相交而形成多个菱形的网格356，如图1所示。在本实施例中，光掩模图案351、353较佳是在垂直于基底100的投影方向(未绘示)上不重叠于光掩模310、330的光掩模图案311、331，并且光掩模图案351与光掩模图案311、光掩模图案353与光掩模图案331之间较佳是相互交替排列而具有相同的间距(pitch，未绘示)。此外，在本实施例中，光掩模图案355较佳是沿着垂直于方向D3(例如是y方向)的一方向D4(例如是x方向)延伸，并与光掩模350侧边部分网格356合并，而在邻接各网格356的一侧具有一锯齿状侧边，如图1所示。然后，利用光掩模350则可在掩模层170上形成一第三光致抗蚀剂结构(未绘示)，其包含由下而上依序堆叠的一牺牲层220、一抗反射层230与一光致抗蚀剂层190。在本实施例中，光致抗蚀剂层190上对应于光掩模350的光掩模图案351、353而形成有多个分别沿着方向D1、D2平行排列的开口图案192、194，并对应光掩模350的光掩模图案355而在开口图案192、194两相对外侧进一步形成沿着方向D4的开口图案196，如图4所示。
如此，通过光掩模310、330、350所形成的各该光致抗蚀剂结构则可以在该投影方向上共同形成多个尺寸更小的菱形网格(未绘示)。后续，进行一第三蚀刻制作工艺，将光致抗蚀剂层190与掩模层170、150上的各开口图案192、194、196、172、174、152同时转移至下方的硬掩模层130与材料层110上，即可在材料层110上形成对应的网格状开口，而将材料层110进一步图案化为多个图案111，例如是如图5所示的菱形图案。
具体来说，各图案111相互分隔且规则地排列在基底100上并在方向D1、D2上都具有相同的间距P1，其例如是约为65至70纳米，且各图案111大体上具有彼此相同的尺寸(dimension)，但不以此为限。举例来说，位于左右两侧的图案111a则因在前述制作工艺中，受到开口图案174的影响，无法呈现完整的轮廓而具有较小的尺寸。其中，轮廓完整的各图案111较佳是沿着方向D3而排列成多个奇数列(column)C11、C12、C13、C14、C15、C16、C17、C18与多个偶数列C21、C22、C23、C24、C25、C26、C27。各个位于奇数列C11、C12、C13、C14、C15、C16、C17、C18中的图案111彼此对位排列，各个位于偶数列C21、C22、C23、C24、C25、C26、C27中的图案111也彼此对位排列，但相邻奇数列与偶数列中的图案111则是错位排列，例如是在方向D4上错位二分之一的间距P1，但不以此为限。举例来说，排列在相邻奇数列C11与偶数列C12中的各图案111之间彼此错位排列，如图5所示。
另一方面，轮廓完整的各图案111较佳完全位于基底100的第一区域A(例如是一核心区域)内；而轮廓不完整的图案111a则位于轮廓完整的各图案111两相对外侧(如左、右两侧)，其可位于第二区域B(例如是周边区域)内或者是位于第一区域A与第二区域B(例如是周边区域)的交界上，如图5所示。并且，轮廓不完整的图案111a也沿着方向D3而排列成两列C31、C33，而在方向D3上具有相同的间距P2，其例如是约为75至80纳米，但不以此为限。此外，排列在列C31、C33上的各图案111a在方向D4上彼此对位排列，并与排列在相邻奇数列C11、C18上的各图案111彼此错位排列，例如是在方向D3上错位二分之一的间距P2，但不以此为限。
再者，因各图案111的形成除了受到开口图案174的影响之外，还受到开口图案196的影响，部分位于上下两侧的图案111b虽仍保有完整的轮廓，但仅能部分位于第一区域A内，如图5所示。图案111b大体上会位于轮廓完整、完全位于第一区域A内的各图案111的另两相对外侧(如上、下两侧)，而沿着方向D4排列成两行(row)R1、R2。其中，排列在各行R1、R2上的各图案111在方向D4上具有相同的间距P3，其例如是约为间距P1、P2的4至5倍，但不以此为限。并且，在本实施例中，排列在各行R1、R2的各图案111b在方向D3上是与排列在奇数列C12、C14、C16、C18的各图案111对位排列，但与排列在偶数列C21、C22、C23、C24、C25、C26、C27的各图案111错位排列，如图5所示。
此外，还需注意的是，本实施例的图案111、111b虽是以呈现菱形的形状作为实施样态进行说明，但在实际制作工艺时，也可调整所经过的曝光、显影、蚀刻等制作工艺的条件，使得各图案111的尖角圆角化，而形成约略成圆形或椭圆形的图案(未绘示)。同样地，本实施例的图案111a则因具有不完整的轮廓而呈现三角形的形状，而各图案111a的尖角也可通过调整所经过的曝光、显影、蚀刻等制作工艺的条件而使其圆角化。
由此，即完成本发明第一优选实施例的制作工艺。本实施例的制作工艺主要是利用如图1所示的光掩模310、330、350，依序在基底100上形成不同的光致抗蚀剂结构，并利用该等光致抗蚀剂结构定义朝向不同方向D1、D2、D3、D4延伸的开口152、172、174、192、194、196。开口152、172与开口192、194在该投影方向上可分别构成彼此交错但不完全重叠的网格状开口(未绘示)，因此，当将该等光致抗蚀剂结构同时转移植下方的材料层110时，即可将材料层110图案化为尺寸更小于该等网格状开口的图案111，例如是使各图案111的间距P1约为65至70纳米，但不以此为限。换言之，本实施例的制作工艺是依据三重图案化及三重蚀刻制作工艺(triple-patterning and triple-etching,3P3E)在材料层110上形成彼此交错但不完全重叠的网格状开口。由此，即可在避免使用侧壁转移技术的前提下，仍能形成布局相对密集且尺寸相对微小的微结构等，进而达到制作工艺简化与成本节省的目的。
本领域通常知识者也应了解，本发明的形成方法并不限于前述的步骤或操作顺序，也可通过其他方式达成。举例来说，在一实施例中，可选择省略前述的硬掩模层130而直接图案化材料层；或者是依据实际产品需求调整前述光掩模的态样、使用时序等，以配合实际产品形成合适的图案。因此，下文将针对本发明形成方法的其他实施例或变化型进行说明。且为简化说明，以下说明主要针对各实施例不同之处进行详述，而不再对相同之处作重复赘述。此外，本发明的各实施例中相同的元件是以相同的标号进行标示，以利于各实施例间互相对照。
请参照图6至图7，所绘示者为本发明第二优选实施例中，一半导体装置的形成方法的步骤示意图，其中，图6、图7为该形成方法所使用的光致抗蚀剂结构的上视示意图。本实施例的具体操作步骤大体上与前述第一优选实施例相同，在此不再赘述。本实施例的制作工艺与前述实施例的主要差异在于，前述实施例是通过光掩模310、330、350分别在基底100上形成对应的各个光致抗蚀剂结构，而本实施例则是通过光掩模310、330、350依序在同一光致抗蚀剂结构(未绘示)的一光致抗蚀剂层290上形成相对应的各光致抗蚀剂图案291、292、293、294、295、296，再图案化光致抗蚀剂层290，以便在后续制作工艺形成对应各光致抗蚀剂图案291、292、293、294、295、296的开口图案(未绘示)。详细来说，光致抗蚀剂图案291是对应于光掩模310的光掩模图案311，光致抗蚀剂图案292、295是分别对应于光掩模330的光掩模图案331、333，光致抗蚀剂图案293、294、296是分别对应于光掩模350的光掩模图案351、353、355等，如此，即可在直接在光致抗蚀剂层290上形成尺寸较光掩模350的网格356更为缩小的网格297，如图6所示。
在此状况下，利用图案化后的光致抗蚀剂层290进行一蚀刻制作工艺即可将各光致抗蚀剂图案291、292、293、294、295、296一次性地转移至一掩模层(未绘示)形成对应的开口图案，再接着转移至下方的硬掩模层130与材料层110中，同样可形成如图5所示的各图案111。本实施例所形成的图案111的排列、间距等特征与前述第一实施例大体相同，在此不再赘述。
需注意的是，在一实施例中，当通过光掩模330在光致抗蚀剂层290上形成对应的光致抗蚀剂图案292、295时，可能会在光致抗蚀剂图案292、295的交会处残留额外的光致抗蚀剂298，如图7所示。由此，残留的光致抗蚀剂298导致后续所形成的开口图案295容易在方向D4上衍生出额外的突起(未绘示)，形成可阻挡邻近网格297的一填充部(未绘示)。该填充部进而会影响位于左右两侧图案111，可能会进一步遮蔽前述实施例中的图案111a，而形成尺寸较前述实施例中更为缩小的图案(未绘示)，或者是完全被遮蔽等态样。举例来说，在本实施例中因受到该填充部的遮蔽，在光致抗蚀剂层290的左右两侧不会形成轮廓不完整的网格297，如图6所示，故不会在后续制作工艺中于左右两侧形成轮廓不完整的图案111。
由此，即完成本发明第二优选实施例的制作工艺。本实施例的制作工艺仍是通过如图1所示的光掩模310、330、350形成位于基底100上的该光致抗蚀剂结构，再利用该光致抗蚀剂结构的光致抗蚀剂层290一次性地图案化下方的材料层110，来形成图案111。换言之，本实施例的制作工艺是依据三重图案化及蚀刻制作工艺(triple-patterning andetching,3P1E)在材料层110上形成彼此交错但不完全重叠的网格状开口。由此，即可在制作工艺更为简化的前提下，形成布局相对密集且尺寸相对微小的微结构等。
请参照图8，所绘示者为本发明第三优选实施例中，一半导体装置的形成方法的步骤示意图。本实施例的具体操作步骤大体上与前述第一优选实施例相同，在此不再赘述。本实施例的制作工艺与前述实施例的主要差异在于，本实施例是利用如图8所示的光掩模370、350，在基底100上依序形成相应的光致抗蚀剂结构，以图案化下方的该等堆叠层(包含硬掩模层130与材料层110)。其中，光掩模370同时定义出朝向方向D1平行延伸的多个光掩模图案371、朝向D2平行延伸的多个光掩模图案373与朝向方向D3(例如是y方向)平行延伸且位于光掩模图案371、373两相对外侧的两个光掩模图案375，使得光掩模图案371、373彼此相交而形成多个菱形的网格376，如图8所示。在本实施例中，光掩模370上所定义出的网格376与光掩模350上所定义出的网格356彼此交错且不完全重叠，因此，在该投影方向上各交错的网格376、356可进一步排列出规则排列、尺寸相同且小于网格376、356的多个网格(未绘示)，如同图6所示的网格297。
由此，利用本实施例的该等光致抗蚀剂结构图案化下方的硬掩模层130与材料层110中，同样可形成如图5所示的各图案111。本实施例所形成的图案111的排列、间距等特征与前述第一实施例大体相同，在此不再赘述。如此，即完成本发明第三优选实施例的制作工艺。本实施例的制作工艺是通过如图8所示的光掩模370、350形成位于基底100上的该等光致抗蚀剂结构，使该等光致抗蚀剂结构上分别形成有可相互交错的网格状开口，再利用该等光致抗蚀剂结构图案化下方的材料层110，来形成图案111。由此，本实施例的方法可减少所需使用的光掩模数而达到简化制作工艺的目的，同样可形成布局相对密集且尺寸相对微小的微结构等。
请参照图9至图10，所绘示者为本发明第四优选实施例中，一半导体装置的形成方法的步骤示意图，其中，图9为该形成方法所使用的光掩模示意图；图10为该半导体装置于形成阶段的上视示意图。本实施例的具体操作步骤大体上与前述第一优选实施例相同，在此不再赘述。本实施例的制作工艺与前述实施例的主要差异在于，本实施例是利用如图9所示的光掩模310、330、390，在基底100上依序形成相应的光致抗蚀剂结构，以图案化下方的该等堆叠层(包含硬掩模层130与材料层110)。其中，光掩模310、330的具体特征大体上与前述第一优选实施例相同，在此不再赘述。光掩模390同时定义出朝向方向D1平行延伸的多个光掩模图案391、朝向D2平行延伸的多个光掩模图案393与朝向方向D4(例如是x方向)平行延伸且位于光掩模图案391、393两相对外侧的两个光掩模图案395，使得光掩模图案391、393彼此相交而形成多个菱形的网格396，如图9所示。
在本实施例中，光掩模图案395同样重叠于部分邻接于光掩模390侧边的网格396而在邻接各网格396的一侧具有一锯齿状侧边。然而，需注意的是，光掩模图案395还进一步调整该锯齿状侧边与各光掩模图案391、393之间的相对位置，使得邻接于光掩模390侧边的网格397具有较大的尺寸，如图9所示。由此，利用本实施例的该等光致抗蚀剂结构图案化下方的硬掩模层130与材料层110中，则可形成如图10所示的各图案111、113。
具体来说，本实施例所形成的图案111的排列、间距等特征与前述第一实施例大体相同，在此不再赘述。然而，排列在行R1、R2的各图案113则因对应形成于光掩模390侧边的网格397具有较大的尺寸。在本实施例中，各图案113例如是呈现一钻石型，而在远离各图案111的一侧具有一渐缩宽度W，其逐渐往远离各图案111的方向(例如是方向D3)逐渐缩小，如图10所示。如此，即完成本发明第四优选实施例的制作工艺。本实施例的制作工艺是通过如图9所示的光掩模310、330、390形成位于基底100上的该等光致抗蚀剂结构，再利用该光致抗蚀剂结构图案化下方的材料层110，以在基底100的两区域A、B上形成尺寸与形状不同的图案111、113。由此，同样可在制作工艺更为简化的前提下，形成布局相对密集且尺寸相对微小的微结构等。
整体来说，本发明是利用多重图案化制作工艺形成彼此交错但不完全重叠的网格状开口，由此可将目标层进一步图案化而形成尺寸更小的图案，例如是使各图案的间距可达到约为65至70纳米的范围，但不以此为限。在此状况下，本发明即可在避免使用侧壁转移技术的前提下，仍能形成布局相对密集且尺寸相对微小的微结构等，进而达到制作工艺简化与成本节省的目的。由此，本发明前述的形成方法可实际应用于半导体制作工艺中，例如用于一半导体存储装置，例如是一动态随机处理存储器(dynamic random access memory,DRAM)装置，以形成其内电连接各存储节点(storage node contact,SNC)的接触垫。也就是说，在一实施例中，在进行前述制作工艺之前，可先在基底100内形成多个埋藏式栅极(未绘示)作为字符线(word line,WL,未绘示)，并使基底100的第一区域A作为一存储器区，而环绕第一区域A的第二区域B则作为一周边区。并且，在基底100上的一介电层(未绘示)内进一步形成多个位线(bit line,BL,未绘示)与插塞(未绘示)。然后，使材料层110形成在该介电层上，并包含钨(tungsten,W)、铝(aluminum,Al)或铜(copper,Cu)等低阻值金属材质。由此，即可利用本发明前述各实施例的形成方法图案化材料层110，形成各图案111、113，使得位于第一区域A内的各图案111可直接连接下方的该些插塞，而各该插塞即能由此电连接至该半导体存储装置的一晶体管元件(未绘示)，而作为一存储节点(storage node contact,SNC)。另一方面，位于第二区域B或是位于第一区域A与第二区域B交界处的各图案111、113可选择不连接至该些插塞，或是连接至其他虚设的插塞。然而，本发明的实际应用应不限于前述实施样态，在其他实施例中，也可选择应用于其他半导体制作工艺，以在制作工艺简化与成本节省的前提下，形成布局相对密集且尺寸相对微小的半导体结构。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。

Claims (18)

1.一种半导体装置的形成方法，其特征在于，包含：
提供一基底；
在该基底上形成一材料层；以及
图案化该材料层以形成相互平行且分离地排列的多个第一图案、多个第二图案与多个第三图案，其中，该些第一图案与该些第二图案排列成一阵列，该些第二图案在第一方向上形成在该些第一图案的两相对侧，该些第三图案在第二方向上形成在该些第一图案的另两相对侧，其中，各该第三图案的尺寸大于各该第一图案的尺寸，
其中，图案化该材料层包含：
在该材料层上形成一第一光掩模，该第一光掩模包含沿着一第三方向平行排列的多个第一光掩模图案；
在该材料层上形成一第二光掩模，该第二光掩模包含沿着一第四方向平行排列的多个第二光掩模图案，该第四方向相交且不垂直于该第三方向；
在该材料层上形成一第三光掩模，该第三光掩模包含沿着该第三方向平行排列的多个第三光掩模图案与沿着该第四方向平行排列的多个第四光掩模图案，其中该些第三光掩模图案横跨该些第四光掩模图案形成多个网格；以及
通过该第一光掩模、该第二光掩模与该第三光掩模图案化该材料层。
2.依据权利要求1所述的半导体装置的形成方法，其特征在于，该第三光掩模的该些第三光掩模图案与该第一光掩模的该些第一光掩模图案在该第四方向上交替排列并具有一相同间距。
3.依据权利要求1所述的半导体装置的形成方法，其特征在于，该第三光掩模的该些第四光掩模图案与该第二光掩模的该些第二光掩模图案在该第三方向上交替排列并具有一相同间距。
4.依据权利要求1所述的半导体装置的形成方法，其特征在于，该第二光掩模还包含两个第五光掩模图案，该些第五光掩模图案延伸于该些第二光掩模图案两相对侧。
5.依据权利要求4所述的半导体装置的形成方法，其特征在于，该第三光掩模还包含两个第六光掩模图案，该些第六光掩模图案延伸于该些第三光掩模图案与该些第四光掩模图案的两相对侧，且该些第六光掩模图案的延伸方向不同于该些第五光掩模图案的延伸方向。
6.依据权利要求5所述的半导体装置的形成方法，其特征在于，该些网格中相邻于该些第六光掩模图案的部分具有大于其他网格的尺寸。
7.依据权利要求4所述的半导体装置的形成方法，其特征在于，还包含：
多个填充部，该些填充部充填于各该第二光掩模图案与各该第五光掩模图案之间。
8.依据权利要求7所述的半导体装置的形成方法，其特征在于，该些填充部包含一光致抗蚀剂材质。
9.依据权利要求3所述的半导体装置的形成方法，其特征在于，该第三方向与该第四方向之间的夹角为60度至120度。
10.一种半导体装置的形成方法，其特征在于，包含：
提供一基底；
在该基底上形成一材料层；以及
图案化该材料层以形成相互平行且分离地排列的多个第一图案、多个第二图案与多个第三图案，其中，该些第一图案与该些第二图案排列成一阵列，该些第二图案在第一方向上形成在该些第一图案的两相对侧，该些第三图案在第二方向上形成在该些第一图案的另两相对侧，其中，各该第三图案的尺寸大于各该第一图案的尺寸，
其中，图案化该材料层包含：
在该材料层上形成一第一光掩模，该第一光掩模包含沿着一第三方向平行排列的多个第一光掩模图案与沿着一第四方向平行排列的多个第二光掩模图案，该第四方向相交且不垂直于该第三方向，其中该些第一光掩模图案横跨该些第二光掩模图案形成多个第一网格；
在该材料层上形成一第二光掩模，该第二光掩模包含沿着该第三方向平行排列的多个第三光掩模图案与沿着该第四方向平行排列的多个第四光掩模图案，其中该些第三光掩模图案横跨该些第四光掩模图案形成多个第二网格；以及
通过该第一光掩模与该第二光掩模图案化该材料层。
11.依据权利要求10所述的半导体装置的形成方法，其特征在于，该些第一网格与该些第二网格交错排列形成多个第三网格，各该第三网格具有小于各该第一网格与各该第二网格的尺寸。
12.一种半导体装置，其特征在于，由权利要求1至11中任一项所述的形成方法形成，该半导体装置包含：
基底；
材料层，设置在该基底上，该材料层包含多个第一图案、多个第二图案与多个第三图案，该些第一图案与该些第二图案相互平行且分离地排列成一阵列，该些第二图案在第一方向上位于该些第一图案的两相对侧，该些第三图案相互平行且分离地在第二方向上排列于该些第一图案的另两相对侧，其中，各该第三图案的尺寸大于各该第一图案的尺寸，各该第二图案的尺寸小于各该第一图案的尺寸。
13.依据权利要求12所述的半导体装置，其特征在于，各该第三图案具有一渐缩宽度，该渐缩宽度往远离该些第一图案的方向逐渐缩短。
14.依据权利要求12所述的半导体装置，其特征在于，该些第一图案沿着该第二方向规则排列成多个第一列，各该第一列中的各该第一图案在垂直于该第二方向的该第一方向上错位排列。
15.依据权利要求14所述的半导体装置，其特征在于，该些第二图案沿着该第二方向规则排列成多个第二列，且各该第二列中的各该第二图案在该第一方向上对位排列。
16.依据权利要求15所述的半导体装置，其特征在于，各该第一图案与相邻于各该第一图案的各该第二图案在该第一方向上错位排列。
17.依据权利要求14所述的半导体装置，其特征在于，该第三图案在该第一方向上规则排列成多行，且各行中的各该第三图案与相邻于各该第三图案的各该第一图案错位排列。
18.依据权利要求12所述的半导体装置，其特征在于，还包含：
多个位线设置在该基底上，位于该材料层下；以及
多个插塞设置在该基底上，该些插塞与该些位线交替设置，且该些插塞分别电连接该些第一图案。
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