CN106486419A - 半导体装置的制造方法 - Google Patents

半导体装置的制造方法 Download PDF

Info

Publication number
CN106486419A
CN106486419A CN201510860265.3A CN201510860265A CN106486419A CN 106486419 A CN106486419 A CN 106486419A CN 201510860265 A CN201510860265 A CN 201510860265A CN 106486419 A CN106486419 A CN 106486419A
Authority
CN
China
Prior art keywords
layer
groove
extension
otch
etch
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201510860265.3A
Other languages
English (en)
Other versions
CN106486419B (zh
Inventor
张钰声
吴佳典
吴永旭
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN106486419A publication Critical patent/CN106486419A/zh
Application granted granted Critical
Publication of CN106486419B publication Critical patent/CN106486419B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/10—Applying interconnections to be used for carrying current between separate components within a device
    • H01L2221/1005—Formation and after-treatment of dielectrics
    • H01L2221/101—Forming openings in dielectrics

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

一种半导体装置的制造方法，包括在材料层上方形成硬质遮罩(HM)堆叠，此HM堆叠具有第一、第二、第三及第四HM层。方法亦包括在第四HM层中形成第一沟槽、在第一沟槽中形成第一间隔垫，在第四HM层中形成第二沟槽，藉由使用第三HM层作为蚀刻终止层移除第一间隔垫的至少一部分以形成切口，移除由第一沟槽、第二沟槽及切口所曝露的第三及第二HM层的一部分以分别形成延伸的第一、第二沟槽及延伸的切口。方法亦包括在延伸的第一、第二沟槽及延伸的切口形成第二间隔垫且移除第二HM层的另一部分以形成第三沟槽。本发明使用硬质遮罩堆叠以在顶部两个HM层形成切口，避免底部HM层曝露于形成沟槽切口的蚀刻工艺。改进工艺视窗并提供形成沟槽及沟槽切口的稳固工艺。

Description

半导体装置的制造方法
技术领域
本发明涉及一种集成电路的制造方法，且特别涉及一种具有沟槽切口的半导体的制造方法。
背景技术
半导体集成电路(integrated circuit；IC)工业已经历快速成长。IC设计及材料的技术进步已产生数代IC，其中每一代具有与上一代相比的更小及更复杂的电路。在IC演进过程中，功能性密度(亦即，单位芯片面积的互连装置的数目)通常已增加，同时几何学尺寸(亦即，使用制造工艺可生成的最小元件(或接线))已减小。
通常，此按比例缩减的过程藉由提高生产效率且降低关联成本来提供益处。此按比例缩减亦已增加IC处理及制造的复杂性。为实现这些进步，IC处理及制造需要类似的发展。当诸如金属-氧化物-半导体场效晶体管(metal-oxide-semiconductor field-effect transistor；MOSFET)的半导体装置经由各技术节点按比例缩减时，促进晶体管与其他装置之间布线的导电接线及关联介电材料的互连在IC性能中起重要作用。尽管制造IC装置的现有方法通常已满足其期望的目的，但未在各个方面完全令人满意。举例而言，在IC装置的制造期间，形成沟槽且随后将沟槽切割至子沟槽时出现了挑战。
发明内容
本发明提供许多制造半导体装置的不同实施例，这些实施例提供优于现有方法的一或更多个改良。在一实施例中，用于制造半导体装置的方法包括在材料层上方形成硬质遮罩(HM)堆叠。HM堆叠包括安置于材料层上方的第一HM层、安置于第一HM层上方的第二HM层、安置于第二HM层上方的第三HM层以及安置于第三HM层上方的第四HM层。方法亦包括在第四HM层中形成第一沟槽，在第一沟槽中形成第一间隔垫，移除与第一间隔垫相邻的第四HM层以形成第二沟槽，藉由使用第三HM层作为蚀刻终止层移除第一间隔垫的至少一部分以形成切口，移除由第一沟槽、第二沟槽及切口所曝露的第三HM层及第二HM层的一部分以分别形成延伸的第一沟槽、延伸的第二沟槽及延伸的切口。方法亦包括在延伸的第一沟槽、延伸的第二沟槽及延伸的切口中形成第二间隔垫，移除第二HM层的另一部分以形成第三沟槽，且分别移除由延伸的第一沟槽、延伸的第二沟槽、延伸的切口及第三沟槽所曝露的第一HM层的一部分。
在另一实施例中，方法包括在材料层上方形成硬质遮罩(HM)堆叠。HM堆叠包括安置于材料层上方的第一HM层、安置于第一HM层上方的第二HM层、安置于第二HM层上方的第三HM层以及安置于第三HM层上方的第四HM层。方法亦包括在第四HM层中形成第一沟槽，沿着第一沟槽的侧壁形成第一间隔垫，在第四HM层中形成第二沟槽以使得第一间隔垫安置在第一沟槽与第二沟槽之间，且藉由使用第三HM层作为蚀刻终止层在第一沟槽与第二沟槽之间切割第一间隔垫以形成切口。
在另一实施例中，装置包括在材料层上方形成第一硬质遮罩(HM)，在第一HM层上方形成第二HM层。第二HM层具有与第一HM层相比的不同蚀刻选择性。方法亦包括在第二HM层上方形成第三HM层。第三HM层具有与第二HM层相比的不同蚀刻选择性。方法亦包括在第三HM层上方形成第四HM层。第四HM层具有与第三HM层不同的蚀刻选择性。方法亦包括在第四HM层中形成多个第一沟槽，沿着多个第一沟槽的侧壁形成第一间隔垫，在第四HM层中形成第二沟槽，藉由使用第三HM层作为蚀刻终止层切割第一间隔垫的一者以形成切口，经由多个第一沟槽、第二沟槽及切口蚀刻第二HM层以分别形成延伸的第一沟槽、延伸的第二沟槽及延伸的切口。方法亦包括沿着延伸的第一沟槽、延伸的第二沟槽及延伸的切口的侧壁形成第二间隔垫，在两个相邻的第二间隔垫之间蚀刻第二HM层以形成第三沟槽，经由延伸的第一沟槽、延伸的第二沟槽及第三沟槽蚀刻第一HM层以形成图案化第一HM层，且藉由使用图案化第一HM层作为蚀刻遮罩来蚀刻材料层。
以下结合附图和具体实施例对本发明进行详细描述，但不作为对本发明的限定。
附图说明
当结合随附的附图阅读时，自以下详细描述将很好地理解本发明的态样。应注意，根据工业中的标准实务，附图中各特征并非按比例绘制。事实上，出于论述清晰的目的，可任意增加或减小图示特征的尺寸。
图1根据一些实施例，用于制造半导体装置的方法的示意流程图；
图2根据一些实施例的半导体装置的示意横截面视图；
图3A、图4A、图4C、图5A、图6A、图7A、图7C、图8A、图9A、图9C、图10A、图11A、图12A、图13A、图14A、图14C、图15A、图15C及图16A根据一些实施例的半导体装置的示意顶部视图；
图3B、图4B、图4D、图5B、图6B、图7B、图7D、图8B、图9B、图9D、图10B、图11B、图12B、图13B、图14B、图14D、图15B、图15D及图16B根据一些实施例，分别沿着图3A、图4A、图4C、图5A、图6A、图7A、图7C、图8A、图9A、图9C、图10A、图11A、图12A、图13A、图14A、图14C、图15A、图15C及图16A中的线A-A的半导体装置的示意横截面视图。
其中，附图标记
100 方法
102 步骤
104 步骤
106 步骤
108 步骤
110 步骤
112 步骤
114 步骤
116 步骤
118 步骤
120 步骤
122 步骤
124 步骤
126 步骤
128 步骤
130 步骤
200 半导体装置
210 基板
220 材料层
300 硬质遮罩(hard mask；HM)堆叠
310 第一HM层
310' 图案化第一HM层
320 第二HM层
330 第三HM层
340 第四HM层
405 第一底部层(bottom layer；BL)
406 第一中间层(middle layer；ML)
410 第一图案化抗蚀层
415 第一接线式开口
420 第一沟槽
420' 延伸的第一沟槽
420” 进一步延伸的第一沟槽
430 第一侧壁间隔垫
430' 延伸的第一侧壁间隔垫
505 第二BL层
506 第二ML层
510 第二图案化抗蚀层
515 第二接线式开口
520 第二沟槽
520' 延伸的第二沟槽
520” 进一步延伸的第二沟槽
530 第一接线式特征
530' 延伸的第一接线式特征
530A 第一接线式特征
530AA 第一子接线式特征
530AA' 延伸的第一接线式特征
530AB 第一子接线式特征
530AB' 延伸的第一接线式特征
602 无
605 第三BL层
606 第三ML层
610 第三图案化抗蚀层
615 第一切口开口
620 第一切口
620' 延伸的第一切口
740 第二侧壁间隔垫
805 第四BL层
806 第四ML层
810 第四图案化抗蚀层
815 第二切口开口
820 第二切口
825 第三沟槽
825' 延伸的第三沟槽
825AA 第三沟槽
825AA' 延伸的第三沟槽
825AB 第三沟槽
825AB' 延伸的第三沟槽
A-A 线A-A
X X轴
Y Y轴
具体实施方式
以下揭示内容提供许多不同实施例或实例，以便实施本发明的不同特征。下文描述组件及排列的特定实例以简化本发明。当然，这些实例仅为示例且并不意欲为限制性。举例而言，以下描述中在第二特征上方或第二特征上形成第一特征可包括以直接接触形成第一特征及第二特征的实施例，且亦可包括可在第一特征与第二特征之间形成额外特征以使得第一特征及第二特征可不处于直接接触的实施例。另外，本发明可在各实例中重复元件符号及/或字母。此重复出于简明性及清晰的目的，且本身并不指示所论述的各实施例及/或配置之间的关系。
进一步地，为了便于描述，本文可使用空间相对性术语(诸如「之下」、「下方」、「下部」、「上方」、「上部」及类似者)来描述诸图中所图示一个元件或特征与另一元件(或多个元件)或特征(或多个特征)的关系。除了诸图所描绘的定向外，空间相对性术语意欲包含使用或操作中装置的不同定向。设备可经其他方式定向(旋转90度或处于其他定向)且因此可同样解读本文所使用的空间相对性描述词。
图1根据一些实施例的制造一或更多个半导体装置的方法100的流程图。下文请参看图2至图16B中所示的半导体装置200以详细了解将于后详细论述的方法100。
参阅图1及图2，方法100于步骤102处开始，此步骤为在基板210上方形成材料层220且在材料层220上方形成硬质遮罩(hard mask；HM)堆叠300。基板210可为块体硅基板。或者，基板210可包含诸如晶态结构的硅(silicon；Si)或锗(germanium；Ge)的基本半导体；诸如锗化硅(silicon germanium；SiGe)、碳化硅(silicon carbide；SiC)、砷化镓(gallium arsenic；GaAs)、磷化镓(galliumphosphide；GaP)、磷化铟(indium phosphide；InP)、砷化铟(indium arsenide；InAs)及/或锑化铟(indium antimonide；InSb)的合成半导体；或上述的组合。基板210亦可能包括绝缘体上硅(silicon-on-insulator；SOI)基板。SOI基板是使用注氧分离(separation by implantation of oxygen；SIMOX)、晶圆黏接及/或其他适宜的方法制造。
一些示范性基板210亦包括绝缘体层。绝缘体层包含任何适宜的材料，包括氧化硅、蓝宝石及/或上述的组合。示范性绝缘体层可为氧化埋层(buriedoxide layer；BOX)。绝缘体是由任何适宜的工艺形成，诸如注入(例如，SIMOX)、氧化、沉积及/或其他适宜工艺。在一些示范性半导体装置200中，绝缘体层是绝缘体上硅基板的元件(例如，层)。
基板210亦可包括由诸如离子注入及/或扩散工艺所实施的各p型掺杂区域及/或n型掺杂区域。彼等掺杂区域包括n型阱、p型阱、轻微掺杂区域(lightdoped region；LDD)、掺杂源极及汲极(source and drain；S/D)，且各通道的掺杂剖面经配置以形成各集成电路(IC)装置，诸如互补型金属-氧化物-半导体场效晶体管(complimentary metal-oxide-semiconductor field-effect transistor；CMOSFET)、成像感测器及/或发光二极管(light emitting diode；LED)。基板210可进一步包括诸如在基板中及基板上形成的电阻器或电容器的其他功能性特征。
基板210亦可包括各隔离特征。隔离特征将基板210中各装置区域分离。隔离特征包括使用不同处理技术形成的不同结构。举例而言，隔离特征可包括浅沟槽隔离(shallow trench isolation；STI)特征。STI的形成可包括在基板210中蚀刻沟槽，且以诸如氧化硅、氮化硅或氧氮化硅的绝缘体材料填充沟槽。所填充沟槽可具有诸如由氮化硅来填充沟槽的热氧化衬垫层的多层结构。可执行化学机械研磨(chemical mechanical polishing；CMP)以研磨去多余的绝缘体材料，且平坦化隔离特征的顶表面。
基板210亦可包括由介电层及电极层所形成的栅极堆叠。介电层可包括由适宜技术所沉积的介面层(interfacial layer；IL)及高介电常数(high-k；HK)介电层，这些适宜技术诸如化学气相沉积(chemical vapor deposition；CVD)、原子层沉积(atomic layer deposition；ALD)、物理气相沉积(physical vapor deposition；PVD)、热氧化、上述技术的组合或其他适宜的技术。电极层可包括诸如由ALD、PVD、CVD及/或其他适宜工艺所形成的金属层、衬垫层、湿化层及黏着层的单层或多层。
基板210亦可包括多个层间介电(inter-level dielectric；ILD)层及导电特征，经整合以形成经配置以将各p型及n型掺杂区域与其他功能性特征(诸如栅电极)耦接的互连结构，从而生成功能性集成电路。
材料层220可包括诸如氧化硅、氮化硅或氧氮化硅、低介电常数介电材料及/或其他适宜材料的介电层。HM堆叠300分别包括第一HM层310、第二HM层320、第三HM层330及第四HM层340。HM堆叠330可包括氧化硅、氮化硅、氮氧化物、碳化硅、氧化钛、氮化钛、氧化钽、氮化钽及/或任何适宜的材料。在本实施例中，为在后续蚀刻工艺期间实现蚀刻选择性，第二HM层320可包括与第一HM层310不同的材料，第三HM层330可包括与第二HM层320不同的材料，且第四HM层340可包括与第三HM层330不同的材料。在一实施例中，第一HM层310及第三HM层330包括氮化钛，同时第二HM层320及第四HM层340包括氮化硅。一个或多个的层220、层310、层320、层330、层340可由适宜的技术沉积于上方，诸如CVD、ALD、PVD、热氧化、上述技术的组合或其他适宜的技术。
在本实施例中，多个特征(例如沟槽)在材料层220中形成。一般来说，藉由于材料层220上方形成硬质遮罩(HM)层来在材料层220中形成沟槽，然后图案化HM层，且随后经由图案化的HM层蚀刻材料层220。沟槽通常具有所需的各种长度。尤其当装置尺寸按比例缩减时。一般来说，经执行以将一个沟槽切割至两个子沟槽的程序被称作形成切口。然而，当形成切口时，在HM层上将工艺引起的缺陷降至最低是具有难度的。在本实施例中，方法100在形成切口时，将HM层300上的工艺引起的的伤害降至最低。
参阅图1、图3A及图3B，方法100进行步骤104，此步骤为在第四HM层340上方形成第一图案化抗蚀层410。第一图案化抗蚀层410界定沿着第一方向(亦即，垂直于X轴的Y轴方向)的多个第一接线式开口415。第四HM层340的相应部分是曝露于第一接线式开口415中。在一些实施例中，第一图案化抗蚀层410是藉由使用三层材料的第一微影术工艺(三层微影术)形成。此三层为第一底部层(bottom layer；BL)405，第一中间层(middle layer；ML)406，及第一抗蚀层410。在后续蚀刻工艺中，第一BL层405保护第四HM层340。在一些实施例中，第一BL层405包括不含硅的有机聚合物。第一ML层406可包括经设计以从第一BL层405提供蚀刻选择性的含硅层。在一些实施例中，第一ML层406亦经设计以充当在微影术曝光工艺期间降低反射的底部抗反射涂层，从而增加成像对比度且增强成像解析度。第一BL层405沉积于第四HM层340上方，第一ML层406沉积于BL层405上方，而抗蚀层410则沉积于第一ML层406上方。
第一抗蚀层410藉由第一微影术工艺图案化，以在其中界定第一接线式开口415。示范性微影术工艺可包括形成光阻剂层，藉由微影术曝光工艺以曝露光阻剂层，执行后曝光烘烤工艺，且显影光阻剂层以形成图案化抗蚀层。
参阅图1、图4A及图4B，方法100进行步骤106，此步骤为经第一接线式开口415蚀刻第一ML层406、第一BL层405及第四HM层340，以在第四HM层340中形成第一沟槽420。蚀刻工艺可包括湿式蚀刻、干式蚀刻及/或上述的组合。例如，干式蚀刻工艺可实施含氟气体(例如，CF4、SF6、CH2F2、CHF3及/或C2F6)，含氯气体(例如，Cl2、CHCl3、CCl4及/或BCl3)，含溴气体(例如，HBr及/或CHBr3)，含碘气体，其他适宜气体及/或等离子体，及/或上述的组合。蚀刻工艺可包括多步骤蚀刻，以获得选择性、可挠性蚀刻及所需蚀刻剖面。在一些实施例中，蚀刻工艺经选择在实质上未蚀刻第三HM层330的情况下，选择性地蚀刻第一ML层406、第一BL层405及第四HM层340。如先前已提及，在具有充分蚀刻选择性的情况下，第三HM层330作为蚀刻终止层改进了蚀刻工艺视窗及剖面控制。如图4C及图4D所示，在形成第一沟槽420之后，藉由诸如湿剥离及/或等离子体灰化的另一蚀刻工艺将第一图案化抗蚀层410、第一ML层406及第一BL层405的剩余部分移除。
参阅图1、图5A及图5B，方法100进行步骤108，此步骤为沿第一沟槽420的侧壁形成第一侧壁间隔垫430。在本实施例中，第一侧壁间隔垫430包括与第四HM层340不同的材料，以在后续蚀刻期间实现蚀刻选择性。第一侧壁间隔垫430可藉由在第一沟槽420上方沉积间隔垫层而形成，且接着藉由间隔垫蚀刻以各向异性地蚀刻间隔垫层。间隔垫层可包括氧化硅、氮化硅、氮氧化物、碳化硅、氧化钛、氮化钛、氧化钽、氮化钽及/或任何适宜的材料。间隔垫层可藉由CVD、ALD、PVD及/或其他适宜的技术沉积。在一实施例中，间隔垫层是藉由ALD沉积，以沿着第一沟槽420的侧壁实现合适的薄膜覆盖。在一实施例中，间隔垫层是藉由各向异性干式蚀刻进行蚀刻，以形成垂直剖面。
参阅图1、图6A及图6B，方法100进行步骤110，此步骤为在第四HM层340上方、包括在第一沟槽420上方形成第二图案化抗蚀层510。第二图案化抗蚀层510界定平行于第一沟槽420的第二接线式开口515。第四HM层340的一部分是定位在两个相邻的第一沟槽420之间，且在第二接线式开口515内对准。在一些实施例中，第二图案化抗蚀层510是藉由第二个三层微影术形成。此三层包括第二BL层505、第二ML层506及第二抗蚀层510。第二个三层微影术在许多方面类似于结合图3A及图3B的上文所论述的第一个三层微影术，包括其中所论述的材料。
参阅图1、图7A及图7B，方法100进行步骤112，此步骤为经第二接线式开口515蚀刻第二ML层506、第二BL层505及第四HM层340，以在第四HM层340中形成第二沟槽520。蚀刻工艺在许多方面类似于结合图4A-图4B的上文所论述的蚀刻工艺。如图7C及图7D所示，在形成第二沟槽520之后，藉由诸如湿剥离及/或等离子体灰化的另一蚀刻工艺将第二图案化抗蚀层510、第二ML层506及第二BL层505的剩余部分移除。结果是，由第一沟槽420与第二沟槽520共用的第一侧壁间隔垫430，沿着第一方向(亦即，垂直于X轴的Y轴方向)及相互平行地形成第一接线式特征530。
参阅图1、图8A及图8B，方法100进行步骤114，此步骤为在第四HM层340及第一接线式特征530上方形成第三图案化抗蚀层610。第三图案化抗蚀层610界定第一切口开口615，第一切口开口615与指定的第一接线式特征530重叠，现将其标记为元件符号530A。在一些实施例中，第三图案化抗蚀层610藉由第三个三层微影术形成。此三层包括第三BL层605、第三ML层606及第三抗蚀层610。第三个三层微影术在许多方面类似于结合图3A及图3B的上文所论述的第一个三层微影术，包括其中所论述的材料。
参阅图1、图9A及图9B，方法100进行步骤116，此步骤为经第一切口开口615蚀刻第三ML层406、第三BL层605及第一接线式特征530A的一部分以形成第一切口620。蚀刻工艺可包括湿式蚀刻、干式蚀刻及/或上述的组合。在一些实施例中，蚀刻工艺经选择在实质上未蚀刻第三HM层330的情况下，选择性地蚀刻第一接线式特征530，以使得第三HM层330作为蚀刻终止层。因此，藉由第三HM层330的保护，在形成第一切口620期间，第二HM层320及第一HM层310保持未受损。对于第一HM层310所重要的是，此HM层是将界定于材料层220上方形成的特征，在形成第一切口620的蚀刻工艺期间，将诸如非均衡厚度损耗的工艺引起的损伤降至最低。
如图9C及图9D所示，在形成第一切口620之后，藉由诸如湿剥离及/或等离子体灰化将第三图案化抗蚀层610、第三ML层606及第三BL层605的剩余部分移除。结果是，第一接线式特征530A被切割成两个第一子接线式特征530AA及530AB。
参阅图1、图10A及图10B，方法100进行步骤118，此步骤为使用第一侧壁间隔垫430及第四HM层340作为蚀刻遮罩，将第一沟槽420及第二沟槽520以及第一切口620延伸至第二HM层320。在具有第一侧壁间隔垫430的情况下，延伸的第一沟槽420’形成了与第一沟槽420相比的较小宽度。在第一侧壁间隔垫430下方的第二HM层320的部分保持未受损，且其形成延伸的第一侧壁间隔垫430’(分别包括延伸的第一接线式特征530’、530AA’及530AB’)。第二沟槽520延伸至经延伸的第二沟槽520’，且第一切口620延伸至经延伸的第一切口620’。
蚀刻工艺可包括湿式蚀刻、干式蚀刻及/或上述的组合。在本实施例中，蚀刻工艺经选择在实质上未蚀刻第一侧壁间隔垫430、第四HM层340及第一HM层310的情况下，选择性地蚀刻第三HM层330及第二HM层320。结果是，第一HM层310作为蚀刻终止层改进蚀刻工艺视窗及剖面控制。
参阅图1、图11A及图11B，方法100进行步骤120，此步骤为移除第四HM层340及第三HM层330及第一侧壁间隔垫430的剩余部分。蚀刻工艺可包括湿式蚀刻、干式蚀刻及/或上述的组合。在一些实施例中，蚀刻工艺经选择在实质上未蚀刻第二HM层320及第一HM层310的情况下，选择性地移除第四HM层340及第三HM层330，以及第一侧壁间隔垫430。结果是，在第二HM层320中形成延伸的第一沟槽420’、延伸的第二沟槽520’、延伸的第一侧壁间隔垫430’(包括延伸的第一接线式特征530’、530AA’及530AB’)及延伸的第一切口620’。
参阅图1、图12A及图12B，方法100进行步骤122，此步骤为沿着延伸的第一沟槽420'及延伸的第二沟槽520'的侧壁，包括沿着延伸的第一间隔垫430'的侧壁形成第二侧壁间隔垫740。在本实施例中，第二侧壁间隔垫740经形成以使得延伸的第一切口620’亦由第二侧壁间隔垫740填充。在一些实施例中，第二侧壁间隔垫740经形成以在许多方面类似于结合第5A图及第5B图的上文所论述的第一侧壁间隔垫430。在本实施例中，第二侧壁间隔垫740包括与第二HM层320不同的材料，以实现在后续蚀刻期间的蚀刻选择性。
参阅图1、图13A及图13B，方法100进行步骤124，此步骤为在第一HM层310、第二HM层320及第二侧壁间隔垫740的上方形成第四图案化抗蚀层810。第四图案化抗蚀层810界定第二切口开口815。在本实施例中，第二切口开口815具有矩形形状，以使得延伸的第一接线式特征530’、530AA’及530AB’、延伸的第一切口620’在第二切口开口815内对准。另外，第二切口开口815的边缘沿着第一方向(亦即，垂直于X轴的Y轴方向)对准于第二侧壁间隔垫740的中间。
在一些实施例中，第四图案化抗蚀层810是由第四个三层微影术形成。此三层为第四BL层805、第四ML层806及第四抗蚀层810。第四个三层微影术在许多方面类似于结合图3A及图3B的上文所论述的第一个三层微影术，包括其中所论述的材料。
参阅图1、图14A及图14B，方法100进行步骤126，此步骤为经第二切口开口815蚀刻延伸的第一接线式特征530’、530AA’及530AB’(由第二HM层320制成)，以在第二切口820内分别形成第三沟槽825、825AA及825AB。蚀刻工艺可包括湿式蚀刻、干式蚀刻及/或上述的组合。在一些实施例中，蚀刻工艺经选择在实质上未蚀刻第二侧壁间隔垫740及第一HM层310的情况下，选择性地蚀刻第二HM层320，以使得第二间隔垫740作为子蚀刻遮罩且第一HM层310作为蚀刻终止层。由第二侧壁间隔垫740所填充的延伸的第一切口620’在蚀刻工艺期间保持未受损。
如图14C及图14D所示，在形成第二切口820之后，藉由诸如湿剥离及/或等离子体灰化的另一蚀刻工艺将第四图案化抗蚀层810、第四ML层806及第四BL层805的剩余部分移除。结果是，第一HM层310在延伸的第一沟槽420’、延伸的第二沟槽520’，以及第三沟槽825、825AA及825AB内曝露。
参阅图1、图15A及图15B，方法100进行步骤128，此步骤为蚀刻曝露的第一HM层310以将延伸的第一沟槽420’、延伸的第二沟槽520’及第三沟槽825、825AA及825AB延伸至第一HM层310。结果是，延伸的第一沟槽420’延伸至进一步延伸的第一沟槽420”，延伸的第二沟槽520进一步延伸形成进一步延伸的第二沟槽520”，且第三沟槽825、825AA及825AB分别延伸至延伸的第三沟槽825’、825AA’及825AB’。蚀刻工艺可包括湿式蚀刻、干式蚀刻及/或上述的组合。在一些实施例中，蚀刻工艺经选择在实质上未蚀刻第二HM层320及第二侧壁间隔垫740的情况下，选择性地蚀刻HM层310。结果是，第二HM层320及第二侧壁间隔垫740作为蚀刻遮罩。
如图15C及图15D所示，在蚀刻曝露的第一HM层310之后，藉由诸如湿剥离及/或等离子体灰化的另一蚀刻工艺将第二HM层320及第二侧壁间隔垫740移除。结果是，进一步延伸的第一沟槽420”、进一步延伸的第二沟槽520”以及第三沟槽825’、825AA’及825AB’转移至第一HM层310，以形成图案化第一HM层310’。如图所示，延伸的第三沟槽825AA’对准于延伸的第三沟槽825AB’且被延伸的第一切口620’分离开。
参阅图1、图16A及图16B，方法100进行步骤130，此步骤为使用图案化第一HM层310’作为蚀刻遮罩来蚀刻材料层220，以将进一步延伸的第一沟槽420”、进一步延伸的第二沟槽520”以及延伸的第三沟槽825’、825AA’及825AB’转移至材料层220。蚀刻工艺可包括湿式蚀刻、干式蚀刻及/或上述的组合。
额外步骤可提供于方法100之前、期间及之后，且对于方法100的额外实施例，所描述步骤的一些可被替换、剔除及/或来回移动。在不脱离本发明的精神及范畴的情况下，可呈现其他替代方法或实施例。
基于上文可见，本发明提供形成沟槽切口的方法。此方法使用硬质遮罩堆叠以在顶部两个HM层形成切口，且避免底部HM层曝露于形成沟槽切口的蚀刻工艺。此方法论证由改进工艺视窗控制形成沟槽及沟槽切口的稳固工艺。
本发明提供许多制造半导体装置的不同实施例，这些实施例提供优于现有方法的一或更多个改良。在一实施例中，用于制造半导体装置的方法包括在材料层上方形成硬质遮罩(HM)堆叠。HM堆叠包括安置于材料层上方的第一HM层、安置于第一HM层上方的第二HM层、安置于第二HM层上方的第三HM层以及安置于第三HM层上方的第四HM层。方法亦包括在第四HM层中形成第一沟槽，在第一沟槽中形成第一间隔垫，移除与第一间隔垫相邻的第四HM层以形成第二沟槽，藉由使用第三HM层作为蚀刻终止层移除第一间隔垫的至少一部分以形成切口，移除由第一沟槽、第二沟槽及切口所曝露的第三HM层及第二HM层的一部分以分别形成延伸的第一沟槽、延伸的第二沟槽及延伸的切口。方法亦包括在延伸的第一沟槽、延伸的第二沟槽及延伸的切口中形成第二间隔垫，移除第二HM层的另一部分以形成第三沟槽，且分别移除由延伸的第一沟槽、延伸的第二沟槽、延伸的切口及第三沟槽所曝露的第一HM层的一部分。
在另一实施例中，方法包括在材料层上方形成硬质遮罩(HM)堆叠。HM堆叠包括安置于材料层上方的第一HM层、安置于第一HM层上方的第二HM层、安置于第二HM层上方的第三HM层以及安置于第三HM层上方的第四HM层。方法亦包括在第四HM层中形成第一沟槽，沿着第一沟槽的侧壁形成第一间隔垫，在第四HM层中形成第二沟槽以使得第一间隔垫安置在第一沟槽与第二沟槽之间，且藉由使用第三HM层作为蚀刻终止层在第一沟槽与第二沟槽之间切割第一间隔垫以形成切口。
在另一实施例中，装置包括在材料层上方形成第一硬质遮罩(HM)，在第一HM层上方形成第二HM层。第二HM层具有与第一HM层相比的不同蚀刻选择性。方法亦包括在第二HM层上方形成第三HM层。第三HM层具有与第二HM层相比的不同蚀刻选择性。方法亦包括在第三HM层上方形成第四HM层。第四HM层具有与第三HM层不同的蚀刻选择性。方法亦包括在第四HM层中形成多个第一沟槽，沿着多个第一沟槽的侧壁形成第一间隔垫，在第四HM层中形成第二沟槽，藉由使用第三HM层作为蚀刻终止层切割第一间隔垫的一者以形成切口，经由多个第一沟槽、第二沟槽及切口蚀刻第二HM层以分别形成延伸的第一沟槽、延伸的第二沟槽及延伸的切口。方法亦包括沿着延伸的第一沟槽、延伸的第二沟槽及延伸的切口的侧壁形成第二间隔垫，在两个相邻的第二间隔垫之间蚀刻第二HM层以形成第三沟槽，经由延伸的第一沟槽、延伸的第二沟槽及第三沟槽蚀刻第一HM层以形成图案化第一HM层，且藉由使用图案化第一HM层作为蚀刻遮罩来蚀刻材料层。
上文概述若干实施例的特征，使得熟习此项技术者可更好地理解本发明的态样。熟习此项技术者应了解，可轻易使用本发明作为设计或修改其他工艺及结构的基础，以便实施本文所介绍的实施例的相同目的及/或实现相同优势。熟习此项技术者亦应认识到，此类等效结构并未脱离本发明的精神及范畴，且可在不脱离本发明的精神及范畴的情况下产生本文的各种变化、替代及更改。

Claims (10)

1.一种用于制造半导体装置的方法，其特征在于，该方法包含：
在一材料层上方形成一硬质遮罩HM堆叠，其中该HM堆叠包括安置于该材料层上方的一第一HM层，安置于该第一HM层上方的一第二HM层，安置于该第二HM层上方的一第三HM层以及安置于该第三HM层上方的一第四HM层；
在该第四HM层中形成一第一沟槽；
在该第一沟槽中形成一第一间隔垫；
移除与该第一间隔垫相邻的该第四HM层以形成一第二沟槽；
移除该第一间隔垫的至少一部分以藉由使用该第三HM层作为一蚀刻终止层来形成一切口；
移除由该第一沟槽、第二沟槽及切口所曝露的该第三HM层及该第二HM层的一部分，以分别形成一延伸的第一沟槽、一延伸的第二沟槽及一延伸的切口；
在该延伸的第一沟槽、该延伸的第二沟槽及该延伸的切口中形成第二间隔垫；
移除该第二HM层的另一部分以形成一第三沟槽；以及
分别移除由该延伸的第一沟槽、该延伸的第二沟槽、该延伸的切口及该第三沟槽所曝露的该第一HM层的一部分。
2.根据权利要求1所述的用于制造半导体装置的方法，其特征在于，移除由该第一沟槽、该第二沟槽及该切口所曝露的该第三HM层及该第二HM层的该部分的步骤包括：藉由使用该第四HM层作为一蚀刻遮罩经由该第三HM层及该第二HM层选择性地蚀刻。
3.根据权利要求1所述的用于制造半导体装置的方法，其特征在于，移除该第一HM层的该部分的步骤包括：藉由使用该第二HM层及该第二间隔垫作为一蚀刻遮罩，经由该延伸的第一沟槽、该延伸的第二沟槽及该第三沟槽选择性地蚀刻该第一HM层。
4.根据权利要求1所述的用于制造半导体装置的方法，其特征在于，在该材料层上方形成该HM堆叠的步骤包括：
在该材料层上方沉积该第一HM层；
在该第一HM层上方沉积该第二HM层，其中该第二HM层具有与该第一HM层相比的一不同蚀刻选择性；
在该第二HM层上方沉积该第三HM层，其中该第三HM层具有与该第二HM层相比的一不同蚀刻选择性；以及
在该第三HM层上方沉积该第四HM层，其中该第四HM层具有与该第三HM层相比的一不同蚀刻选择性。
5.一种用于制造半导体装置的方法，其特征在于，该方法包含：
在一材料层上方形成一硬质遮罩HM堆叠，其中该HM堆叠包括安置于该材料层上方的一第一HM层，安置于该第一HM层上方的一第二HM层，安置于该第二HM层上方的一第三HM层以及安置于该第三HM层上方的一第四HM层；
在该第四HM层中形成一第一沟槽；
沿着该第一沟槽的一侧壁形成一第一间隔垫；
在该第四HM层中形成一第二沟槽以使得该第一间隔垫安置在该第一沟槽与该第二沟槽之间；以及
藉由使用该第三HM层作为一蚀刻终止层，在该第一沟槽与该第二沟槽之间切割该第一间隔垫以形成一切口。
6.根据权利要求5所述的用于制造半导体装置的方法，其特征在于，进一步包含：
经由该第一沟槽、该第二沟槽及该切口蚀刻该第二HM层，以形成一延伸的第一沟槽、一延伸的第二沟槽及一延伸切口；
沿着该延伸的第一沟槽、该延伸的第二沟槽及该延伸的切口的侧壁形成一第二间隔垫；
蚀刻该第二HM层以形成一第三沟槽；以及
经由该延伸的第一沟槽、该延伸的第二沟槽及该第三沟槽蚀刻该第一HM层以图案化该第一HM层；以及
藉由使用该图案化第一HM层作为一蚀刻遮罩来蚀刻该材料层。
7.根据权利要求6所述的用于制造半导体装置的方法，其特征在于，经由该第一沟槽、该第二沟槽及该切口蚀刻该第二HM层的步骤包括藉由使用该第一间隔垫及该第四HM层作为一蚀刻遮罩，经由该第三HM层及该第二HM层选择性地蚀刻。
8.根据权利要求5所述的用于制造半导体装置的方法，其特征在于，在该材料层上方形成该HM堆叠的步骤包括：
在该材料层上方沉积该第一HM层；
在该第一HM层上方沉积该第二HM层，其中该第二HM层具有与该第一HM层相比的一不同蚀刻选择性；
在该第二HM层上方沉积该第三HM层，其中该第三HM层具有与该第二HM层相比的一不同蚀刻选择性；以及
在该第三HM层上方沉积该第四HM层，其中该第四HM层具有与该第三HM层相比的一不同蚀刻选择性。
9.一种用于制造半导体装置的方法，其特征在于，该方法包含：
在一材料层上方形成一第一硬质遮罩HM；
在该第一HM层上方形成一第二HM层，其中该第二HM层具有与该第一HM层相比的一不同蚀刻选择性；
在该第二HM层上方形成一第三HM层，其中该第三HM层具有与该第二HM层相比的一不同蚀刻选择性；
在该第三HM层上方形成一第四HM层，其中该第四HM层具有与该第三HM层相比的一不同蚀刻选择性。
在该第四HM层中形成多个第一沟槽；
沿着该多个第一沟槽的侧壁形成第一间隔垫；
在该第四HM层中形成一第二沟槽；
藉由使用该第三HM层作为一蚀刻终止层，切割这些第一间隔垫的一者以形成一切口；
经由该多个第一沟槽、该第二沟槽及该切口蚀刻该第二HM层，以分别形成一延伸的第一沟槽、一延伸的第二沟槽及一延伸的切口；
沿着该延伸的第一沟槽、该延伸的第二沟槽及该延伸的切口的侧壁形成第二间隔垫；
在两个相邻的第二间隔垫之间蚀刻该第二HM层以形成一第三沟槽；
经由该延伸的第一沟槽、该延伸的第二沟槽及该第三沟槽蚀刻该第一HM层以形成一图案化第一HM层；以及
藉由使用该图案化第一HM层作为一蚀刻遮罩来蚀刻该材料层。
10.根据权利要求9所述的用于制造半导体装置的方法，其特征在于，藉由使用该第三HM层作为一蚀刻终止层，切割该多个第一间隔垫的一者以形成该切口的步骤包括：
在该第四HM层上方形成一图案化抗蚀层，其中该图案化抗蚀层界定一开口；
经由该开口蚀刻该第四HM层；以及
移除该图案化抗蚀层。
CN201510860265.3A 2015-08-31 2015-11-30 半导体装置的制造方法 Active CN106486419B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/840,199 US9490136B1 (en) 2015-08-31 2015-08-31 Method of forming trench cut
US14/840,199 2015-08-31

Publications (2)

Publication Number Publication Date
CN106486419A true CN106486419A (zh) 2017-03-08
CN106486419B CN106486419B (zh) 2019-07-19

Family

ID=57211034

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510860265.3A Active CN106486419B (zh) 2015-08-31 2015-11-30 半导体装置的制造方法

Country Status (3)

Country Link
US (1) US9490136B1 (zh)
CN (1) CN106486419B (zh)
TW (1) TWI579899B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110707005A (zh) * 2018-08-03 2020-01-17 联华电子股份有限公司 半导体装置及其形成方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102617139B1 (ko) 2018-04-09 2023-12-26 삼성전자주식회사 반도체 소자 및 그 제조방법
US11037821B2 (en) * 2019-05-01 2021-06-15 Globalfoundries U.S. Inc. Multiple patterning with self-alignment provided by spacers

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100075503A1 (en) * 2008-09-19 2010-03-25 Applied Materials, Inc. Integral patterning of large features along with array using spacer mask patterning process flow
CN103050383A (zh) * 2012-12-24 2013-04-17 上海集成电路研发中心有限公司 一种消除旁瓣图形的方法
US9034723B1 (en) * 2013-11-25 2015-05-19 Taiwan Semiconductor Manufacturing Company, Ltd. Method of making a FinFET device
CN104701142A (zh) * 2013-12-05 2015-06-10 台湾积体电路制造股份有限公司 自对齐双间隔件图案化工艺

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7998874B2 (en) * 2006-03-06 2011-08-16 Samsung Electronics Co., Ltd. Method for forming hard mask patterns having a fine pitch and method for forming a semiconductor device using the same
KR100843870B1 (ko) * 2006-07-14 2008-07-03 주식회사 하이닉스반도체 반도체 소자의 미세 패턴 형성 방법
US7667271B2 (en) 2007-04-27 2010-02-23 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field-effect transistors
US7910453B2 (en) 2008-07-14 2011-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. Storage nitride encapsulation for non-planar sonos NAND flash charge retention
US8310013B2 (en) 2010-02-11 2012-11-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating a FinFET device
US8399931B2 (en) 2010-06-30 2013-03-19 Taiwan Semiconductor Manufacturing Company, Ltd. Layout for multiple-fin SRAM cell
US8729627B2 (en) 2010-05-14 2014-05-20 Taiwan Semiconductor Manufacturing Company, Ltd. Strained channel integrated circuit devices
KR101169164B1 (ko) * 2010-10-27 2012-07-30 에스케이하이닉스 주식회사 반도체 소자의 형성 방법
US8816444B2 (en) 2011-04-29 2014-08-26 Taiwan Semiconductor Manufacturing Company, Ltd. System and methods for converting planar design to FinFET design
US8466027B2 (en) 2011-09-08 2013-06-18 Taiwan Semiconductor Manufacturing Company, Ltd. Silicide formation and associated devices
US8723272B2 (en) 2011-10-04 2014-05-13 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of manufacturing same
US8377779B1 (en) 2012-01-03 2013-02-19 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of manufacturing semiconductor devices and transistors
US8735993B2 (en) 2012-01-31 2014-05-27 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET body contact and method of making same
US8785285B2 (en) 2012-03-08 2014-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacture thereof
US8716765B2 (en) 2012-03-23 2014-05-06 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US8860148B2 (en) 2012-04-11 2014-10-14 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for FinFET integrated with capacitor
US8736056B2 (en) 2012-07-31 2014-05-27 Taiwan Semiconductor Manufacturing Company, Ltd. Device for reducing contact resistance of a metal
US8823065B2 (en) 2012-11-08 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US8772109B2 (en) 2012-10-24 2014-07-08 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and method for forming semiconductor contacts
US9236300B2 (en) 2012-11-30 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Contact plugs in SRAM cells and the method of forming the same
US8987142B2 (en) * 2013-01-09 2015-03-24 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-patterning method and device formed by the method
US9204538B2 (en) * 2013-08-16 2015-12-01 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fine line space resolution lithography for integrated circuit features using double patterning technology
US9368348B2 (en) * 2013-10-01 2016-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned patterning process
US9425049B2 (en) * 2014-01-14 2016-08-23 Taiwan Semiconductor Manufacturing Co., Ltd. Cut first self-aligned litho-etch patterning

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100075503A1 (en) * 2008-09-19 2010-03-25 Applied Materials, Inc. Integral patterning of large features along with array using spacer mask patterning process flow
CN103050383A (zh) * 2012-12-24 2013-04-17 上海集成电路研发中心有限公司 一种消除旁瓣图形的方法
US9034723B1 (en) * 2013-11-25 2015-05-19 Taiwan Semiconductor Manufacturing Company, Ltd. Method of making a FinFET device
CN104701142A (zh) * 2013-12-05 2015-06-10 台湾积体电路制造股份有限公司 自对齐双间隔件图案化工艺

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110707005A (zh) * 2018-08-03 2020-01-17 联华电子股份有限公司 半导体装置及其形成方法
US11244829B2 (en) 2018-08-03 2022-02-08 United Microelectronics Corp. Semiconductor device and method of forming the same
CN110707005B (zh) * 2018-08-03 2022-02-18 联华电子股份有限公司 半导体装置及其形成方法
US11721552B2 (en) 2018-08-03 2023-08-08 United Microelectronics Corp. Semiconductor device

Also Published As

Publication number Publication date
US9490136B1 (en) 2016-11-08
TW201709273A (zh) 2017-03-01
TWI579899B (zh) 2017-04-21
CN106486419B (zh) 2019-07-19

Similar Documents

Publication Publication Date Title
KR101949568B1 (ko) 최상면이 평면인 에피택셜 피처를 갖는 finfet 디바이스 및 그 제조 방법
KR101170284B1 (ko) 피치 더블링 프로세스 중에 어레이 피처를 격리시키는 방법 및 격리된 어레이 피처를 갖는 반도체 장치 구조물
CN104658971B (zh) 制造finfet器件的方法
CN103715258B (zh) 用于半导体器件的源极/漏极堆叠件压力源
TWI548033B (zh) 半導體裝置及其製造方法
US9159630B1 (en) Fin field-effect transistor (FinFET) device formed using a single spacer, double hardmask scheme
CN106711044A (zh) 切割金属栅极的方法
KR20130086272A (ko) Ｆｉｎｆｅｔ들 및 이를 형성하기 위한 방법들
US20140183632A1 (en) Contact Structure Of Semiconductor Device
CN107104147A (zh) 用于半导体器件的结构和方法
CN103219340A (zh) 用于具有线端延长的晶体管的结构和方法
CN105977201B (zh) 半导体装置的制造方法
CN109786330A (zh) 集成电路器件鳍、集成电路及其形成方法
CN110071174A (zh) 包括隔离层的半导体器件及制造其的方法
KR102559010B1 (ko) 반도체 소자 제조방법
US20160307894A1 (en) Finfet semiconductor device having fins with stronger structural strength
TW202018791A (zh) 製造半導體元件的方法
CN108987275A (zh) 半导体装置的制造方法
CN104701377A (zh) 具有应变层的半导体器件
CN106206263A (zh) 半导体集成电路的制造方法
US9728407B2 (en) Method of forming features with various dimensions
CN107204278A (zh) 在材料层中形成开口的方法
CN109119470B (zh) 边界间隔物结构以及集成
US11563106B2 (en) Formation method of isolation feature of semiconductor device structure
CN106486419A (zh) 半导体装置的制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant