TWI579899B - 半導體裝置之製造方法 - Google Patents

半導體裝置之製造方法 Download PDF

Info

Publication number
TWI579899B
TWI579899B TW104139450A TW104139450A TWI579899B TW I579899 B TWI579899 B TW I579899B TW 104139450 A TW104139450 A TW 104139450A TW 104139450 A TW104139450 A TW 104139450A TW I579899 B TWI579899 B TW I579899B
Authority
TW
Taiwan
Prior art keywords
layer
trench
extended
forming
over
Prior art date
Application number
TW104139450A
Other languages
English (en)
Other versions
TW201709273A (zh
Inventor
張鈺聲
吳佳典
吳永旭
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW201709273A publication Critical patent/TW201709273A/zh
Application granted granted Critical
Publication of TWI579899B publication Critical patent/TWI579899B/zh

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816Aspects relating to the layout of the pattern or to the size of vias or trenches
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/10Applying interconnections to be used for carrying current between separate components within a device
    • H01L2221/1005Formation and after-treatment of dielectrics
    • H01L2221/101Forming openings in dielectrics

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Drying Of Semiconductors (AREA)

Description

半導體裝置之製造方法
本揭露係有關於一種積體電路之製造方法,且特別是指一種具有溝槽切口之半導體的製造方法。
半導體積體電路(integrated circuit;IC)工業已經歷快速成長。IC設計及材料之技術進步已產生數代IC,其中每一代具有與上一代相比之更小及更複雜的電路。在IC演進過程中,功能性密度(亦即,單位晶片面積的互連裝置之數目)通常已增加,同時幾何學尺寸(亦即,使用製造製程可生成之最小元件(或接線))已減小。
通常,此按比例縮減之過程藉由提高生產效率且降低關聯成本來提供益處。此按比例縮減亦已增加IC處理及製造之複雜性。為實現此等進步,IC處理及製造需要類似之發展。當諸如金屬-氧化物-半導體場效電晶體(metal-oxide-semiconductor field-effect transistor;MOSFET)之半導體裝置經由各技術節點按比例縮減時,促進電晶體與其他裝置之間佈線之導電接線及關聯介電材料的互連在IC性能中起重要作用。儘管製造IC裝置之現有方 法通常已滿足其期望之目的,但未在各個方面完全令人滿意。舉例而言,在IC裝置之製造期間,形成溝槽且隨後將溝槽切割至子溝槽時出現了挑戰。
本發明提供許多製造半導體裝置之不同實施 例,此等實施例提供優於現有方法之一或更多個改良。在一實施例中,用於製造半導體裝置之方法包括在材料層上方形成硬質遮罩(HM)堆疊。HM堆疊包括安置於材料層上方之第一HM層、安置於第一HM層上方之第二HM層、安置於第二HM層上方之第三HM層以及安置於第三HM層上方之第四HM層。方法亦包括在第四HM層中形成第一溝槽,在第一溝槽中形成第一間隔墊,移除與第一間隔墊相鄰之第四HM層以形成第二溝槽,藉由使用第三HM層作為蝕刻終止層移除第一間隔墊之至少一部分以形成切口,移除由第一溝槽、第二溝槽及切口所曝露之第三HM層及第二HM層之一部分以分別形成延伸之第一溝槽、延伸之第二溝槽及延伸之切口。方法亦包括在延伸之第一溝槽、延伸之第二溝槽及延伸之切口中形成第二間隔墊,移除第二HM層之另一部分以形成第三溝槽,且分別移除由延伸之第一溝槽、延伸之第二溝槽、延伸之切口及第三溝槽所曝露之第一HM層之一部分。
在另一實施例中,方法包括在材料層上方形成 硬質遮罩(HM)堆疊。HM堆疊包括安置於材料層上方之第 一HM層、安置於第一HM層上方之第二HM層、安置於第二HM層上方之第三HM層以及安置於第三HM層上方之第四HM層。方法亦包括在第四HM層中形成第一溝槽,沿著第一溝槽之側壁形成第一間隔墊,在第四HM層中形成第二溝槽以使得第一間隔墊安置在第一溝槽與第二溝槽之間,且藉由使用第三HM層作為蝕刻終止層在第一溝槽與第二溝槽之間切割第一間隔墊以形成切口。
在另一實施例中,裝置包括在材料層上方形成 第一硬質遮罩(HM),在第一HM層上方形成第二HM層。第二HM層具有與第一HM層相比之不同蝕刻選擇性。方法亦包括在第二HM層上方形成第三HM層。第三HM層具有與第二HM層相比之不同蝕刻選擇性。方法亦包括在第三HM層上方形成第四HM層。第四HM層具有與第三HM層不同的蝕刻選擇性。方法亦包括在第四HM層中形成複數個第一溝槽,沿著複數個第一溝槽之側壁形成第一間隔墊,在第四HM層中形成第二溝槽,藉由使用第三HM層作為蝕刻終止層切割第一間隔墊之一者以形成切口,經由複數個第一溝槽、第二溝槽及切口蝕刻第二HM層以分別形成延伸之第一溝槽、延伸之第二溝槽及延伸之切口。方法亦包括沿著延伸之第一溝槽、延伸之第二溝槽及延伸之切口的側壁形成第二間隔墊,在兩個相鄰之第二間隔墊之間蝕刻第二HM層以形成第三溝槽,經由延伸之第一溝槽、延伸之第二溝槽及第三溝槽蝕刻第一HM層以形成圖案化第一HM層,且藉由使用圖案化第一HM層作為蝕刻遮罩來蝕刻材料層。
100‧‧‧方法
102‧‧‧步驟
104‧‧‧步驟
106‧‧‧步驟
108‧‧‧步驟
110‧‧‧步驟
112‧‧‧步驟
114‧‧‧步驟
116‧‧‧步驟
118‧‧‧步驟
120‧‧‧步驟
122‧‧‧步驟
124‧‧‧步驟
126‧‧‧步驟
128‧‧‧步驟
130‧‧‧步驟
200‧‧‧半導體裝置
210‧‧‧基板
220‧‧‧材料層
300‧‧‧硬質遮罩(hard mask;HM)堆疊
310‧‧‧第一HM層
310'‧‧‧圖案化第一HM層
320‧‧‧第二HM層
330‧‧‧第三HM層
340‧‧‧第四HM層
405‧‧‧第一底部層(bottom layer;BL)
406‧‧‧第一中間層(middle layer;ML)
410‧‧‧第一圖案化抗蝕層
415‧‧‧第一接線式開口
420‧‧‧第一溝槽
420'‧‧‧延伸之第一溝槽
420"‧‧‧進一步延伸之第一溝槽
430‧‧‧第一側壁間隔墊
430'‧‧‧延伸之第一側壁間隔墊
505‧‧‧第二BL層
506‧‧‧第二ML層
510‧‧‧第二圖案化抗蝕層
515‧‧‧第二接線式開口
520‧‧‧第二溝槽
520'‧‧‧延伸之第二溝槽
520"‧‧‧進一步延伸之第二溝槽
530‧‧‧第一接線式特徵
530'‧‧‧延伸之第一接線式特徵
530A‧‧‧第一接線式特徵
530AA‧‧‧第一子接線式特徵
530AA'‧‧‧延伸之第一接線式特徵
530AB‧‧‧第一子接線式特徵
530AB'‧‧‧延伸之第一接線式特徵
602‧‧‧無
605‧‧‧第三BL層
606‧‧‧第三ML層
610‧‧‧第三圖案化抗蝕層
615‧‧‧第一切口開口
620‧‧‧第一切口
620'‧‧‧延伸之第一切口
740‧‧‧第二側壁間隔墊
805‧‧‧第四BL層
806‧‧‧第四ML層
810‧‧‧第四圖案化抗蝕層
815‧‧‧第二切口開口
820‧‧‧第二切口
825‧‧‧第三溝槽
825'‧‧‧延伸之第三溝槽
825AA‧‧‧第三溝槽
825AA'‧‧‧延伸之第三溝槽
825AB‧‧‧第三溝槽
825AB'‧‧‧延伸之第三溝槽
A-A‧‧‧線A-A
X‧‧‧X軸
Y‧‧‧Y軸
當結合隨附圖式閱讀時,自以下詳細描述將很好地理解本發明之態樣。應注意,根據工業中的標準實務,圖式中各特徵並非按比例繪製。事實上,出於論述清晰之目的,可任意增加或減小圖示特徵之尺寸。
第1圖係根據一些實施例,用於製造半導體裝置之方法的示意流程圖。
第2圖係根據一些實施例之半導體裝置的示意橫截面視圖。
第3A圖、第4A圖、第4C圖、第5A圖、第6A圖、第7A圖、第7C圖、第8A圖、第9A圖、第9C圖、第10A圖、第11A圖、第12A圖、第13A圖、第14A圖、第14C圖、第15A圖、第15C圖及第16A圖係根據一些實施例之半導體裝置的示意頂部視圖。
第3B圖、第4B圖、第4D圖、第5B圖、第6B圖、第7B圖、第7D圖、第8B圖、第9B圖、第9D圖、第10B圖、第11B圖、第12B圖、第13B圖、第14B圖、第14D圖、第15B圖、第15D圖及第16B圖係根據一些實施例,分別沿著第3A圖、第4A圖、第4C圖、第5A圖、第6A圖、第7A圖、第7C圖、第8A圖、第9A圖、第9C圖、第10A圖、第11A圖、第12A圖、第13A圖、第14A圖、第14C圖、第15A圖、第15C圖及第16A圖中的線A-A之半導體裝置的示意橫截面視圖。
以下揭示內容提供許多不同實施例或實例,以 便實施本發明之不同特徵。下文描述組件及排列之特定實例以簡化本發明。當然,此等實例僅為示例且並不意欲為限制性。舉例而言,以下描述中在第二特徵上方或第二特徵上形成第一特徵可包括以直接接觸形成第一特徵及第二特徵的實施例,且亦可包括可在第一特徵與第二特徵之間形成額外特徵以使得第一特徵及第二特徵可不處於直接接觸的實施例。另外,本發明可在各實例中重複元件符號及/或字母。 此重複係出於簡明性及清晰之目的,且本身並不指示所論述之各實施例及/或配置之間的關係。
進一步地,為了便於描述,本文可使用空間相 對性術語(諸如「之下」、「下方」、「下部」、「上方」、「上部」及類似者)來描述諸圖中所圖示一個元件或特徵與另一元件(或多個元件)或特徵(或多個特徵)之關係。除了諸圖所描繪之定向外,空間相對性術語意欲包含使用或操作中裝置之不同定向。設備可經其他方式定向(旋轉90度或處於其他定向)且因此可同樣解讀本文所使用之空間相對性描述詞。
第1圖係根據一些實施例之製造一或更多個半 導體裝置之方法100的流程圖。下文請參看第2圖至第16B圖中所示之半導體裝置200以詳細了解將於後詳細論述之方法100。
參閱第1圖及第2圖,方法100於步驟102處開 始,此步驟為在基板210上方形成材料層220且在材料層 220上方形成硬質遮罩(hard mask;HM)堆疊300。基板210可為塊體矽基板。或者,基板210可包含諸如晶態結構之矽(silicon;Si)或鍺(germanium;Ge)之基本半導體;諸如鍺化矽(silicon germanium;SiGe)、碳化矽(silicon carbide;SiC)、砷化鎵(gallium arsenic;GaAs)、磷化鎵(gallium phosphide;GaP)、磷化銦(indium phosphide;InP)、砷化銦(indium arsenide;InAs)及/或銻化銦(indium antimonide;InSb)之合成半導體;或上述之組合。基板210亦可能包括絕緣體上矽(silicon-on-insulator;SOI)基板。SOI基板係使用注氧分離(separation by implantation of oxygen;SIMOX)、晶圓黏接及/或其他適宜之方法製造。
一些示範性基板210亦包括絕緣體層。絕緣體 層包含任何適宜之材料,包括氧化矽、藍寶石及/或上述之組合。示範性絕緣體層可為氧化埋層(buried oxide layer;BOX)。絕緣體係由任何適宜之製程形成,諸如注入(例如,SIMOX)、氧化、沉積及/或其他適宜製程。在一些示範性半導體裝置200中,絕緣體層係絕緣體上矽基板之元件(例如,層)。
基板210亦可包括由諸如離子注入及/或擴散製 程所實施之各p型摻雜區域及/或n型摻雜區域。彼等摻雜區域包括n型阱、p型阱、輕微摻雜區域(light doped region;LDD)、摻雜源極及汲極(source and drain;S/D),且各通道之摻雜剖面經配置以形成各積體電路(IC)裝置,諸如互補 型金屬-氧化物-半導體場效電晶體(complimentary metal-oxide-semiconductor field-effect transistor;CMOSFET)、成像感測器及/或發光二極體(light emitting diode;LED)。基板210可進一步包括諸如在基板中及基板上形成之電阻器或電容器的其他功能性特徵。
基板210亦可包括各隔離特徵。隔離特徵將基 板210中各裝置區域分離。隔離特徵包括使用不同處理技術形成之不同結構。舉例而言,隔離特徵可包括淺溝槽隔離(shallow trench isolation;STI)特徵。STI之形成可包括在基板210中蝕刻溝槽,且以諸如氧化矽、氮化矽或氧氮化矽之絕緣體材料填充溝槽。所填充溝槽可具有諸如由氮化矽來填充溝槽之熱氧化襯墊層的多層結構。可執行化學機械研磨(chemical mechanical polishing;CMP)以研磨去多餘之絕緣體材料,且平坦化隔離特徵之頂表面。
基板210亦可包括由介電層及電極層所形成之 閘極堆疊。介電層可包括由適宜技術所沉積之介面層(interfacial layer;IL)及高介電常數(high-k;HK)介電層,此等適宜技術諸如化學氣相沉積(chemical vapor deposition;CVD)、原子層沉積(atomic layer deposition;ALD)、物理氣相沉積(physical vapor deposition;PVD)、熱氧化、上述技術之組合或其他適宜之技術。電極層可包括諸如由ALD、PVD、CVD及/或其他適宜製程所形成之金屬層、襯墊層、濕化層及黏著層之單層或多層。
基板210亦可包括複數個層間介電(inter-level dielectric;ILD)層及導電特徵,經整合以形成經配置以將各p型及n型摻雜區域與其他功能性特徵(諸如閘電極)耦接的互連結構,從而生成功能性積體電路。
材料層220可包括諸如氧化矽、氮化矽或氧氮化矽、低介電常數介電材料及/或其他適宜材料之介電層。HM堆疊300分別包括第一HM層310、第二HM層320、第三HM層330及第四HM層340。HM堆疊330可包括氧化矽、氮化矽、氮氧化物、碳化矽、氧化鈦、氮化鈦、氧化鉭、氮化鉭及/或任何適宜之材料。在本實施例中,為在後續蝕刻製程期間實現蝕刻選擇性,第二HM層320可包括與第一HM層310不同之材料,第三HM層330可包括與第二HM層320不同之材料,且第四HM層340可包括與第三HM層330不同之材料。在一實施例中,第一HM層310及第三HM層330包括氮化鈦,同時第二HM層320及第四HM層340包括氮化矽。一個或多個的層220、層310、層320、層330、層340可由適宜之技術沉積於上方,諸如CVD、ALD、PVD、熱氧化、上述技術之組合或其他適宜之技術。
在本實施例中,複數個特徵(例如溝槽)在材料層220中形成。一般來說,藉由於材料層220上方形成硬質遮罩(HM)層來在材料層220中形成溝槽,然後圖案化HM層,且隨後經由圖案化之HM層蝕刻材料層220。溝槽通常具有所需之各種長度。尤其當裝置尺寸按比例縮減時。一般來說,經執行以將一個溝槽切割至兩個子溝槽之程序被稱作 形成切口。然而,當形成切口時,在HM層上將製程引起的缺陷降至最低係具有難度的。在本實施例中,方法100在形成切口時,將HM層300上之製程引起的的傷害降至最低。
參閱第1圖、第3A圖及第3B圖,方法100進行 步驟104,此步驟為在第四HM層340上方形成第一圖案化抗蝕層410。第一圖案化抗蝕層410界定沿著第一方向(亦即,垂直於X軸之Y軸方向)之複數個第一接線式開口415。第四HM層340之相應部分係曝露於第一接線式開口415中。在一些實施例中,第一圖案化抗蝕層410係藉由使用三層材料之第一微影術製程(三層微影術)形成。此三層為第一底部層(bottom layer;BL)405,第一中間層(middle layer;ML)406,及第一抗蝕層410。在後續蝕刻製程中,第一BL層405保護第四HM層340。在一些實施例中,第一BL層405包括不含矽之有機聚合物。第一ML層406可包括經設計以從第一BL層405提供蝕刻選擇性之含矽層。在一些實施例中,第一ML層406亦經設計以充當在微影術曝光製程期間降低反射之底部抗反射塗層,從而增加成像對比度且增強成像解析度。第一BL層405沉積於第四HM層340上方,第一ML層406沉積於BL層405上方,而抗蝕層410則沉積於第一ML層406上方。
第一抗蝕層410藉由第一微影術製程圖案化, 以在其中界定第一接線式開口415。示範性微影術製程可包括形成光阻劑層,藉由微影術曝光製程以曝露光阻劑層,執行後曝光烘烤製程,且顯影光阻劑層以形成圖案化抗蝕層。
參閱第1圖、第4A圖及第4B圖,方法100進行 步驟106,此步驟為經第一接線式開口415蝕刻第一ML層406、第一BL層405及第四HM層340,以在第四HM層340中形成第一溝槽420。蝕刻製程可包括濕式蝕刻、乾式蝕刻及/或上述之組合。例如,乾式蝕刻製程可實施含氟氣體(例如,CF4、SF6、CH2F2、CHF3及/或C2F6),含氯氣體(例如,Cl2、CHCl3、CCl4及/或BCl3),含溴氣體(例如,HBr及/或CHBr3),含碘氣體,其他適宜氣體及/或電漿,及/或上述之組合。蝕刻製程可包括多步驟蝕刻,以獲得選擇性、可撓性蝕刻及所需蝕刻剖面。在一些實施例中,蝕刻製程經選擇在實質上未蝕刻第三HM層330之情況下,選擇性地蝕刻第一ML層406、第一BL層405及第四HM層340。 如先前已提及,在具有充分蝕刻選擇性之情況下,第三HM層330作為蝕刻終止層改進了蝕刻製程視窗及剖面控制。如第4C圖及第4D圖所示,在形成第一溝槽420之後,藉由諸如濕剝離及/或電漿灰化之另一蝕刻製程將第一圖案化抗蝕層410、第一ML層406及第一BL層405之剩餘部分移除。
參閱第1圖、第5A圖及第5B圖,方法100進行 步驟108,此步驟為沿第一溝槽420之側壁形成第一側壁間隔墊430。在本實施例中,第一側壁間隔墊430包括與第四HM層340不同之材料,以在後續蝕刻期間實現蝕刻選擇性。第一側壁間隔墊430可藉由在第一溝槽420上方沉積間隔墊層而形成,且接著藉由間隔墊蝕刻以各向異性地蝕刻間隔墊層。間隔墊層可包括氧化矽、氮化矽、氮氧化物、碳化 矽、氧化鈦、氮化鈦、氧化鉭、氮化鉭及/或任何適宜之材料。間隔墊層可藉由CVD、ALD、PVD及/或其他適宜之技術沉積。在一實施例中,間隔墊層係藉由ALD沉積,以沿著第一溝槽420之側壁實現合適之薄膜覆蓋。在一實施例中,間隔墊層係藉由各向異性乾式蝕刻進行蝕刻,以形成垂直剖面。
參閱第1圖、第6A圖及第6B圖,方法100進行 步驟110,此步驟為在第四HM層340上方、包括在第一溝槽420上方形成第二圖案化抗蝕層510。第二圖案化抗蝕層510界定平行於第一溝槽420之第二接線式開口515。第四HM層340之一部分係定位在兩個相鄰之第一溝槽420之間,且在第二接線式開口515內對準。在一些實施例中,第二圖案化抗蝕層510係藉由第二個三層微影術形成。此三層包括第二BL層505、第二ML層506及第二抗蝕層510。第二個三層微影術在許多方面類似於結合第3A圖及第3B圖之上文所論述的第一個三層微影術,包括其中所論述之材料。
參閱第1圖、第7A圖及第7B圖,方法100進行 步驟112,此步驟為經第二接線式開口515蝕刻第二ML層506、第二BL層505及第四HM層340,以在第四HM層340中形成第二溝槽520。蝕刻製程在許多方面類似於結合第4A圖-第4B圖之上文所論述的蝕刻製程。如第7C圖及第7D圖所示,在形成第二溝槽520之後,藉由諸如濕剝離及/或電漿灰化之另一蝕刻製程將第二圖案化抗蝕層510、第二ML層506及第二BL層505之剩餘部分移除。結果是,由第一溝槽 420與第二溝槽520共用之第一側壁間隔墊430,沿著第一方向(亦即,垂直於X軸之Y軸方向)及相互平行地形成第一接線式特徵530。
參閱第1圖、第8A圖及第8B圖,方法100進行 步驟114,此步驟為在第四HM層340及第一接線式特徵530上方形成第三圖案化抗蝕層610。第三圖案化抗蝕層610界定第一切口開口615,第一切口開口615與指定之第一接線式特徵530重疊,現將其標記為元件符號530A。在一些實施例中,第三圖案化抗蝕層610藉由第三個三層微影術形成。此三層包括第三BL層605、第三ML層606及第三抗蝕層610。第三個三層微影術在許多方面類似於結合第3A圖及第3B圖之上文所論述的第一個三層微影術,包括其中所論述之材料。
參閱第1圖、第9A圖及第9B圖,方法100進行 步驟116,此步驟為經第一切口開口615蝕刻第三ML層406、第三BL層605及第一接線式特徵530A之一部分以形成第一切口620。蝕刻製程可包括濕式蝕刻、乾式蝕刻及/或上述之組合。在一些實施例中,蝕刻製程經選擇在實質上未蝕刻第三HM層330之情況下,選擇性地蝕刻第一接線式特徵530,以使得第三HM層330作為蝕刻終止層。因此,藉由第三HM層330之保護,在形成第一切口620期間,第二HM層320及第一HM層310保持未受損。對於第一HM層310所重要的是,此HM層係將界定於材料層220上方形成之特徵,在形成第一切口620之蝕刻製程期間,將諸如非均衡 厚度損耗之製程引起的損傷降至最低。
如第9C圖及第9D圖所示,在形成第一切口620 之後,藉由諸如濕剝離及/或電漿灰化將第三圖案化抗蝕層610、第三ML層606及第三BL層605之剩餘部分移除。結果是,第一接線式特徵530A被切割成兩個第一子接線式特徵530AA及530AB。
參閱第1圖、第10A圖及第10B圖,方法100進 行步驟118,此步驟為使用第一側壁間隔墊430及第四HM層340作為蝕刻遮罩,將第一溝槽420及第二溝槽520以及第一切口620延伸至第二HM層320。在具有第一側壁間隔墊430之情況下,延伸之第一溝槽420’形成了與第一溝槽420相比之較小寬度。在第一側壁間隔墊430下方之第二HM層320之部分保持未受損,且其形成延伸之第一側壁間隔墊430’(分別包括延伸之第一接線式特徵530’、530AA’及530AB’)。第二溝槽520延伸至經延伸之第二溝槽520’,且第一切口620延伸至經延伸之第一切口620’。
蝕刻製程可包括濕式蝕刻、乾式蝕刻及/或上述 之組合。在本實施例中,蝕刻製程經選擇在實質上未蝕刻第一側壁間隔墊430、第四HM層340及第一HM層310之情況下,選擇性地蝕刻第三HM層330及第二HM層320。結果是,第一HM層310作為蝕刻終止層改進蝕刻製程視窗及剖面控制。
參閱第1圖、第11A圖及第11B圖,方法100進 行步驟120,此步驟為移除第四HM層340及第三HM層330 及第一側壁間隔墊430之剩餘部分。蝕刻製程可包括濕式蝕刻、乾式蝕刻及/或上述之組合。在一些實施例中,蝕刻製程經選擇在實質上未蝕刻第二HM層320及第一HM層310之情況下,選擇性地移除第四HM層340及第三HM層330,以及第一側壁間隔墊430。結果是,在第二HM層320中形成延伸之第一溝槽420’、延伸之第二溝槽520’、延伸之第一側壁間隔墊430’(包括延伸之第一接線式特徵530’、530AA’及530AB’)及延伸之第一切口620’。
參閱第1圖、第12A圖及第12B圖,方法100進 行步驟122,此步驟為沿著延伸之第一溝槽420'及延伸之第二溝槽520'之側壁,包括沿著延伸之第一間隔墊430'之側壁形成第二側壁間隔墊740。在本實施例中,第二側壁間隔墊740經形成以使得延伸之第一切口620’亦由第二側壁間隔墊740填充。在一些實施例中,第二側壁間隔墊740經形成以在許多方面類似於結合第5A圖及第5B圖之上文所論述的第一側壁間隔墊430。在本實施例中,第二側壁間隔墊740包括與第二HM層320不同之材料,以實現在後續蝕刻期間之蝕刻選擇性。
參閱第1圖、第13A圖及第13B圖,方法100進 行步驟124,此步驟為在第一HM層310、第二HM層320及第二側壁間隔墊740之上方形成第四圖案化抗蝕層810。第四圖案化抗蝕層810界定第二切口開口815。在本實施例中,第二切口開口815具有矩形形狀,以使得延伸之第一接線式特徵530’、530AA’及530AB’、延伸之第一切口620’ 在第二切口開口815內對準。另外,第二切口開口815之邊緣沿著第一方向(亦即,垂直於X軸之Y軸方向)對準於第二側壁間隔墊740之中間。
在一些實施例中,第四圖案化抗蝕層810係由 第四個三層微影術形成。此三層為第四BL層805、第四ML層806及第四抗蝕層810。第四個三層微影術在許多方面類似於結合第3A圖及第3B圖之上文所論述的第一個三層微影術,包括其中所論述之材料。
參閱第1圖、第14A圖及第14B圖,方法100進 行步驟126,此步驟為經第二切口開口815蝕刻延伸之第一接線式特徵530’、530AA’及530AB’(由第二HM層320製成),以在第二切口820內分別形成第三溝槽825、825AA及825AB。蝕刻製程可包括濕式蝕刻、乾式蝕刻及/或上述之組合。在一些實施例中,蝕刻製程經選擇在實質上未蝕刻第二側壁間隔墊740及第一HM層310之情況下,選擇性地蝕刻第二HM層320,以使得第二間隔墊740作為子蝕刻遮罩且第一HM層310作為蝕刻終止層。由第二側壁間隔墊740所填充的延伸之第一切口620’在蝕刻製程期間保持未受損。
如第14C圖及第14D圖所示,在形成第二切口 820之後,藉由諸如濕剝離及/或電漿灰化之另一蝕刻製程將第四圖案化抗蝕層810、第四ML層806及第四BL層805之剩餘部分移除。結果是,第一HM層310在延伸之第一溝槽420’、延伸之第二溝槽520’,以及第三溝槽825、825AA及825AB內曝露。
參閱第1圖、第15A圖及第15B圖,方法100進 行步驟128,此步驟為蝕刻曝露之第一HM層310以將延伸之第一溝槽420’、延伸之第二溝槽520’及第三溝槽825、825AA及825AB延伸至第一HM層310。結果是,延伸之第一溝槽420’延伸至進一步延伸之第一溝槽420”,延伸之第二溝槽520進一步延伸形成進一步延伸之第二溝槽520”,且第三溝槽825、825AA及825AB分別延伸至延伸之第三溝槽825’、825AA’及825AB’。蝕刻製程可包括濕式蝕刻、乾式蝕刻及/或上述之組合。在一些實施例中,蝕刻製程經選擇在實質上未蝕刻第二HM層320及第二側壁間隔墊740之情況下,選擇性地蝕刻HM層310。結果是,第二HM層320及第二側壁間隔墊740作為蝕刻遮罩。
如第15C圖及第15D圖所示,在蝕刻曝露之第 一HM層310之後,藉由諸如濕剝離及/或電漿灰化之另一蝕刻製程將第二HM層320及第二側壁間隔墊740移除。結果是,進一步延伸之第一溝槽420”、進一步延伸之第二溝槽520”以及第三溝槽825’、825AA’及825AB’轉移至第一HM層310,以形成圖案化第一HM層310’。如圖所示,延伸之第三溝槽825AA’對準於延伸之第三溝槽825AB’且被延伸之第一切口620’分離開。
參閱第1圖、第16A圖及第16B圖,方法100進 行步驟130,此步驟為使用圖案化第一HM層310’作為蝕刻遮罩來蝕刻材料層220,以將進一步延伸之第一溝槽420”、進一步延伸之第二溝槽520”以及延伸之第三溝槽 825’、825AA’及825AB’轉移至材料層220。蝕刻製程可包括濕式蝕刻、乾式蝕刻及/或上述之組合。
額外步驟可提供於方法100之前、期間及之 後,且對於方法100之額外實施例,所描述步驟之一些可被替換、剔除及/或來回移動。在不脫離本發明之精神及範疇之情況下,可呈現其他替代方法或實施例。
基於上文可見,本發明提供形成溝槽切口之方 法。此方法使用硬質遮罩堆疊以在頂部兩個HM層形成切口,且避免底部HM層曝露於形成溝槽切口之蝕刻製程。此方法能改進製程視窗並提供一種形成溝槽及溝槽切口之穩固製程。
本發明提供許多製造半導體裝置之不同實施 例,此等實施例提供優於現有方法之一或更多個改良。在一實施例中,用於製造半導體裝置之方法包括在材料層上方形成硬質遮罩(HM)堆疊。HM堆疊包括安置於材料層上方之第一HM層、安置於第一HM層上方之第二HM層、安置於第二HM層上方之第三HM層以及安置於第三HM層上方之第四HM層。方法亦包括在第四HM層中形成第一溝槽,在第一溝槽中形成第一間隔墊,移除與第一間隔墊相鄰之第四HM層以形成第二溝槽,藉由使用第三HM層作為蝕刻終止層移除第一間隔墊之至少一部分以形成切口,移除由第一溝槽、第二溝槽及切口所曝露之第三HM層及第二HM層之一部分以分別形成延伸之第一溝槽、延伸之第二溝槽及延伸之切口。方法亦包括在延伸之第一溝槽、延伸之第二溝槽及延 伸之切口中形成第二間隔墊,移除第二HM層之另一部分以形成第三溝槽,且分別移除由延伸之第一溝槽、延伸之第二溝槽、延伸之切口及第三溝槽所曝露之第一HM層之一部分。
在另一實施例中,方法包括在材料層上方形成 硬質遮罩(HM)堆疊。HM堆疊包括安置於材料層上方之第一HM層、安置於第一HM層上方之第二HM層、安置於第二HM層上方之第三HM層以及安置於第三HM層上方之第四HM層。方法亦包括在第四HM層中形成第一溝槽,沿著第一溝槽之側壁形成第一間隔墊,在第四HM層中形成第二溝槽以使得第一間隔墊安置在第一溝槽與第二溝槽之間,且藉由使用第三HM層作為蝕刻終止層在第一溝槽與第二溝槽之間切割第一間隔墊以形成切口。
在另一實施例中,裝置包括在材料層上方形成 第一硬質遮罩(HM),在第一HM層上方形成第二HM層。第二HM層具有與第一HM層相比之不同蝕刻選擇性。方法亦包括在第二HM層上方形成第三HM層。第三HM層具有與第二HM層相比之不同蝕刻選擇性。方法亦包括在第三HM層上方形成第四HM層。第四HM層具有與第三HM層不同的蝕刻選擇性。方法亦包括在第四HM層中形成複數個第一溝槽,沿著複數個第一溝槽之側壁形成第一間隔墊,在第四HM層中形成第二溝槽,藉由使用第三HM層作為蝕刻終止層切割第一間隔墊之一者以形成切口,經由複數個第一溝槽、第二溝槽及切口蝕刻第二HM層以分別形成延伸之第一溝槽、延伸之第二溝槽及延伸之切口。方法亦包括沿著延伸 之第一溝槽、延伸之第二溝槽及延伸之切口的側壁形成第二間隔墊,在兩個相鄰之第二間隔墊之間蝕刻第二HM層以形成第三溝槽,經由延伸之第一溝槽、延伸之第二溝槽及第三溝槽蝕刻第一HM層以形成圖案化第一HM層,且藉由使用圖案化第一HM層作為蝕刻遮罩來蝕刻材料層。
上文概述若干實施例之特徵,使得熟習此項技 術者可更好地理解本發明之態樣。熟習此項技術者應瞭解,可輕易使用本發明作為設計或修改其他製程及結構的基礎,以便實施本文所介紹之實施例的相同目的及/或實現相同優勢。熟習此項技術者亦應認識到,此類等效結構並未脫離本發明之精神及範疇,且可在不脫離本發明之精神及範疇的情況下產生本文的各種變化、替代及更改。
210‧‧‧基板
220‧‧‧材料層
300‧‧‧硬質遮罩(hard mask;HM)堆疊
310‧‧‧第一HM層
320‧‧‧第二HM層
330‧‧‧第三HM層
340‧‧‧第四HM層
420‧‧‧第一溝槽
430‧‧‧第一側壁間隔墊
505‧‧‧第二BL層
506‧‧‧第二ML層
510‧‧‧第二圖案化抗蝕層
515‧‧‧第二接線式開口
520‧‧‧第二溝槽
X‧‧‧X軸
Y‧‧‧Y軸

Claims (9)

  1. 一種用於製造半導體裝置之方法,該方法包含:在一材料層上方形成一硬質遮罩(HM)堆疊,其中該HM堆疊包括安置於該材料層上方之一第一HM層,安置於該第一HM層上方之一第二HM層,安置於該第二HM層上方之一第三HM層以及安置於該第三HM層上方之一第四HM層;在該第四HM層中形成一第一溝槽;在該第一溝槽中形成一第一間隔墊;移除與該第一間隔墊相鄰之該第四HM層以形成一第二溝槽;移除該第一間隔墊之至少一部分以藉由使用該第三HM層作為一蝕刻終止層來形成一切口;移除由該第一溝槽、第二溝槽及切口所曝露之該第三HM層及該第二HM層之一部分,以分別形成一延伸之第一溝槽、一延伸之第二溝槽及一延伸之切口;在該延伸之第一溝槽、該延伸之第二溝槽及該延伸之切口中形成第二間隔墊;移除該第二HM層之另一部分以形成一第三溝槽;以及分別移除由該延伸之第一溝槽、該延伸之第二溝槽、該延伸之切口及該第三溝槽所曝露之該第一HM層的一部分。
  2. 如請求項1所述之方法,其中移除由該第一 溝槽、該第二溝槽及該切口所曝露之該第三HM層及該第二HM層的該部分之步驟包括:藉由使用該第四HM層作為一蝕刻遮罩經由該第三HM層及該第二HM層選擇性地蝕刻。
  3. 如請求項1所述之方法,其中移除該第一HM層之該部分之步驟包括:藉由使用該第二HM層及該第二間隔墊作為一蝕刻遮罩,經由該延伸之第一溝槽、該延伸之第二溝槽及該第三溝槽選擇性地蝕刻該第一HM層。
  4. 如請求項1所述之方法,其中在該材料層上方形成該HM堆疊之步驟包括:在該材料層上方沉積該第一HM層;在該第一HM層上方沉積該第二HM層,其中該第二HM層具有與該第一HM層相比之一不同蝕刻選擇性;在該第二HM層上方沉積該第三HM層,其中該第三HM層具有與該第二HM層相比之一不同蝕刻選擇性;以及在該第三HM層上方沉積該第四HM層,其中該第四HM層具有與該第三HM層相比之一不同蝕刻選擇性。
  5. 一種用於製造半導體裝置之方法,該方法包含:在一材料層上方形成一硬質遮罩(HM)堆疊,其中該HM堆疊包括安置於該材料層上方之一第一HM層,安置於該第一HM層上方之一第二HM層,安置於該第二HM層上方 之一第三HM層以及安置於該第三HM層上方之一第四HM層;在該第四HM層中形成一第一溝槽;沿著該第一溝槽之一側壁形成一第一間隔墊;在該第四HM層中形成一第二溝槽以使得該第一間隔墊安置在該第一溝槽與該第二溝槽之間;藉由使用該第三HM層作為一蝕刻終止層,在該第一溝槽與該第二溝槽之間切割該第一間隔墊以形成一切口;經由該第一溝槽、該第二溝槽及該切口蝕刻該第二HM層,以形成一延伸之第一溝槽、一延伸之第二溝槽及一延伸切口;沿著該延伸之第一溝槽、該延伸之第二溝槽及該延伸之切口的側壁形成一第二間隔墊;蝕刻該第二HM層以形成一第三溝槽;以及經由該延伸之第一溝槽、該延伸之第二溝槽及該第三溝槽蝕刻該第一HM層以圖案化該第一HM層;以及藉由使用該圖案化第一HM層作為一蝕刻遮罩來蝕刻該材料層。
  6. 如請求項5所述之方法,其中經由該第一溝槽、該第二溝槽及該切口蝕刻該第二HM層之步驟包括藉由使用該第一間隔墊及該第四HM層作為一蝕刻遮罩,經由該第三HM層及該第二HM層選擇性地蝕刻。
  7. 如請求項5所述之方法,其中在該材料層上方形成該HM堆疊之步驟包括:在該材料層上方沉積該第一HM層;在該第一HM層上方沉積該第二HM層,其中該第二HM層具有與該第一HM層相比之一不同蝕刻選擇性;在該第二HM層上方沉積該第三HM層,其中該第三HM層具有與該第二HM層相比之一不同蝕刻選擇性;以及在該第三HM層上方沉積該第四HM層,其中該第四HM層具有與該第三HM層相比之一不同蝕刻選擇性。
  8. 一種用於製造半導體裝置之方法,該方法包含:在一材料層上方形成一第一硬質遮罩(HM);在該第一HM層上方形成一第二HM層,其中該第二HM層具有與該第一HM層相比之一不同蝕刻選擇性;在該第二HM層上方形成一第三HM層,其中該第三HM層具有與該第二HM層相比之一不同蝕刻選擇性;在該第三HM層上方形成一第四HM層,其中該第四HM層具有與該第三HM層相比之一不同蝕刻選擇性。 在該第四HM層中形成複數個第一溝槽;沿著該等複數個第一溝槽之側壁形成第一間隔墊;在該第四HM層中形成一第二溝槽;藉由使用該第三HM層作為一蝕刻終止層,切割該等第一間隔墊之一者以形成一切口; 經由該等複數個第一溝槽、該第二溝槽及該切口蝕刻該第二HM層,以分別形成一延伸之第一溝槽、一延伸之第二溝槽及一延伸之切口;沿著該延伸之第一溝槽、該延伸之第二溝槽及該延伸之切口的側壁形成第二間隔墊;在兩個相鄰之第二間隔墊之間蝕刻該第二HM層以形成一第三溝槽;經由該延伸之第一溝槽、該延伸之第二溝槽及該第三溝槽蝕刻該第一HM層以形成一圖案化第一HM層;以及藉由使用該圖案化第一HM層作為一蝕刻遮罩來蝕刻該材料層。
  9. 如請求項8所述之方法,其中藉由使用該第三HM層作為一蝕刻終止層,切割該等第一間隔墊之一者以形成該切口之步驟包括:在該第四HM層上方形成一圖案化抗蝕層,其中該圖案化抗蝕層界定一開口;經由該開口蝕刻該第四HM層;以及移除該圖案化抗蝕層。
TW104139450A 2015-08-31 2015-11-26 半導體裝置之製造方法 TWI579899B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US14/840,199 US9490136B1 (en) 2015-08-31 2015-08-31 Method of forming trench cut

Publications (2)

Publication Number Publication Date
TW201709273A TW201709273A (zh) 2017-03-01
TWI579899B true TWI579899B (zh) 2017-04-21

Family

ID=57211034

Family Applications (1)

Application Number Title Priority Date Filing Date
TW104139450A TWI579899B (zh) 2015-08-31 2015-11-26 半導體裝置之製造方法

Country Status (3)

Country Link
US (1) US9490136B1 (zh)
CN (1) CN106486419B (zh)
TW (1) TWI579899B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102617139B1 (ko) * 2018-04-09 2023-12-26 삼성전자주식회사 반도체 소자 및 그 제조방법
CN110707005B (zh) * 2018-08-03 2022-02-18 联华电子股份有限公司 半导体装置及其形成方法
US11037821B2 (en) * 2019-05-01 2021-06-15 Globalfoundries U.S. Inc. Multiple patterning with self-alignment provided by spacers

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140193974A1 (en) * 2013-01-09 2014-07-10 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-patterning method and device formed by the method
US20150047891A1 (en) * 2013-08-16 2015-02-19 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated Circuit Features with Fine Line Space and Methods for Forming the Same
US20150200095A1 (en) * 2014-01-14 2015-07-16 Taiwan Semiconductor Manufacturing Co., Ltd. Cut first self-aligned litho-etch patterning

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7998874B2 (en) * 2006-03-06 2011-08-16 Samsung Electronics Co., Ltd. Method for forming hard mask patterns having a fine pitch and method for forming a semiconductor device using the same
KR100843870B1 (ko) * 2006-07-14 2008-07-03 주식회사 하이닉스반도체 반도체 소자의 미세 패턴 형성 방법
US7667271B2 (en) 2007-04-27 2010-02-23 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field-effect transistors
US7910453B2 (en) 2008-07-14 2011-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. Storage nitride encapsulation for non-planar sonos NAND flash charge retention
US7709396B2 (en) * 2008-09-19 2010-05-04 Applied Materials, Inc. Integral patterning of large features along with array using spacer mask patterning process flow
US8310013B2 (en) 2010-02-11 2012-11-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating a FinFET device
US8399931B2 (en) 2010-06-30 2013-03-19 Taiwan Semiconductor Manufacturing Company, Ltd. Layout for multiple-fin SRAM cell
US8729627B2 (en) 2010-05-14 2014-05-20 Taiwan Semiconductor Manufacturing Company, Ltd. Strained channel integrated circuit devices
KR101169164B1 (ko) * 2010-10-27 2012-07-30 에스케이하이닉스 주식회사 반도체 소자의 형성 방법
US8816444B2 (en) 2011-04-29 2014-08-26 Taiwan Semiconductor Manufacturing Company, Ltd. System and methods for converting planar design to FinFET design
US8466027B2 (en) 2011-09-08 2013-06-18 Taiwan Semiconductor Manufacturing Company, Ltd. Silicide formation and associated devices
US8723272B2 (en) 2011-10-04 2014-05-13 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of manufacturing same
US8377779B1 (en) 2012-01-03 2013-02-19 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of manufacturing semiconductor devices and transistors
US8735993B2 (en) 2012-01-31 2014-05-27 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET body contact and method of making same
US8785285B2 (en) 2012-03-08 2014-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacture thereof
US8716765B2 (en) 2012-03-23 2014-05-06 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US8860148B2 (en) 2012-04-11 2014-10-14 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for FinFET integrated with capacitor
US8736056B2 (en) 2012-07-31 2014-05-27 Taiwan Semiconductor Manufacturing Company, Ltd. Device for reducing contact resistance of a metal
US8823065B2 (en) 2012-11-08 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US8772109B2 (en) 2012-10-24 2014-07-08 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and method for forming semiconductor contacts
US9236300B2 (en) 2012-11-30 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Contact plugs in SRAM cells and the method of forming the same
CN103050383B (zh) * 2012-12-24 2017-03-15 上海集成电路研发中心有限公司 一种消除旁瓣图形的方法
US9368348B2 (en) * 2013-10-01 2016-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned patterning process
US9034723B1 (en) * 2013-11-25 2015-05-19 Taiwan Semiconductor Manufacturing Company, Ltd. Method of making a FinFET device
US9129906B2 (en) * 2013-12-05 2015-09-08 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned double spacer patterning process

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140193974A1 (en) * 2013-01-09 2014-07-10 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-patterning method and device formed by the method
US20150047891A1 (en) * 2013-08-16 2015-02-19 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated Circuit Features with Fine Line Space and Methods for Forming the Same
US20150200095A1 (en) * 2014-01-14 2015-07-16 Taiwan Semiconductor Manufacturing Co., Ltd. Cut first self-aligned litho-etch patterning

Also Published As

Publication number Publication date
TW201709273A (zh) 2017-03-01
CN106486419A (zh) 2017-03-08
US9490136B1 (en) 2016-11-08
CN106486419B (zh) 2019-07-19

Similar Documents

Publication Publication Date Title
US20210376141A1 (en) FinFET Device
US11239072B2 (en) Cut metal gate process for reducing transistor spacing
CN109427777B (zh) 具有倾斜侧壁的切割金属栅极
US10622259B2 (en) Semiconductor devices with sidewall spacers of equal thickness
KR102261369B1 (ko) 메탈 게이트 구조물 절단 프로세스
TWI534988B (zh) 半導體元件與其製作方法
US9859276B2 (en) FinFET semiconductor device having fins with stronger structural strength
KR101708537B1 (ko) 반도체 집적 회로 제조 방법
US9728407B2 (en) Method of forming features with various dimensions
CN107204278B (zh) 在材料层中形成开口的方法
TW201725613A (zh) 半導體裝置之製造方法
CN109119470B (zh) 边界间隔物结构以及集成
TWI579899B (zh) 半導體裝置之製造方法
TWI705526B (zh) 半導體元件的製造方法
US11145760B2 (en) Structure having improved fin critical dimension control
US20210020635A1 (en) Semiconductor structure and method of formation
US9564317B1 (en) Method of forming a nanowire
US20140124859A1 (en) Semiconductor structure and method for manufacturing the same