KR102261369B1 - 메탈 게이트 구조물 절단 프로세스 - Google Patents

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푸-카이 양
메이-윤 왕
창-윤 창
칭-펭 푸
펭 왕
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Abstract

방법이, 기판 위의 그리고 대략 제1 방향을 따라 길이 방향으로 배향되는 제1 핀 및 제2 핀 그리고 제1 핀 및 제2 핀 위의 소스/드레인(S/D) 특징부들을 구비하는, 구조물을 제공하는 단계; 상기 S/D 특징부들을 커버하는 층간 유전체(ILD) 층을 형성하는 단계; 상기 ILD 층 내에 트렌치를 형성하도록, 적어도 상기 S/D 특징부들 사이의 영역에 제1 에칭 프로세스를 실행하는 단계; 상기 트렌치 내에 유전체 재료를 성막하는 단계; 상기 유전체 재료를 선택적으로 리세싱하기 위해 제2 에칭 프로세스를 실행하는 단계; 및 상기 S/D 특징부들을 노출시키는 컨택 구멍을 형성하도록, 상기 ILD 층을 선택적으로 리세싱하기 위해 제3 에칭 프로세스를 실행하는 단계를 포함한다.

Description

메탈 게이트 구조물 절단 프로세스{METAL GATE STRUCTURE CUTTING PROCESS}
본 출원은, 그 전체 개시가 본 명세서에 참조로 통합되는, 2018년 8월 31일 출원된, 미국 가출원번호 제62/725,818호에 대한 우선권을 주장한다.
본 개시는 개괄적으로, 반도체 소자들 및 제조 방법들에 관한 것으로, 더욱 구체적으로, 유익하게 S/D 컨택부 안착 영역을 확대하며 그리고 S/D 컨택부 저항을 감소시키는, 게이트 세그먼트들 사이의 절연을 위해 절연 재료를 사용하는, (예를 들어, S/D 특징부들 사이의 ILD 층 내의) 게이트 세그먼트들로부터 오프셋된 영역들 내에 잔류하는 절연 재료를 리세싱하기 위한 선택적 에칭 프로세스가 뒤따르게 되는, 절단 메탈 게이트 프로세스로 FinFET 반도체 소자들을 제조하는 것에 관한 것이다.
반도체 집적 회로(IC) 산업은 기하급수적 성장을 경험해 왔다. IC 재료들 및 설계의 기술적 발전은, 각 세대가 이전 세대보다 더 작고 더 복잡한 회로들을 구비하는, IC들의 세대들을 생성해 왔다. IC 진화의 과정에서, 기능적 밀도(즉, 칩 면적당 상호연결된 소자들의 개수)가 일반적으로 증가해 온 가운데, 기하학적 크기(즉, 제조 공정을 사용하여 생성될 수 있는 가장 작은 부품(또는 배선))가 감소해 왔다. 이러한 규모 축소 프로세스는 일반적으로, 생산 효율을 증가시킴에 의해, 그리고 연관된 비용을 감소시킴에 의해, 이익을 제공한다. 그러한 규모 축소는 또한, IC들을 처리하고 제조하는데 대한 복잡성을 증가시켜 왔다.
일부 IC 설계에서, 기술 노드 축소(technology nodes shrink)로서 구현되는 하나의 진보는, 감소된 특징부 크기들을 동반하는 가운데 소자 성능을 개선하기 위한, 전형적인 폴리실리콘 게이트의, 메탈 게이트로의 교체였다. 메탈 게이트를 형성하는 하나의 프로세스가, 메탈 게이트가 "마지막"에 제작되는, 교체 게이트 또는 "게이트-마지막" 프로세스로 지칭되고, 이는, 게이트의 형성 이후에 실행되어야만 하는, 고온 처리를 포함하는 후속 처리들의 감소된 개수를 허용한다. 예로서, 메탈 게이트 제작 프로세스는, 후속 메탈 게이트 구조물 절단 프로세스가 뒤따르게 되는, 메탈 게이트 구조물 성막을 포함할 수 있을 것이다. 그러나, 특히, 유전체 재료가, 소스/드레인(S/D) 영역들 사이의 층간 유전체(ILD) 층 내로 연장될 수 있는, 절연을 위한 메탈 게이트 세그먼트들 사이에 충전되는, 그러한 IC 제작 프로세스들을 구현하는데 대한 도전들이 존재한다. S/D 컨택부 형성 도중에, 유전체 재료의 존재는, S/D 컨택부 안착 영역(landing area)을 감소시키며 그리고 S/D 컨택부 저항을 확대하고, 이는 또한, 소자 집적을 악화시킨다.
본 개시의 목적은, 무엇보다도, 이러한 문제점을 해소하고자 하는 것이다.
하나의 예시적인 양태에서, 본 개시는, 방법에 관련된다. 방법은, 기판, 상기 기판 위의 그리고 대략 제1 방향을 따라 길이 방향으로 배향되는 핀, 상기 핀 위의 소스/드레인(S/D) 특징부, 상기 S/D 특징부의 상측 표면 및 측벽들을 덮는 제1 유전체 층, 상기 제1 유전체 층 내에 매립되는 절연 특징부로서, 절연 특징부의 상측 표면이 상기 S/D 특징부 위에 놓이는 것인, 절연 특징부, 및 상기 제1 유전체 층 및 상기 절연 특징부를 덮는 제2 유전체 층을 구비하는, 구조물을 제공하는 단계; 상기 절연 특징부를 노출시키도록 상기 제2 유전체 층을 리세싱하기 위한 제1 에칭 프로세스를 실행하는 단계; 상기 절연 특징부를 선택적으로 리세싱하기 위한 제2 에칭 프로세스를 실행하는 단계; 그리고 상기 S/D 특징부를 노출시키도록 상기 제1 유전체 층을 리세싱하기 위한 제3 에칭 프로세스를 실행하는 단계를 포함한다.
본 개시는, 첨부되는 도면들과 함께 읽을 때 뒤따르는 상세한 설명으로부터 최상으로 이해된다. 본 산업의 표준 관행에 따라, 다양한 특징부들이 축적대로 도시되지 않으며 그리고 단지 예시의 목적으로 사용된다는 것이 강조된다. 실제로, 다양한 특징부들의 치수들은 논의의 명료함을 위해 임의로 증가되거나 감소될 수 있다.
도 1a는, 본 개시의 양태에 따른, 절단 메탈 게이트 프로세스로 구현되는 반도체 구조물의 평면도를 도시한다.
도 1b, 도 1c, 및 도 1d는, 일부 실시예에 따른, 도 1a의 구조물의 단면도들을 도시한다.
도 2a, 도 2b, 및 도 2c는, 본 개시의 양태에 따른, 도 1a 내지 도 1d에 도시된 구조물을 형성하기 위한 방법에 대한 흐름도를 도시한다.
도 3, 도 4a, 도 4b, 도 5a, 도 5b, 도 6a, 도 6b, 도 7a, 도 7b, 도 8a, 도 8b, 도 9a, 도 9b, 도 10a, 도 10b, 도 11a, 도 11b, 도 12, 도 13, 도 14, 도 15, 도 16, 도 17, 및 도 18은, 일부 실시예에 따른, 도 2a 내지 도 2c의 방법에 따른 제작 프로세스 도중의 반도체 구조물의 단면도들을 예시한다.
뒤따르는 개시는, 제공되는 대상의 상이한 특징들을 구현하기 위한, 많은 상이한 실시예들 또는 예들을 제공한다. 구성요소들 및 배열들에 대한 구체적인 예들이 본 개시를 단순화하기 위해 이하에 설명된다. 물론, 이들은 단지 예들이며 제한할 의도가 아니다. 예를 들어, 뒤따르는 설명에서 제2 특징부 위의 또는 상의 제1 특징부의 형성은, 제1 특징부 및 제2 특징부가 직접적인 접촉 상태로 형성되는 실시예들을 포함할 수 있으며, 그리고 또한 부가적인 특징부들이, 제1 특징부 및 제2 특징부가 직접적인 접촉 상태에 놓이지 않도록, 제1 특징부 및 제2 특징부 사이에 형성될 수도 있는 실시예들을 포함할 수 있다. 부가적으로, 본 개시는 다양한 예들에서 참조 번호들 및/또는 참조 문자들을 반복할 수 있을 것이다. 이러한 반복은, 단순함 및 명료함의 목적을 위한 것이며, 그리고 논의되는 다양한 실시예들 및/또는 구성들 사이의 관련성을 그 자체로 기술하는 것은 아니다.
또한, "밑에", "아래에", "아래쪽", "위에", "위쪽" 및 이와 유사한 것과 같은, 공간적으로 상대적인 용어들은, 본 명세서에서, 도면에 예시된 바와 같이 다른 요소(들) 또는 특징부(들)에 대한 하나의 요소 또는 특징부의 관련성을 설명하기 위한, 설명의 용이함을 위해 사용될 수 있을 것이다. 공간적으로 상대적인 용어들은, 도면에 도시된 방향성에 부가하여, 사용 또는 작동 중인 디바이스의 상이한 방향성을 포괄하도록 의도된다. 장치는 다르게 배향될 수 있으며(90 °회전하게 되거나 다른 방향으로) 그리고 본 명세서에서 사용되는 공간적으로 상대적인 기술어들은 마찬가지로 그에 따라 해석될 것이다. 또한 추가로, 숫자 또는 숫자의 범위가 "약", "대략", 및 이와 유사한 것과 함께 설명될 때, 용어는, 달리 구체화되지 않는 한, 설명되는 숫자의 +/- 10% 이내에 놓이는 숫자들을 포괄하는 것으로 의도된다. 예를 들어, 용어 "약 5 nm"는, 4.5 nm 내지 5.5 nm의 치수 범위를 포괄한다.
본 개시는 개괄적으로, 반도체 소자들 및 제조 방법들에 관한 것으로, 더욱 구체적으로, 유익하게 S/D 컨택부 안착 영역을 확대하며 그리고 S/D 컨택부 저항을 감소시키는, 게이트 세그먼트들 사이의 절연을 위해 절연 재료를 사용하는, (예를 들어, S/D 특징부들 사이의 ILD 층 내의) 게이트 세그먼트들로부터 오프셋된 영역들 내에 잔류하는 절연 재료를 리세싱하기 위한 선택적 에칭 프로세스가 뒤따르게 되는, 절단 메탈 게이트 프로세스로 FinFET 반도체 소자들을 제조하는 것에 관한 것이다.
절단 메탈 게이트(CMG) 프로세스는, 메탈 게이트(예를 들어, 하이-k 메탈 게이트 또는 HK MG)가 더미 게이트 구조물(예를 들어, 폴리실리콘 게이트)을 대체한 이후에, 메탈 게이트가, 메탈 게이트를 2개 이상의 게이트 세그먼트로 분리하기 위해, (예를 들어, 에칭 프로세스에 의해) 절단되는, 제작 프로세스를 지칭한다. 각 게이트 세그먼트는, 개별적인 트랜지스터를 위한 메탈 게이트로서 기능한다. 절연 재료가 후속적으로, 메탈 게이트의 인접한 부분들 사이의 트렌치들 내로 충전된다. 이러한 트렌치들은, 본 개시에서, 절단 메탈 게이트 트렌치들, 또는 CMG 트렌치들로 지칭된다. 메탈 게이트가 완전히 절단되는 것을 보장하기 위해, CMG 트렌치들은 종종, 메탈 게이트의 측벽들을 커버하는 ILD 층과 같은, 인접한 영역들 내로 추가로 연장된다. 그에 따라, CMG 트렌치들에 충전되는 절연 재료는 이어서 ILD 층 내에 잔류한다. 절연 재료는 종종, 인접 S/D 특징부들보다 더 높을 수 있는, 메탈 게이트와 동일한 높이를 갖는다. ILD 층 내에 S/D 컨택 구멍을 생성하기 위한 에칭 프로세스가, 절연 재료를 향한 충분한 에칭 선택도(etching selectivity)를 갖지 못하여, 절연 재료가 S/D 컨택 구멍으로부터 돌출할 수 있을 것이다. 돌출된 절연 재료는, 인접한 S/D 특징부들 가리며(shadow) 그리고 S/D 컨택부 안착 영역을 감소시키고, 따라서 S/D 컨택 구멍 내에 형성되는 S/D 컨택부가, S/D 특징부들 상에 효과적으로 안착되지 못하도록 할 수 있을 것이다.
본 개시에 따른 프로세스 흐름은 적어도, CMG 프로세스 및 S/D 컨택 구멍들 내의 절연 재료를 리세싱하기 위한 선택적 에칭 프로세스를 포함한다. CMG 프로세스는, 메탈 게이트를 복수의 게이트 세그먼트로 분할한다. 선택적 에칭 프로세스는, S/D 특징부들의 특정 높이 아래로 절연 재료를 리세싱한다. 이러한 프로세스 흐름을 활용함에 의해, S/D 특징부들의 상측 표면들 및 (상향-지향 측벽들과 같은) 측벽들은, S/D 컨택 구멍들에서 더 양호하게 노출되고, 이는, 더 큰 S/D 컨택부 안착 영역 및 더 작은 S/D 컨택부 저항을 허용하며 그리고 또한 S/D 컨택부 형성을 위한 프로세스 윈도우를 확대한다.
도 1a는 반도체 소자(또는 반도체 구조물)(100)의 평면도를 도시한다. 도 1b는 도 1a의 B-B 선을 따르는 소자(100)의 단면도를 도시한다. 도 1d는 도 1a의 C-C 선을 따르는 소자(100)의 단면도를 도시한다.
도 1a 및 도 1b를 참조하면, 소자(100)는, 기판(102), 핀들(104a, 104b, 104c, 104d)(총체적으로, 핀들(104))을 포함하는, 기판(102) 밖으로 돌출하는 복수의 핀, 기판(102) 위의 그리고 핀들(104) 사이의 절연 구조물(106), 및 게이트 구조물들(112a, 112b)(총체적으로, 게이트 구조물들(112))을 포함하는, 핀들(104) 및 절연 구조물(106) 위에 배치되는 복수의 게이트 구조물을 포함한다.
핀들(104)은, X 방향을 따라 길이 방향으로 배향되며 그리고 X 방향에 수직인 Y 방향을 따라 서로로부터 이격된다. 핀들(104)은 각각, n-형 FinFET들 또는 p-형 FinFET들을 형성하도록 설계될 수 있을 것이다. 게이트 구조물들(112)은, Y 방향을 따라 길이 방향으로 배향되며 그리고 X 방향을 따라 서로로부터 이격된다. 게이트 구조물들(112)은, 그로 인해 FinFET들을 형성하도록, 그들의 개별적인 채널 영역들에서, 핀들(104a, 104b, 104c, 104d)과 연계된다.
소자(100)는 추가로, S/D 특징부들(162)을 포함한다. S/D 특징부들(162)은, 에피텍셜 성장된 반도체 특징부들이다. 에피텍셜 성장 프로세스 도중에, S/D 특징부(162)는, 예시된 실시예에서의 측벽들(163a, 163b, 163c)과 같은, 복수의 측벽을 형성할 수 있을 것이다. 측벽의 기준 방향(norm direction)에 의존하여, 기준이 상향으로 가리키는 경우, 개별적인 측벽은 상향-지향 측벽(예를 들어, 측벽(163a))으로 지칭되고; 기준이 하향으로 가리키는 경우, 개별적인 측벽은 하향-지향 측벽(예를 들어, 측벽(163b))으로 지칭되며; 기준이 대략 수평으로 가리키는 경우, 개별적인 측벽은 수직 측벽(예를 들어, 측벽(163c))으로 지칭된다. S/D 특징부들(162)은, 그들의 개별적인 S/D 영역들에서 각각의 핀들(104) 상에 배치된다. 핀들(104a, 104b)은, Y 방향을 따라 에지 간 간격(P1)을 갖는다. 실시예에서, P1은, 전통적인 핀 구성들보다 작은, 약 20 내지 약 30 nm의 범위에 놓여, 핀들(104a, 104b)의 개별적인 S/D 특징부들(162)이 병합되도록 한다.
소자(100)는 추가로, 절연 구조물(106) 위의 그리고 S/D 특징부들(162)의 측벽들 상에 부분적으로 배치되는 컨택 에칭 정지 층(CESL)(164)과 같은, 하나 이상의 유전체 층, 절연 구조물(106) 위에 배치되는 제1 ILD 층(166), 및 제1 ILD 층(166) 위에 배치되는 제2 ILD 층(180)을 포함한다. 소자(100)는 추가로, S/D 특징부들(162)과 연계되도록, ILD 층들(180 및 166)을 통해 개방되는 컨택 구멍들 내에 형성되는 하나 이상의 도전성 재료(184)를 포함한다.
도 1a 및 도 1b를 계속 참조하면, 소자(100)는 추가로, 유전체 특징부들(114a, 114b)(총체적으로, 유전체 특징부들(114))을 포함하는, X 방향을 따라 길이 방향으로 배열되는, 복수의 유전체 특징부를 포함한다. 예시된 실시예에서, 유전체 특징부(114a)는, 핀들(104b, 104c) 사이에 배치되고 게이트 구조물들(112a, 112b)과 교차하며, 그리고 유전체 특징부(114b)는, 핀들(104c, 104d)사이에 배치되고 게이트 구조물(112a)과 교차한다(그러나 게이트 구조물(112b)과 교차하지 않음). 유전체 특징부들(114)은 각각, CMG 트렌치들 내에 충전되며, 그리고 그에 따라, 유전체 특징부가 적어도 2개의 부분(또는 게이트 세그먼트들로 지칭됨)으로 분할하는, 게이트 구조물들(112)을 절연한다. 그에 따라 유전체 특징부들(114)은 또한, 절연 특징부(114)로도 지칭된다. 예시된 실시예에서, 유전체 특징부들(114a, 114b)은 총체적으로, 게이트 구조물(112a)을 3개의 게이트 세그먼트로 분할하며, 그리고 유전체 특징부(114a)는 추가로, 게이트 구조물(112b)을 2개의 게이트 세그먼트로 분할한다.
도 1a 및 도 1d를 참조하면, 각 게이트 구조물(112)은, 하이-k 유전체 층(108) 및 하이-k 유전체 층(108) 위의 도전 층(110)을 포함한다. 도전 층(110)은, 금속 재료의 하나 이상의 층을 포함한다. 그에 따라, 각 게이트 구조물(112)은 또한, 하이-k 메탈 게이트(또는 HK MG)(112)로도 지칭된다. 게이트 구조물들(112)은 추가로, 하이-k 유전체 층(108) 아래에 계면 층(미도시)을 포함할 수 있을 것이다. 다양한 실시예에서, 유전체 특징부들(114a, 114b)은 각각, Y 방향을 따라 적어도 게이트 구조물(112)의 하나의 에지로부터 게이트 구조물(112)의 인접한 에지까지 팽창되며, 그리고 Z 방향을 따라 게이트 구조물(112)의 상측 표면으로부터 절연 구조물(106)의 상측 부분 내로 팽창된다. 예시된 실시예에서, 유전체 특징부들(114a, 114b)은, 게이트 구조물(112a)을, 좌측 부분, 중간 부분, 및 우측 부분으로 분리한다. 좌측 부분은, 하나의 트랜지스터를 형성하기 위해 2개의 핀(104a, 104b)과 연계되고, 중간 부분은, 다른 트랜지스터를 형성하기 위해 핀(104c)과 연계되며, 그리고 우측 부분은, 또 따른 트랜지스터를 형성하기 위해 핀(104d)과 연계된다.
도 1b를 참조하면, 유전체 특징부들(114a, 114b)은 또한, 게이트 구조물(112)로부터 오프셋된 영역들로 연장된다. 예시된 실시예에서, 유전체 특징부(114a)는, 핀들(104b, 104c)의 S/D 특징부들(162) 사이에 배치되며, 그리고 유전체 특징부(114b)는, 핀들(104c, 104d)의 S/D 특징부들(162) 사이에 배치된다. 도 1d와 비교하면, 유전체 특징부(114)의 하측 부분이 절연 구조물(106) 내로 연장되는 가운데, 도 1b에서, 유전체 특징부(114)의 하측 부분은, 제1 ILD 층(166) 내에 매립된다. 이는, 메탈 게이트 구조물(112) 뿐만 아니라 제1 ILD 층(166)을 에칭하기 위해 선택되는 에칭제들이, CMG 트렌치의 형성 도중에, 이러한 재료들 사이에서 불균등한 에칭 속도를 가질 수 있으며, 따라서 CMG 트렌치의 상이한 개소들에서의 상이한 에칭 속도들이, 상이한 에칭 깊이를 야기할 수 있기 때문이다. 달리 표현하면, 유전체 특징부(114)의 바닥 표면이, X 방향을 따라, 일부 실시예에서, 약 2 nm 내지 약 10 nm 범위에 속하는 단차 높이를 동반하는, 단차 윤곽을 가질 수 있을 것이다. 일부 실시예에서, 유전체 특징부(114)의 바닥 표면은, 도 1b에 도시된 바와 같이, S/D 영역에서 유전체 특징부(114a)의 높이(h0)의 약 5% 내지 약 20%의 간극(Δ)을 갖도록, 절연 구조물(106)의 상측 표면 위에 놓인다. 일부 대안적인 실시예에서, 유전체 특징부(114)의 하측 부분이 또한, 도 1c에 도시된 바와 같이, 절연 구조물(106) 내로 연장될 수 있을 것이다. 유전체 특징부(114)의 상측 부분이, ILD 층(166)으로부터 돌출하며 그리고 도전성 재료(184)의 바닥 표면 내로 침투한다. 유전체 특징부(114)의 반대편 측벽들 상에 배치되는 제1 ILD 층(166)은, 동일한 높이 또는 불균등한 높이들을 가질 수 있을 것이다. 예시된 실시예에서, 유전체 특징부(114)의 반대편 측벽들 상에 배치되는 제1 ILD 층의 높이들은, 불균등하다. 예시된 실시예에서, 유전체 특징부(114a)의 좌측 측벽 상에 배치되는 제1 ILD 층(166)은, S/D 영역에서의 유전체 특징부(114a)의 높이(h0)의 약 10% 내지 약 60%의 높이 차(h1)와 같이, 약 1 nm 내지 약 5 nm의 범위에 속하는 것과 같이, 우측 측벽 상에서보다 더 낮다. 이는 주로, 제1 ILD 층(166)이 유전체 특징부(114a)의 우측부 상에서보다 좌측부 상에서 더 많이 리세싱되도록 하는, S/D 컨택 구멍 내에서의 유전체 특징부(114a)의 우측부 상에서보다 좌측부 상에서의 더 넓은 개구의 에칭 부하 효과로 인한 것이다.
도 1d와 비교하면, 게이트 세그먼트들 사이에 개재되는 유전체 특징부들(114)의 상측 표면이 게이트 구조물(112)의 상측 표면과 실질적으로 동일 평면 상에 놓이는 가운데, 도 1b에서, 유전체 특징부(114)는, 도전성 재료들(184) 아래로 리세싱된다. 도 1b를 계속 참조하면, 일부 실시예에서, 유전체 특징부(114)는, Z 방향으로 적어도 50 nm에 걸쳐 리세싱될 수 있을 것이다. 예시된 실시예에서, 각각의 리세싱된 유전체 특징부(114)는, 인접한 S/D 특징부(162)의 상향-지향 측벽(163a) 아래에 놓인다. 유전체 특징부(114)를 리세싱함에 의해, 상향-지향 측벽들(163a)은, 가려지지 않을 것이고, 이는, 상향-지향 측벽들(163a)과 충분히 접촉하도록, 도전성 재료들(184)을 위한 더 넓은 안착 영역을 제공한다. 예시된 실시예에서, 하향-지향 측벽들(163b)의 상측 부분들이 또한 노출되며, 이는, S/D 특징부들(162)의 측면들로부터의 가외의 접촉 영역을 제공한다.
유전체 특징부들(114) 사이에, 높이 차들이 존재할 수 있을 것이다. 예시된 실시예에서, 유전체 특징부(114b)는, 유전체 특징부(114a)보다 더 높고, 예를 들어 높이 차(H)가, 일부 실시예에서, 약 10 nm 내지 약 40 nm의 범위에 놓인다. 도 1a를 참조하면, S/D 컨택 구멍이 형성되며 그리고 후속적으로 S/D 컨택 특징부가 그 내부에 충전되는 곳인, 영역들(190)이, 도시된다. 유전체 특징부(114a)는, 파선 상자(192)로서 표시되는 중첩 영역을 갖도록, 전체 S/D 컨택 구멍을 통해 연장된다. 유전체 특징부(114b)는, 파선 상자(194)로서 표시되는 훨씬 더 작은 중첩 영역을 갖도록, S/D 컨택 구멍 내로 약간 연장된다. 그에 따라, 에칭제가 유전체 특징부들(114a, 114b)을 선택적으로 에칭하기 위해 컨택 구멍들을 통해 적용될 때, 유전체 특징부(114a)는, 유전체 특징부(114b)(파선 상자(194))보다 더 많은 에칭제를 수용하기 위한, 더 큰 개구 영역(파선 상자(192))을 갖는다. 추가로, 에칭 부산물들이 또한, 더 큰 개구 영역을 통해 더 쉽게 소산된다. 따라서, 유전체 특징부(114a)는, 유전체 특징부(114b)보다 더 빠르게 리세싱된다.
일부 실시예에서, 각 유전체 특징부(114)는, 개별적인 인접한 S/D 특징부(162)의 상향-지향 측벽(163a)의 가장 하측 부분보다 더 낮을 수 있지만, 개별적인 하향-지향 측벽(163b)의 가장 하측 부분보다 더 높을 수 있을 것이다. 일부 대안적인 실시예에서, 각 유전체 특징부(114)는, 개별적인 인접한 S/D 특징부(162)의 하향-지향 측벽(163b)의 가장 하측 부분보다 더 낮을 수 있을 것이다. 다른 일부 대안적인 실시예에서, 유전체 특징부(114a)는, 개별적인 인접한 S/D 특징부(162)의 하향-지향 측벽(163b)의 가장 하측 부분 아래에 놓일 수 있으며, 그리고 유전체 특징부(114b)는, 하향-지향 측벽(163b)의 가장 하측 부분보다 높지만 상향-지향 측벽(163a)의 가장 하측 부분 보다 낮을 수 있을 것이다.
소자(100)의 구성요소들은, 이하에 추가로 설명된다. 기판(102)은, 본 실시예에서 실리콘 기판이다. 대안적으로, 기판(102)은, 게르마늄과 같은 다른 단원소 반도체; 실리콘 탄화물, 갈륨 비소, 갈륨 인, 인듐 인, 인듐 비소, 및/또는 인듐 안티몬을 포함하는 화합물 반도체; 실리콘 게르마늄, 갈륨 비소 인, 알루미늄 인듐 인, 알루미늄 갈륨 비소, 갈륨 인듐 비소, 갈륨 인듐 인, 및 갈륨 인듐 비소 인을 포함하는 혼정 반도체; 또는 이들의 조합을 포함할 수 있을 것이다.
핀들(104)은, 실리콘, 게르마늄, 실리콘 탄화물, 갈륨 비소, 갈륨 인, 인듐 인, 인듐 비소, 인듐 안티몬, 실리콘 게르마늄, 갈륨 비소 인, 알루미늄 인듐 인, 알루미늄 갈륨 비소, 갈륨 인듐 비소, 갈륨 인듐 인, 및 갈륨 인듐 비소 인과 같은, 하나 이상의 반도체 재료를 포함할 수 있을 것이다. 실시예에서, 핀들(104)은, 교대로 적층되는 실리콘 및 실리콘 게르마늄의 층들과 같은, 2가지 상이한 반도체 재료의 교대로 적층된 층들을 포함할 수 있을 것이다. 핀들(104)은 부가적으로, 소자(100)의 성능을 개선하기 위한 도펀트들을 포함할 수 있을 것이다. 예를 들어, 핀들(104)은, 인 또는 비소와 같은 n-형 도펀트(들), 또는 붕소 또는 인듐과 같은 p-형 도펀트(들)를 포함할 수 있을 것이다.
절연 구조물(106)은, 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 불소-도핑된 규산염 유리(FSG), 로우-k 유전체 재료, 및/또는 다른 적당한 절연 재료를 포함할 수 있을 것이다. 절연 구조물(106)은, 얕은 트렌치 절연(Shallow Trench Isolation: STI) 특징부들일 수 있을 것이다. 필드 산화물, 로컬 산화 실리콘(LOCOS), 및/또는 다른 적당한 구조물들과 같은, 다른 절연 구조물이, 가능하다. 절연 구조물(106)은, 복층 구조물을 포함할 수 있으며, 예를 들어, 핀들(104)에 인접한 하나 이상의 열 산화물 라이너 층을 구비할 수 있을 것이다.
하이-k 유전체 층(108)은, 하프늄 실리콘 산화물(HfSiO), 하프늄 산화물(HfO2), 알루미나(Al2O3), 지르코늄 산화물(ZrO2), 란탄 산화물(La2O3), 티타늄 산화물(TiO2), 이트륨 산화물(Y2O3), 스트론튬 티탄산염(SrTiO3), 또는 이들을 조합과 같은, 하나 이상의 하이-k 유전체 재료(또는 하이-k 유전체 재료들의 하나 이상의 층)를 포함할 수 있을 것이다.
도전 층(110)은, 일 함수 금속 층(들), 도전성 장벽 층(들), 및 금속 충전 층(들)과 같은, 하나 이상의 금속 층을 포함한다. 일 함수 금속 층은, 소자의 타입(PFET 또는 NFET)에 의존하여, p-형 또는 n-형 일 함수 층일 수 있을 것이다. p-형 일 함수 층은, 이에 국한되지는 않지만, 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 루테늄(Ru), 몰리브덴(Mo), 텅스텐(W), 백금(Pt), 또는 이들의 조합들의 그룹으로부터 선택되는, 금속을 포함한다. n-형 일 함수 층은, 이에 국한되지는 않지만, 티타늄(Ti), 알루미늄(Al), 탄탈륨 탄화물(TaC), 탄탈륨 탄화질화물(TaCN), 탄탈륨 실리콘 질화물(TaSiN), 티타늄 실리콘 질화물(TiSiN), 또는 이들의 조합들의 그룹으로부터 선택되는, 금속을 포함한다. 금속 충전 층은, 알루미늄(Al), 텅스텐(W), 코발트(Co), 및/또는 다른 적당한 재료들을 포함할 수 있을 것이다.
유전체 특징부(114)는, 실리콘 질화물, 실리콘 산화물, 실리콘 산화질화물, 불소-도핑된 규산염 유리(FSG), 로우-k 유전체 재료, 및/또는 다른 적당한 절연 재료와 같은, 하나 이상의 유전체 재료를 포함할 수 있으며; 그리고 CVD(화학적 기상 증착), PVD(물리적 기상 증착), ALD(원자 층 증착), 또는 다른 적당한 방법에 의해 형성될 수 있을 것이다.
CESL(164)은, 실리콘 질화물, 실리콘 산화질화물, 산소(O) 또는 탄소(C)를 갖는 실리콘 질화물, 및/또는 다른 재료들을 포함할 수 있으며, 그리고 CVD, PVD, ALD, 또는 다른 적당한 방법에 의해 형성될 수 있을 것이다. 제1 ILD 층(166)은, 테트라에틸오소실리케이트(TEOS) 산화물, 도핑되지 않은 규산염 유리, 또는 붕소 도핑된 포스포실리케이트 유리(BPSG), 융합된 실리카 유리(FSG), 포스포실리케이트 유리(PSG), 붕소 도핑된 실리콘 유리(BSG), 및/또는 다른 적당한 유전체 재료들과 같은, 도핑된 실리콘 산화물을 포함할 수 있을 것이다. 제1 ILD 층(166)은, PECVD(플라즈마 향상 CVD), FCVD(유동 가능 CVD), 또는 다른 적당한 방법에 의해 형성될 수 있을 것이다. 제2 ILD 층(180)은, 다른 유전체 층이며, 그리고 TEOS 산화물, 도핑되지 않은 규산염 유리, 또는, BPSG, FSG, PSG, BSG, 및/또는 다른 적당한 유전체 재료들과 같은, 도핑된 실리콘 산화물을 포함할 수 있을 것이다. ILD 층들(166 및 180)은, 상이한 재료 조성을 구비할 수 있을 것이다. 유전체 층(180)은, PECVD, FCVD, 또는 다른 적당한 방법에 의해 형성될 수 있을 것이다.
도전성 재료들(184)은, 일부 실시예에서, TaN 또는 TiN과 같은 장벽 층(186) 및 Al, Cu, 또는 W와 같은 금속 충전 층(188)을 포함한다. 장벽 층(186)은, 유전체 층(180), 제1 ILD 층(166), 규화물 층(165), 유전체 특징부들(114a, 114b)의 측벽들을 형상 순응형으로 커버할 수 있을 것이다. 장벽 층(186)은, CVD, PVD, PECVD, ALD, 또는 다른 적당한 방법과 같은, 프로세스를 사용하여 성막될 수 있을 것이다. 금속 충전 층(188)은, CVD, PVD, 도금, 또는 다른 적당한 방법을 사용하여 성막될 수 있을 것이다.
도 2a, 도 2b, 및 도 2c는, 실시예에 따른 반도체 소자(100)를 형성하는 방법의 흐름도를 예시한다. 방법(200)은, 단지 예이며, 그리고 청구범위에서 명백하게 인용되는 것을 넘어 본 개시를 제한하도록 의도되지 않는다. 부가적인 작업들이, 방법(200) 이전에, 도중에 그리고 이후에 제공될 수 있으며, 그리고 설명되는 작업들 중 일부는, 방법의 부가적인 실시예들을 위해 교체되거나, 제거되거나 또는 이동될 수 있다. 방법(200)은, 방법(200)에 따른 제조 단계들 도중의, 예를 들어 반도체 소자(100)의 A-A 선, D-D 선, 및 E-E 선을 따르는, 다양한 단면도들을 예시하는, 도 3 내지 도 17과 함께, 이하에 설명된다. 간결함을 위해, 적은 수의 핀들을 보여주는 반도체 소자(100)의 D-D 선 또는 E-E 선을 따르는 단면도들이, B-B 선 또는 C-C 선을 따르는 대신에, 사용된다.
작업(202)에서, 도 3에 도시된 바와 같이, 방법(200)(도 2a)은, 기판(102), 기판(102) 밖으로 돌출하는 (핀들(104a, 104b, 104c)을 포함하는) 핀들(104), 및 기판(102) 위의 그리고 핀들(104) 사이의 절연 구조물(106)을 구비하는, 소자 구조물(100)을 제공하거나, 또는 소자 구조물(100)을 갖도록 제공된다. 특히, 도 3은, 도 1a의 E-E 선을 따르는 소자 구조물(100)의 단면도를 도시한다. 기판(102), 핀들(104), 및 절연 구조물(106)을 위한 다양한 재료들은, 도 1a 내지 도 1d를 참조하여 이상에서 논의된 바 있다.
실시예에서, 기판(102)은, 실리콘 웨이퍼와 같은, 웨이퍼일 수 있을 것이다. 핀들(104)은, 기판(102)의 전체 영역 위에 하나 이상의 반도체 층을 에피텍셜 성장시킴에 의해 그리고 개별적인 핀들(104)을 형성하기 위해 패턴화됨에 의해, 형성될 수 있다. 핀들(104)은, 임의의 적당한 방법에 의해 패턴화될 수 있을 것이다. 예를 들어, 핀들(104)은, 이중-패턴화 프로세스 또는 멀티형-패턴화 프로세스를 포함하는, 하나 이상의 포토리소그래피 프로세스를 사용하여 패턴화될 수 있을 것이다. 일반적으로, 이중-패턴화 프로세스 또는 멀티형-패턴화 프로세스는, 예를 들어, 그렇지 않은 경우에 단일의 직접적인 포토리소그래피 프로세스를 사용하여 획득 가능한 것보다 더 작은, 피치들(pitches)을 갖는, 패턴들이 생성되는 것을 허용하도록, 포토리소그래피 프로세스 및 자가-정렬 프로세스를 조합한다. 예를 들어, 하나의 실시예에서, 희생 층이, 기판 위에 형성되며 그리고 포토리소그래피 프로세스를 사용하여 패턴화된다. 스페이서들이, 자가-정렬 프로세스를 사용하여 패턴화된 희생 층과 나란하게 형성된다. 희생 층은 이어서 제거되며, 그리고 남아있는 스페이서들, 또는 심봉들(mandrels)은 이어서, 초기의 에피텍셜 반도체 층들을 에칭함에 의해 핀들(104)을 패턴화하기 위해 사용될 수 있을 것이다. 에칭 프로세스는, 건식 에칭, 습식 에칭, 반응성 이온 에칭(RIE), 및/또는 다른 적당한 프로세스들을 포함할 수 있다. 예를 들어, 건식 에칭 프로세스가, 산소-함유 가스, 불소-함유 가스(예를 들어, CF4, SF6, CH2F2, CHF3, 및/또는 C2F6), 염소-함유 가스(예를 들어, Cl2, CHCl3, CCl4, 및/또는 BCl3), 브롬-함유 가스(예를 들어, HBr 및/또는 CHBR3), 요오드-함유 가스, 다른 적당한 가스들 및/또는 플라즈마들, 및/또는 이들의 조합들을 구현할 수 있을 것이다. 예를 들어, 습식 에칭 프로세스가, 묽은 불화수소산(DHF) ; 수산화 칼륨(KOH) 용액; 암모니아; 불화수소산(HF), 질산(HNO3), 및/또는 아세트산(CH3COOH)을 함유하는 용액; 또는 다른 적당한 습식 에칭제 내에서의, 에칭을 포함할 수 있을 것이다.
절연 구조물(106)은, 하나 이상의 성막 및 에칭 방법에 의해 형성될 수 있을 것이다. 성막 방법들은, 열적 산화, 화학적 산화, 및, 유동 가능 CVD(FCVD)와 같은, 화학적 기상 증착(CVD)을 포함할 수 있을 것이다. 에칭 방법들은, 건식 에칭, 습식 에칭, 및 화학적 기계적 평탄화(CMP)를 포함할 수 있을 것이다.
작업(204)에서, 방법(200)(도 2a)은, 핀들(104)과 연계되도록 게이트 구조물들(112)을 형성한다. 실시예에서, 작업(204)은, 도 1a 및 도 1c에 예시된 바와 같이, 게이트 유전체 층(108) 및 도전 층(110)을 포함하는 게이트 구조물들(112)의 다양한 층들을 성막하는 것, 및 게이트 구조물들(112)을 형성하기 위해 다양한 층을 패턴화하는 것을 포함한다. 특정 실시예에서, 작업(204)은, 먼저 임시의 (또는 더미) 게이트 구조물들을 형성한 다음, 임시의 게이트 구조물들을 게이트 구조물들(112)로 교체하는, 교체 게이트 프로세스를 사용한다. 이하에 추가로 논의되는 작업들(204a, 204b, 및 204c)을 포함하는, 교체 게이트 프로세스의 실시예가, 도 2b에 예시된다.
작업(204a)에서, 방법(200)(도 2b)은, 개별적으로 도 1a의 A-A 선 및 E-E 선을 따라 절단된 소자(100)의 단면도들을 도시하는, 도 4a 및 도 4b에 도시된 바와 같이, 핀들(104)과 연계되도록 임시의 게이트 구조물들(149)을 형성한다. 도 4a 및 도 4b를 참조하면, 각 임시의 게이트 구조물(149)은, 계면 층(150), 전극 층(152), 및 2개의 하드 마스크 층(154, 156)을 포함한다. 작업(204a)은 추가로, 임시의 게이트 구조물들(149)의 측벽들 상에 게이트 스페이서들(160)을 형성한다.
계면 층(150)은, 실리콘 산화물 층(예를 들어, SiO2) 또는 실리콘 산화질화물(예를 들어, SiON)과 같은 유전체 재료를 포함할 수 있으며, 그리고 화학적 산화, 열적 산화, 원자 층 증착(ALD), CVD, 및/또는 다른 적당한 방법에 의해 형성될 수 있을 것이다. 게이트 전극(152)은, 다결정 실리콘(폴리-Si)을 포함할 수 있으며, 그리고 저압 화학적 기상 증착(LPCVD) 및 플라즈마 향상 CVD(PECVD)와 같은 적당한 성막 프로세스들에 의해 형성될 수 있을 것이다. 하드 마스크 층들(154, 156)은 각각, 실리콘 산화물 및/또는 실리콘 질화물과 같은 유전체 재료의 하나 이상의 층을 포함할 수 있으며, 그리고 CVD 또는 다른 적당한 방법에 의해 형성될 수 있을 것이다. 다양한 층들(150, 152, 154, 및 156)은, 포토리소그래피 프로세스 및 에칭 프로세스에 의해 패턴화될 수 있을 것이다. 게이트 스페이서들(160)은, 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 실리콘 탄화물, 다른 유전체 재료, 또는 이들의 조합들과 같은, 유전체 재료를 포함할 수 있으며, 그리고 재료의 하나의 또는 복수의 층을 포함할 수 있을 것이다. 게이트 스페이서들(160)은, 절연 구조물(106), 핀들(104), 및 임시의 게이트 구조물들(149) 위에 블랭킷(blanket)으로서 스페이서 재료를 성막함에 의해 형성될 수 있을 것이다. 이어서 스페이서 재료는, 절연 구조물(106), 하드 마스크 층(156), 및 핀들(104)의 상측 표면을 노출시키기 위해, 이방성 에칭 프로세스에 의해 에칭된다. 임시의 게이트 구조물들(149)의 측벽들 상의 스페이서 재료들의 부분들이, 게이트 스페이서들(160)이 된다. 인접한 게이트 스페이서들(160)은, 소자(100)의 S/D 영역들 내의 핀들(104)을 노출시키는, 트렌치들(158)을 제공한다.
작업(206)에서, 방법(200)(도 2a 및 도 2b)은, 개별적으로 도 1a의 A-A 선 및 D-D 선을 따라 절단된 소자(100)의 단면도들인, 도 5a 및 도 5b에 도시된 바와 같이, 소스/드레인(또는 S/D) 특징부들(162)을 형성한다. 예를 들어, 작업(206)은, 트렌치들(158) 내에 노출되는 핀들(104) 내로 리세스들을 에칭할 수 있으며, 그리고 리세스들 내에서 반도체 재료들을 에피택셜 성장시킬 수 있을 것이다. 반도체 재료들은, 도 5a 및 도 5b에 예시된 바와 같이, 핀들(104)의 상측 표면 위로 상승될 수 있을 것이다. 제시된 실시예에서, S/D 특징부들(162) 중의 일부는, 도 5b에 도시된 바와 같이, 함께 병합된다.
작업(208)에서, 방법(200)(도 2a 및 도 2b)은, 개별적으로 도 1a의 A-A 선 및 B-B 선을 따르는 단면도들인, 도 6a 및 도 6b에 도시된 바와 같이, S/D 특징부들(162) 위의 컨택 에칭 정지 층(CESL)(164), 및 CESL(164) 위의 층간 유전체(ILD) 층(166)을 포함하는 다양한 특징부들을 형성한다. CESL(164)은, 실리콘 질화물, 실리콘 산화질화물, 산소(O) 또는 탄소(C)를 갖는 실리콘 질화물, 및/또는 다른 재료들을 포함할 수 있으며, 그리고 CVD, PVD(물리적 기상 증착), ALD, 또는 다른 적당한 방법에 의해 형성될 수 있을 것이다. ILD 층(166)은, 테트라에틸오소실리케이트(TEOS) 산화물, 도핑되지 않은 규산염 유리, 또는 붕소 도핑된 포스포실리케이트 유리(BPSG), 융합된 실리카 유리(FSG), 포스포실리케이트 유리(PSG), 붕소 도핑된 실리콘 유리(BSG), 및/또는 다른 적당한 유전체 재료들과 같은, 도핑된 실리콘 산화물을 포함할 수 있을 것이다. ILD 층(166)은, PECVD, FCVD, 또는 다른 적당한 방법에 의해 형성될 수 있을 것이다. 작업(208)은, 소자(100)의 상측 표면을 평탄화하기 위해, 하드 마스크 층들(154, 156)을 제거하기 위해, 그리고 전극 층(152)을 노출시키기 위해, 하나 이상의 CMP 프로세스를 실행할 수 있을 것이다.
작업(204b)에서, 방법(200)(도 2b)은, 개별적으로 도 1a의 A-A 선 및 E-E 선을 따르는 소자(100)의 단면도들인, 도 7a 및 도 7b에 도시된 바와 같이, 게이트 트렌치들(169)을 형성하기 위해 임시의 게이트 구조물들(149)을 제거한다. 게이트 트렌치들(169)은, 핀들(104)의 표면들 및 게이트 스페이서들(160)의 측벽 표면들을 노출시킨다. 작업(204b)은, 전극 층(152) 및 계면 층(150) 내의 재료에 대해 선택적인 하나 이상의 에칭 프로세스를 포함할 수 있을 것이다. 에칭 프로세스들은, 건식 에칭, 습식 에칭, 반응성 이온 에칭, 또는 다른 적당한 에칭 방법들을 포함할 수 있을 것이다.
작업(204c)에서, 방법(200)(도 2b)은, 개별적으로 도 1a의 A-A 선 및 E-E 선을 따르는 소자(100)의 단면도들인, 도 8a 및 도 8b에 도시된 바와 같이, 게이트 트렌치들(169) 내에 게이트 구조물들(예를 들어, 하이-k 메탈 게이트들)(112)을 성막한다. 게이트 구조물들(112)은, 하이-k 유전체 층(108) 및 도전 층(110)을 포함한다. 게이트 구조물들(112)은 추가로, 하이-k 유전체 층(108) 및 핀들(104) 사이에 계면 층(예를 들어, SiO2)(미도시)을 포함할 수 있을 것이다. 계면 층은, 화학적 산화, 열적 산화, ALD, CVD, 및/또는 다른 적당한 방법을 사용하여 형성될 수 있을 것이다. 하이-k 유전체 층(108) 및 도전 층(110)의 재료들은, 도 1a 내지 도 1d를 참조하여 이상에서 논의된 바 있다. 하이-k 유전체 층(108)은, 하이-k 유전체 재료의 하나 이상의 층을 포함할 수 있으며, 그리고 CVD, ALD, 및/또는 다른 적당한 방법을 사용하여 성막될 수 있을 것이다. 도전 층(110)은, 하나 이상의 일 함수 금속 층 및 금속 충전 층을 포함할 수 있으며, 그리고 CVD, PVD, 도금, 및/또는 다른 적당한 프로세스들과 같은 방법을 사용하여 성막될 수 있을 것이다.
작업(210)에서, 방법(200)(도 2a 및 도 2b)은, 개별적으로 도 1a의 D-D 선 및 E-E 선을 따르는 소자(100)의 단면도들인, 도 9a 및 도 9b에 도시된 바와 같이, 소자(100) 위에 하나 이상의 패턴화된 하드 마스크 층을 형성한다. 하나의 하드 마스크 층(170)이, 이러한 예에서 예시된다. 하드 마스크 층(170)은, 티타늄 질화물, 실리콘 질화물, 비정질 실리콘, 이트륨 실리케이트(YSiOx), 또는 다른 적당한 하드 마스크 재료(들)를 포함할 수 있을 것이다. 실시예에서, 작업(210)은, CVD, PVD, ALD, 또는 다른 적당한 방법을 사용하여 하드 마스크 층(170)을 성막하며, 그리고 후속적으로 개구들(171)을 형성하기 위해 하드 마스크 층(170)을 패턴화한다. 개구들(171)은, 도 1a의 유전체 특징부들(114)의 위치들에 대응한다. 개구들(171)은, 도전 층(110) 및 ILD 층(166)을 노출시킨다. 일 예에서, 작업(210)은, 포토레지스트 코팅, 노광, 노광-후 굽기, 및 현상에 의해, 하드 마스크 층(170) 위에 패턴화된 포토레지스트를 형성할 수 있을 것이다. 특정 실시예에서, 작업(210)은, 잠상(latent image)을 갖도록 포토레지스트 층을 노광하기 위해 단일 노광 프로세스를 사용하며, 그리고 이어서, 개구들을 제공하기 위해 포토레지스트 층을 현상한다. 이어서, 작업(210)은, 개구(171)를 형성하기 위한 에칭 마스크로서 패턴화된 포토레지스트를 사용하여 하드 마스크 층(170)을 에칭한다. 에칭 프로세스는, 습식 에칭, 건식 에칭, 반응성 이온 에칭, 또는 다른 적당한 에칭 방법들을 포함할 수 있을 것이다. 패턴화된 포토레지스트은, 그 후, 예를 들어 레지스트 벗김에 의해, 제거된다.
작업(212)에서, 방법(200)(도 2a)은, 개구들(171)을 통해 게이트 구조물들(112)을 에칭한다. 도 1a의 E-E 선을 따르는 소자(100)의 단면도인 도 10a를 참조하면, 작업(212)은, 실시예에서, 개구(171)를, 게이트 구조물들(112)을 통해 아래로 그리고 또한 절연 구조물(106) 내로 연장시킨다. 에칭 프로세스는, 게이트 구조물들(112) 내의 다양한 층들을 에칭하는, 하나 이상의 에칭제 또는 에칭제의 혼합물을 사용할 수 있을 것이다. 예시적인 실시예에서, 도전 층(110)은, TiSiN, TaN, TiN, W, 또는 이들의 조합을 포함한다. 그러한 도전 층 및 하이-k 유전체 층(108)을 에칭하기 위해, 작업(218)은, 염소, 불소, 브롬, 산소, 수소, 탄소, 또는 이들의 조합의 원소를 갖는 에칭제를 동반하는, 건식 에칭 프로세스를 적용한다. 예를 들어, 에칭제는, Cl2, O2, 탄소-및-불소 함유 가스, 브롬-및-불소 함유 가스, 및 탄소-수소-및-불소 함유 가스의 가스 혼합물을 가질 수 있을 것이다. 하나의 예에서, 에칭제는, Cl2, O2, CF4, BCl3, 및 CHF3의 가스 혼합물을 포함한다. 게이트 구조물(112)의 나머지 부분들 사이의 절연을 보장하기 위해, 작업(212)은, 일부 실시예에서, 개구들(171)을 절연 구조물(106) 내로 연장시키기 위한 약간의 과잉-에칭을 실행한다. 그러한 과잉-에칭은, 기판(102)을 노출시키기 않도록 하기 위해 주의 깊게 제어된다. 연장된 개구들(171)은 또한, CMG 트렌치(171)로도 지칭된다.
도 1a의 D-D 선을 따르는 소자(100)의 단면도인 도 10b를 참조하면, 작업(212)에서의 에칭 프로세스는 또한, ILD 층(166)을 에칭하도록 조정된다. 게이트 구조물(112) 뿐만 아니라 ILD 층(166)을 에칭하기 위해 선택되는 에칭제가, CMG 트렌치(171)의 형성 도중에, 이러한 재료들 사이에서 불균등한 에칭 속도를 가질 수 있으며, 따라서 CMG 트렌치(171)의 상이한 개소들에서의 상이한 에칭 속도들이, 상이한 에칭 깊이를 야기할 수 있을 것이다. 달리 표현하면, CMG 트렌치(171)의 바닥 표면은, CMG 트렌치(171)의 바닥 표면이, 게이트 구조물(112)의 외부에서 절연 구조물(106) 위에 놓이며 그리고 게이트 구조물(112)의 개소들에서 절연 구조물(106) 내로 연장되도록, 단차 윤곽을 가질 수 있을 것이다.
작업(214)에서, 방법(200)(도 2a)은, 유전체 특징부들(114)을 형성하기 위해 하나 이상의 유전체 재료로 CMG 트렌치들(171)을 충전하며 그리고, 패턴화된 하드 마스크(170)를 제거하기 위해 그리고 소자(100)의 상측 표면을 평탄화하기 위해, 화학적 기계적 폴리싱(CMP) 프로세스를 실행한다. 결과적으로 생성되는 구조물이, 개별적으로 도 1a의 E-E 선 및 D-D 선을 따르는 소자(100)의 단면도들인, 도 11a 및 도 11b에 도시된다. CMG 트렌치(171) 내의 하나 이상의 유전체 재료는, 유전체 특징부(114)(특히, 유전체 특징부(114a))를 형성한다. 게이트 구조물들(112)의 측벽들이 금속성 재료들을 함유하기 때문에, (게이트 구조물들(112)의 측벽들과 직접적인 접촉 상태에 놓이는) 유전체 특징부(114)의 적어도 외측 부분은, 산소와 같은 활성 화학적 성분을 갖지 않는다. 예를 들어, 유전체 특징부(114)의 외측 부분은, 실리콘 질화물을 포함할 수 있으며, 그리고 산소 또는 산화물을 갖지 않는다. 유전체 특징부(114)는, 일부 실시예에서, 자체의 내측 부분 내에 약간의 산화물을 포함할 수 있을 것이다. 대안적으로, 유전체 특징부(114)는, 실리콘 질화물의 하나의 균일한 층을 포함할 수 있으며, 그리고 산화물을 갖지 않는다. 유전체 특징부(114)는, CVD, PVD, ALD, 또는 다른 적당한 방법을 사용하여 성막될 수 있을 것이다. 제시된 실시예에서, 유전체 특징부(114)는, CMG 트렌치들(171)을 완전히 충전하는 것을 보장하기 위해, ALD를 사용하여 성막된다.
작업(216)에서, 방법(200)(도 2a)은, 도 1a의 D-D 선을 따르는 소자의 단면도인, 도 12에 도시된 바와 같이, 소자(100) 위에 유전체 층(180)을 성막한다. 실시예에서, 유전체 층(180)은, 다른 ILD 층이며, 그리고 TEOS 산화물, 도핑되지 않은 규산염 유리, 또는, BPSG, FSG, PSG, BSG, 및/또는 다른 적당한 유전체 재료들과 같은, 도핑된 실리콘 산화물을 포함할 수 있을 것이다. 유전체 층(180)은, PECVD, FCVD, 또는 다른 적당한 방법에 의해 형성될 수 있을 것이다.
작업(218)에서, 방법(200)(도 2c)은, 도 1a의 D-D 선을 따르는 소자의 단면도인, 도 13에 도시된 바와 같이, 유전체 특징부(114)를 노출시키도록, 소자(100) 내로 컨택 구멍들(182)을 에칭한다. 실시예에서, 작업(218)은, 소자(100) 위에 포토레지스트 층을 코팅하는 것, 개구들을 형성하기 위해 포토레지스트 층을 노광 및 현상하는 것, 그리고 컨택 구멍들(182)을 형성하기 위해 제2 ILD 층(180)을 에칭하는 것을 포함한다. 덮개 층(미도시)이, 제1 ILD 층(166)과 제2 ILD 층(180) 사이에 배치될 수 있을 것이다. 특히, 덮개 층은, 에칭 정지 층으로 기능하여, 에칭 프로세스가, 제2 ILD 층들(180)을 선택적으로 에칭하지만 덮개 층을 에칭하지 않도록, 조정될 수 있을 것이다. 이어서, 후속의 에칭 프로세스가, 제1 ILD 층(166) 및 유전체 특징부(114a)를 노출시키기 위해 덮개 층을 개방하도록 조정된다. 에칭 프로세스는, 일 실시예에서, 건식 에칭이다. 예를 들어, 에칭제는, CF4, H2, 및 N2의 가스 혼합물을 가질 수 있을 것이다.
작업(220)에서, 방법(200)(도 2c)은, 도 1a의 D-D 선을 따르는 소자의 단면도인, 도 14에 도시된 바와 같이, 실질적으로 제1 ILD 층(166)을 에칭하지 않는 가운데, 유전체 특징부(114)를 선택적으로 리세싱한다. 리세싱 에칭 프로세스는, 제1 ILD 층(166)을 손상시키거나 공격하지 않는 가운데, 유전체 특징부(114)를 선택적으로 에칭할 수 있는 에칭제를 제공하는, 선택적 에칭 프로세스이다. 그에 따라, 제1 ILD 층(166)은, 온전한 상태로 유지된다. 그렇게 함으로써, 유전체 특징부(114) 및 제1 ILD 층(166)은, 상이한 처리 스테이지들에서, 분리되어 그리고 개별적으로 에칭될 수 있을 것이다. 선택적 리세싱 에칭 프로세스는, 일 실시예에서, 건식 에칭이다. 예를 들어, 에칭제는, CH3F 및 H2의 가스 혼합물을 가질 수 있을 것이다. 작업(220) 이후에, 유전체 특징부(114)는, 일부 실시예에서, Z 방향으로 적어도 50 nm 만큼 리세싱될 수 있으며, 그리고 유전체 특징부(114)의 오목한 상측 표면이, 형성될 수 있을 것이다. 작업(220)은, 인접한 S/D 특징부(162)의 상향-지향 측벽(163a) 완전히 아래로, 유전체 특징부(114)를 리세싱할 수 있을 것이다. 대안적으로, 유전체 특징부(114)의 상측 부분이, 상향-지향 측벽(163a)의 하측 부분보다 여전히 더 높게 유지되는 가운데, 제1 ILD 층(166)의 후속 에칭이, 유전체 특징부(114)를 또한 추가로 리세싱할 것이다.
작업(222)에서, 방법(200)(도 2c)은, 도 1a의 D-D 선을 따르는 소자의 단면도인, 도 15에 도시된 바와 같이, S/D 특징부들(162)의 적어도 상향-지향 측벽들(163a)을 노출시키도록, 컨택 구멍(182)을 하방으로 연장하기 위해 제1 ILD 층(166)을 선택적으로 에칭한다. 일부 실시예에서, 리세싱 에칭 프로세스는, 실질적으로 유전체 특징부(114)를 에칭하지 않는 가운데 제1 ILD 층(166)을 선택적으로 에칭하는 에칭제를 제공하는, 선택적 에칭 프로세스이다. 일부 실시예에서, 리세싱 에칭 프로세스는, 또한 유전체 특징부(114)를, 그러나 더 느린 에칭 속도에서, 에칭하도록 조정되는, 선택적 에칭 프로세스이다. 예를 들어, 유전체 특징부(114)에 대한 제1 ILD 층(166)의 에칭 속도 비가, 약 5:1 보다 더 클 수 있을 것이다. 제1 ILD 층(166)을 리세싱한 이후에, 유전체 특징부(114)는, 둘러싸는 제1 ILD 층(166)으로부터 돌출할 수 있을 것이다. 작업(222)이 유전체 특징부(114)의 일부분을 또한 에칭할 수 있기 때문에, 유전체 특징부(114)는, 인접한 S/D 특징부(162)의 상향-지향 측벽(163a) 아래에 놓이도록 추가로 리세싱될 수 있을 것이다. 선택적 리세싱 에칭 프로세스는, 일 실시예에서, 건식 에칭이다. 예를 들어, 에칭제는, C4F6, CO, CO2, 및 Ar의 가스 혼합물을 가질 수 있을 것이다. 유전체 특징부(114)의 상측 표면은, 에칭 프로세스 도중에, 볼록해질 수 있을 것이다.
작업(224)에서, 방법(200)(도 2c)은, 도 1a의 D-D 선을 따르는 소자의 단면도인, 도 16에 도시된 바와 같이, 컨택 구멍(182)으로부터 노출된 CESL(164)을 제거한다. 리세싱 에칭 프로세스, 실질적으로 제1 ILD 층(166)을 에칭하지 않는 가운데, CESL(164)을 선택적으로 에칭할 수 있는 에칭제를 제공하는, 선택적 에칭 프로세스이다. 일부 실시예에서, CESL(164) 및 유전체 특징부(114)는 양자 모두 질화물을 함유하며, 그에 따라 유전체 특징부(114)를 향한 에칭 선택도가 열악하며, 이는, 약 2 nm 내지 약 5 nm 만큼 유전체 특징부(114)를 추가로 리세싱한다. 일부 실시예에서, 작업(224) 이후에, 유전체 특징부(114)는, 인접한 S/D 특징부(162)의 하향-지향 측벽(163b) 아래에 놓인다.
작업(226)에서, 방법(200)(도 2c)은, 도 1a의 D-D 선을 따르는 소자의 단면도인, 도 17에 도시된 바와 같이, S/D 컨택부들로서 컨택 구멍들(182) 내로 하나 이상의 도전성 재료(184)를 성막한다. 실시예에서, 방법(200)은, 도전성 재료들(184)을 성막하기 이전에, S/D 특징부들(162)의 노출된 표면들 위에 규화물 특징부들(165)을 형성한다. 일부 실시예에서, 규화물 특징부들(165)은, 금속 재료가 S/D 특징부들(162) 위에 형성된 다음, 온도가, 어닐링하기 위해 그리고, 규화물을 형성하기 위한 아래에 놓이는 실리콘과 금속 사이의 반응을 야기하기 위해, 상승되며, 그리고 반응하지 않은 금속은 에칭으로 제거되는 것인, 자가-정렬 규화물과 같은 규화(silicidation)에 의해 형성된다. 규화물 특징부들(165)은, 접촉 저항을 감소시키는 것을 돕는다. 실시예에서, 도전성 재료들(184)은, TaN 또는 TiN과 같은 장벽 층(186), 및 Al, Cu, 또는 W와 같은 금속 충전 층(188)을 포함한다. 도전성 재료들(184) 내의 층들은, CVD, PVD, PECVD, ALD, 도금, 또는 다른 적당한 방법을 사용하여 성막될 수 있을 것이다. S/D 특징부들(162)의 큰 표면적으로 인해, S/D 컨택부는, S/D 컨택부 저항을 감소시키도록 아래에 놓이는 S/D 특징부(162)와의 충분히 큰 계면을 갖는다. 도 17에서, 유전체 특징부(114)의 바닥 표면은, X 방향을 따르는 게이트 영역 외부로부터 게이트 영역 내로의 유전체 특징부(114)의 바닥 표면이, 예를 들어 약 2 nm 내지 약 10 nm의 범위의 단차 높이를 갖는, 단차 윤곽을 가질 수 있도록, 게이트 영역 외부에서 절연 구조물(106)의 상측 표면 위에 놓인다. 또한 일부 대안적인 실시예에서, 이상에 논의된 바와 같이, 유전체 특징부(114)의 하측 부분은 또한, 도 18에 도시된 바와 같이, 절연 특징부(106) 내로 연장될 수도 있을 것이다. 따라서, X 방향을 따르는 게이트 영역 외부로부터 게이트 영역 내로의 유전체 특징부(114)의 바닥 표면은, 실질적으로 평면형이거나, 또는 약 1 nm 내지 약 5 nm의 범위와 같은 더 작은 단차 높이를 가질 수 있을 것이다.
작업(228)에서, 방법(200)(도 2c)은, 소자(100)의 제작을 완료하기 위한 추가적인 단계들을 실행한다. 예를 들어, 방법(200)은, 잉여 재료들(184)을 제거하기 위해 그리고, 완성된 IC를 형성하기 위해 다양한 트랜지스터의 소스, 드레인, 게이트 단자들을 전기적으로 연결하는 금속 상호연결부들을 형성하기 위해, CMP 프로세스를 실행할 수 있을 것이다.
비록 제한하도록 의도되지 않지만, 본 개시의 하나 이상의 실시예가, 반도체 소자 및 반도체 소자의 형성에 대한 많은 이익을 제공한다. 예를 들어, 본 개시의 실시예들은, S/D 컨택 구멍들 내의 절연 재료를 리세싱하기 위한 선택적 에칭 프로세스가 뒤따르게 되는, 절단 메탈 게이트 프로세스를 제공한다. 이는, S/D 컨택부들을 위한 더 큰 안착 영역을 허용한다. 이는, 소자 집적도를 증가시킬 뿐만 아니라, S/D 컨택부 저항을 또한 감소시킨다.
하나의 예시적인 양태에서, 본 개시는, 방법에 관련된다. 방법은, 기판, 상기 기판 위의 그리고 대략 제1 방향을 따라 길이 방향으로 배향되는 핀, 상기 핀 위의 소스/드레인(S/D) 특징부, 상기 S/D 특징부의 상측 표면 및 측벽들을 덮는 제1 유전체 층, 상기 제1 유전체 층 내에 매립되는 절연 특징부로서, 절연 특징부의 상측 표면이 상기 S/D 특징부 위에 놓이는 것인, 절연 특징부, 및 상기 제1 유전체 층 및 상기 절연 특징부를 덮는 제2 유전체 층을 구비하는, 구조물을 제공하는 단계; 상기 절연 특징부를 노출시키도록 상기 제2 유전체 층을 리세싱하기 위한 제1 에칭 프로세스를 실행하는 단계; 상기 절연 특징부를 선택적으로 리세싱하기 위한 제2 에칭 프로세스를 실행하는 단계; 그리고 상기 S/D 특징부를 노출시키도록 상기 제1 유전체 층을 리세싱하기 위한 제3 에칭 프로세스를 실행하는 단계를 포함한다. 일부 실시예에서, 방법은, 상기 S/D 특징부 및 상기 절연 특징부와 직접적인 접촉 상태로 도전성 재료를 성막하는 단계를 더 포함한다. 일부 실시예에서, 상기 S/D 특징부는, 상향-지향 측벽을 구비하고, 상기 제2 에칭 프로세스는, 상기 절연 특징부의 상측 표면의 일부분이 상기 상향-지향 측벽 아래에 놓이도록, 상기 절연 특징부를 선택적으로 리세싱한다. 일부 실시예에서, 구조물은, 상기 핀 위의 그리고, 대략 상기 제1 방향에 수직인 제2 방향을 따라 길이 방향으로 배향되는, 게이트 구조물을 더 구비하고, 상기 절연 특징부는, 제1 방향을 따라 연장되며 그리고 상기 게이트 구조물을 2개의 부분으로 분할한다. 일부 실시예에서, 상기 제2 에칭 프로세스 이후에, 상기 절연 특징부의 상측 표면의 일부분이, 상기 게이트 구조물의 상측 표면과 동일 평면 상에 놓인다. 일부 실시예에서, 상기 절연 특징부의 바닥 표면이, 단차 윤곽을 갖는다. 일부 실시예에서, 상기 제2 에칭 프로세스를 실행하는 단계는, 상기 제3 에칭 프로세스의 실행 단계 이전이다. 일부 실시예에서, 상기 제3 에칭 프로세스는, 상기 절연 특징부를 또한 에칭하도록 조정된다. 일부 실시예에서, 상기 제3 에칭 프로세스 이후에, 상기 절연 특징부의 반대편 측벽들 상에 배치되는 상기 제1 유전체 층의 높이들은, 불균등하다. 일부 실시예에서, 상기 제2 에칭 프로세스 이후에, 상기 절연 특징부의 상측 표면은, 오목해지며, 그리고 상기 제3 에칭 프로세스 이후에, 상기 절연 특징부의 상측 표면은, 볼록해진다.
다른 예시적인 양태에서, 본 개시는, 반도체 소자를 제조하는 방법에 관련된다. 방법은, 기판 상에 제1 핀 및 제2 핀을 형성하는 단계로서, 제1 핀 및 제2 핀은 게이트 영역 및 소스/드레인(S/D) 영역을 구비하는 것인, 제1 핀 및 제2 핀을 형성하는 단계; 상기 게이트 영역 내의 상기 제1 핀 및 제2 핀 위에 게이트 구조물을 형성하는 단계; 상기 제1 핀 및 제2 핀 사이에 유전체 층을 성막하는 단계로서, 유전체 층은, 상기 게이트 구조물의 측벽들을 덮는 것인, 유전체 층을 성막하는 단계; 상기 게이트 구조물을 분할하는 트렌치를 형성하도록 에칭 프로세스를 실행하는 단계로서, 상기 트렌치는, 상기 제1 핀과 상기 제2 핀 사이에서 상기 유전체 층의 영역 내로 연장되는 것인, 에칭 프로세스를 실행하는 단계; 유전체 재료로 상기 트렌치를 충전하는 단계; 상기 유전체 재료를 선택적으로 에칭하는 단계; 상기 유전체 층을 선택적으로 에칭하는 단계; 및 상기 S/D 영역 내의 상기 제1 핀 및 제2 핀 상부에 그리고 상기 유전체 재료와 직접적인 접촉 상태로, 도전성 재료를 성막하는 단계를 포함한다. 일부 실시예에서, 상기 유전체 재료 및 상기 유전체 층은, 상기 유전체 재료의 선택적 에칭이, 실질적으로 상기 유전체 층을 에칭하지 않도록, 상이한 재료 조성을 갖는다. 일부 실시예에서, 상기 유전체 층의 선택적 에칭 이후에, 상기 유전체 재료는, 상기 유전체 층으로부터 돌출한다. 일부 실시예에서, 상기 유전체 재료의 선택적 에칭은, 상기 유전체 층의 선택적 에칭 이전이다. 일부 실시예에서, 방법은, 상기 제1 핀 및 제2 핀 상부에 S/D 특징부들을 형성하는 단계로서, S/D 특징부들은 상향-지향 측벽들을 구비하는 것인, S/D 특징부들을 형성하는 단계를 더 포함하고, 상기 유전체 재료의 상측 표면이, 상기 유전체 재료의 선택적 에칭 이전 및 이후에, 상기 상향-지향 측벽들 위의 위치로부터 상기 상향-지향 측벽들 아래로 리세싱된다. 일부 실시예에서, 유전체 재료로 상기 트렌치를 충전하는 단계는, 원자 층 증착(ALD) 프로세스를 실행하는 것을 포함한다.
또 다른 예시적인 양태에서, 본 개시는, 반도체 소자에 관련된다. 반도체 소자는, 기판; 기판 밖으로 돌출하는 핀; 상기 핀 위의 에피택셜 소스/드레인(S/D) 특징부; 상기 에피택셜 S/D 특징부에 인접한 유전체 특징부로서, 유전체 특징부는 상기 에피택셜 S/D 특징부의 상향-지향 측벽 아래에 놓이는 것인, 유전체 특징부; 및 상기 에피택셜 S/D 특징부 및 상기 유전체 특징부와 직접적인 접촉 상태의 도전성 특징부를 포함한다. 일부 실시예에서, 반도체 소자는, 상기 에피택셜 S/D 특징부 및 상기 유전체 특징부를 둘러싸는 유전체 층을 더 포함하고, 상기 유전체 특징부의 반대편 측벽들 상에 배치되는 상기 유전체 층의 높이들은, 불균등하다. 일부 실시예에서, 반도체 소자는, 채널 영역 내의 상기 핀 위의 메탈 게이트 구조물을 더 포함하고, 상기 유전체 특징부는, 상기 메탈 게이트 구조물을 적어도 제1 부분 및 제2 부분으로 분할한다. 일부 실시예에서, 상기 유전체 특징부의 바닥 표면이, 단차 윤곽을 갖는다.
이상의 설명은, 여러 실시예들에 대한 특징들을 개략적으로 개시하여, 당업자가 본 개시의 양태들을 더욱 잘 이해하도록 한다. 당업자는, 그들이 본 명세서에서 소개되는 실시예들과 동일한 목적을 수행하고 및/또는 동일한 장점들을 달성하기 위해 다른 프로세스들 및 구조들을 설계하거나 수정하기 위한 기초로서 본 개시를 쉽게 사용할 수 있다는 것을 인식해야 할 것이다. 당업자는 또한, 그러한 균등한 구성들이 본 개시의 사상 및 범위로부터 벗어남이 없다는 것 및, 그들이 본 개시의 사상 및 범위로부터 벗어남 없이 본 명세서에 다양한 변화, 치환 및 변경을 이룰 수 있다는 것을 인식해야 할 것이다.

Claims (10)

  1. 방법으로서:
    구조물을 제공하는 단계로서:
    기판;
    상기 기판 위의 그리고 제1 방향을 따라 길이 방향으로 배향되는 핀;
    상기 핀 위의 소스/드레인(S/D) 특징부;
    상기 S/D 특징부의 상측 표면 및 측벽들을 덮는 제1 유전체 층;
    상기 제1 유전체 층 내에 매립되는 절연 특징부로서, 절연 특징부의 상측 표면이 상기 S/D 특징부 위에 놓이는 것인, 절연 특징부; 및
    상기 제1 유전체 층 및 상기 절연 특징부를 덮는 제2 유전체 층
    을 구비하는 것인, 구조물을 제공하는 단계;
    상기 절연 특징부를 노출시키도록 상기 제2 유전체 층을 리세싱하기 위한 제1 에칭 프로세스를 실행하는 단계;
    상기 절연 특징부를 선택적으로 리세싱하기 위한 제2 에칭 프로세스를 실행하는 단계; 및
    상기 S/D 특징부 및 상기 절연 특징부를 노출시키도록 상기 제1 유전체 층을 리세싱하기 위한 제3 에칭 프로세스를 실행하는 단계
    를 포함하는 것인, 방법.
  2. 제 1항에 있어서,
    상기 S/D 특징부 및 상기 절연 특징부와 직접적인 접촉 상태로 도전성 재료를 성막하는 단계를 더 포함하는 것인, 방법.
  3. 제 1항에 있어서,
    상기 S/D 특징부는, 상향-지향 측벽을 구비하고, 상기 제2 에칭 프로세스는, 상기 절연 특징부의 상측 표면의 일부분이 상기 상향-지향 측벽 아래에 놓이도록, 상기 절연 특징부를 선택적으로 리세싱하는 것인, 방법.
  4. 제 1항에 있어서,
    상기 구조물은, 상기 핀 위의 그리고, 상기 제1 방향에 수직인 제2 방향을 따라 길이 방향으로 배향되는, 게이트 구조물을 더 구비하고, 상기 절연 특징부는, 제1 방향을 따라 연장되며 그리고 상기 게이트 구조물을 2개의 부분으로 분할하는 것인, 방법.
  5. 제 1항에 있어서,
    상기 제3 에칭 프로세스는 상기 절연 특징부도 에칭하도록 조정되는 것인, 방법.
  6. 반도체 소자를 제조하는 방법으로서:
    기판 상에 제1 핀 및 제2 핀을 형성하는 단계로서, 제1 핀 및 제2 핀은 게이트 영역 및 소스/드레인(S/D) 영역을 구비하는 것인, 제1 핀 및 제2 핀을 형성하는 단계;
    상기 게이트 영역 내의 상기 제1 핀 및 제2 핀 위에 게이트 구조물을 형성하는 단계;
    상기 제1 핀 및 제2 핀 사이에 유전체 층을 성막하는 단계로서, 유전체 층은, 상기 게이트 구조물의 측벽들을 덮는 것인, 유전체 층을 성막하는 단계;
    상기 게이트 구조물을 분할하는 트렌치를 형성하도록 에칭 프로세스를 실행하는 단계로서, 상기 트렌치는, 상기 제1 핀과 상기 제2 핀 사이에서 상기 유전체 층의 영역 내로 연장되는 것인, 에칭 프로세스를 실행하는 단계;
    유전체 재료로 상기 트렌치를 충전하여 유전체 특징부를 형성하는 단계;
    상기 유전체 재료를 선택적으로 에칭하는 단계;
    상기 유전체 층을 선택적으로 에칭하여 상기 유전체 특징부를 노출시키는 단계; 및
    상기 S/D 영역 내의 상기 제1 핀 및 제2 핀 상부에 그리고 상기 유전체 재료와 직접적인 접촉 상태로, 도전성 재료를 성막하는 단계
    를 포함하는 것인, 반도체 소자 제조 방법.
  7. 제 6항에 있어서,
    상기 유전체 재료 및 상기 유전체 층은, 상기 유전체 재료의 선택적 에칭이, 상기 유전체 층을 에칭하지 않도록, 상이한 재료 조성을 갖는 것인, 반도체 소자 제조 방법.
  8. 반도체 소자로서,
    기판;
    기판 밖으로 돌출하는 핀;
    상기 핀 위의 에피택셜 소스/드레인(S/D) 특징부;
    상기 에피택셜 S/D 특징부에 인접한 유전체 특징부로서, 유전체 특징부는 상기 에피택셜 S/D 특징부의 상향-지향 측벽 아래에 놓이는 것인, 유전체 특징부;
    상기 에피택셜 S/D 특징부 및 상기 유전체 특징부를 둘러싸는 유전체 층으로서, 상기 유전체 특징부의 양쪽 측벽들 상에 배치되는 상기 유전체 층의 레벨들은 불균등한 것인, 유전체 층; 및
    상기 에피택셜 S/D 특징부 및 상기 유전체 특징부와 직접적인 접촉 상태의 도전성 특징부
    를 포함하는 것인, 반도체 소자.
  9. 제 8항에 있어서,
    채널 영역 내의 상기 핀 위의 메탈 게이트 구조물을 더 포함하고, 상기 유전체 특징부는, 상기 메탈 게이트 구조물을 적어도 제1 부분 및 제2 부분으로 분할하는 것인, 반도체 소자.
  10. 제 9항에 있어서,
    상기 유전체 특징부의 바닥 표면이, 단차 윤곽을 갖는 것인, 반도체 소자.
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