KR102449522B1 - 반도체 디바이스에서의 메탈 투 소스/드레인 플러그들을 위한 갭 패터닝 - Google Patents

반도체 디바이스에서의 메탈 투 소스/드레인 플러그들을 위한 갭 패터닝 Download PDF

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칭펑 푸
후안저스트 린
푸성 리
차이중 호
보치우안 시에
구안쉬안 천
구안런 왕
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Abstract

방법은, 제1 소스/드레인 및 제2 소스/드레인 상에 형성된 제1 유전체층의 최상부 상에 마스크층을 형성하는 단계와, 제1 소스/드레인 및 제2 소스/드레인의 일부분들을 노출시키는 개구를 마스크층과 제1 유전체층 내에 생성하는 단계를 포함할 수 있다. 본 방법은, 제1 소스/드레인 및 제2 소스/드레인의 노출된 부분들을 덮는 금속층으로 개구를 채우는 단계와, 제1 금속 콘택트와 제2 금속 콘택트를 생성하기 위해 금속층 내에 갭을 형성하는 단계를 포함할 수 있다. 제1 금속 콘택트는 제1 소스/드레인에 전기적으로 결합될 수 있고, 제2 금속 콘택트는 제2 소스/드레인에 전기적으로 결합될 수 있다. 갭은 제1 금속 콘택트를 제2 금속 콘택트로부터 19나노미터 미만만큼 분리시킬 수 있다.

Description

반도체 디바이스에서의 메탈 투 소스/드레인 플러그들을 위한 갭 패터닝{GAP PATTERNING FOR METAL-TO-SOURCE/DRAIN PLUGS IN A SEMICONDUCTOR DEVICE}
본 발명은 반도체 디바이스에서의 메탈 투 소스/드레인 플러그들을 위한 갭 패터닝에 관한 것이다.
핀 전계 효과 트랜지스터(fin field-effect transistor; finFET)는 기판 상에 구축된 금속 산화물 반도체 전계 효과 트랜지스터(metal-oxide-semiconductor field-effect transistor; MOSFET)를 포함하는 멀티 게이트 디바이스이다. 게이트가 채널의 두 개의 면, 세 개의 면, 또는 네 개의 면 상에 배치되거나 또는 채널을 감싸서, 이중 게이트 구조물을 형성한다.
본 발명개시의 양태들은 첨부 도면들과 함께 읽혀질 때 아래의 상세한 설명으로부터 최상으로 이해된다. 본 산업계에서의 표준적인 관행에 따라, 다양한 피처들은 실척도로 작도되지 않았음을 유념한다. 실제로, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 본 명세서에서 설명된 반도체 처리 툴들의 예시적인 구현의 다이어그램이다.
도 2a 내지 도 2n은 본 명세서에서 설명된 예시적인 반도체 디바이스를 제조하는데 수반되는 하나 이상의 예시적인 동작의 다이어그램들이다.
도 3a 내지 도 3p는 본 명세서에서 설명된 예시적인 반도체 디바이스를 제조하는데 수반되는 하나 이상의 다른 예시적인 동작의 다이어그램들이다.
도 4는 본 명세서에서 설명된 예시적인 반도체 디바이스의 다이어그램이다.
도 5는 도 1의 하나 이상의 디바이스의 예시적인 컴포넌트들의 다이어그램이다.
도 6과 도 7은 예시적인 반도체 디바이스에서의 메탈 투 소스/드레인 플러그(metal-to-source/drain plug)들을 위한 갭 패터닝에 기초하여 예시적인 반도체 디바이스를 제조하기 위한 예시적인 공정들의 흐름도들이다.
아래의 발명개시는 제공되는 본 발명내용의 여러 특징들을 구현하기 위한 많은 여러 실시예들 또는 예시들을 제공한다. 본 발명개시를 단순화하기 위해 컴포넌트 및 장치의 특정예들이 아래에서 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 이것들로 한정시키고자 의도한 것은 아니다. 예를 들어, 이후의 상세설명에서 제2 피처 상에서의 또는 그 위에서의 제1 피처의 형성은 제1 및 제2 피처들이 직접적으로 접촉하여 형성되는 실시예들을 포함할 수 있으며, 또한 제1 및 제2 피처들이 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제1 및 제2 피처들 사이에서 형성될 수 있는 실시예들을 포함할 수 있다. 또한, 본 발명개시는 다양한 예시들에서 참조 숫자들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 목적으로 한 것이며, 그러한 반복 자체는 개시된 다양한 실시예들 및/또는 구성들 간의 관계에 영향을 주는 것은 아니다.
또한, 도면들에서 도시된 하나의 엘리먼트 또는 피처에 대한 다른 엘리먼트(들) 또는 피처(들)의 관계를 설명하기 위해 "아래", "밑", "보다 낮은", "위", "보다 위" 등과 같은 공간 상대적 용어들이 설명의 용이성을 위해 여기서 이용될 수 있다. 공간 상대적 용어들은 도면들에서 도시된 배향에 더하여 이용중에 있거나 또는 동작중에 있는 디바이스의 상이한 배향들을 망라하도록 의도된 것이다. 장치는 이와달리 배향될 수 있고(90° 회전되거나 또는 다른 배향으로 회전됨), 이에 따라 여기서 이용되는 공간 상대적 기술어들이 이와 똑같이 해석될 수 있다.
일부 경우들에서, finFET와 같은, 반도체 디바이스는 아일랜드(island) 패터닝 기술을 사용하여 반도체 디바이스의 다른 컴포넌트들에 전기적으로 결합된 메탈 투 소스/드레인 플러그들(예컨대, 소스/드레인 에피택셜층)을 포함한다. 아일랜드 패터닝 기술은 메탈 투 소스/드레인 플러그들 사이에 포토레지스트층을 패터닝하여 메탈 투 소스/드레인 플러그들을 노출시키는 개구들을 생성하는 것을 포함한다. 개구들은 대응하는 메탈 투 소스/드레인 플러그들과 전기적으로 결합된 금속 콘택트들로 채워진다. 아일랜드 패터닝 기술에서, 금속 콘택트들은 적어도 최소 거리(예컨대, 적어도 19나노미터(㎚))만큼 분리된다. 하지만, 일부 반도체 설계들은 금속 콘택트들이 아일랜드 패터닝 기술에 의해 제공되는 최소 거리미만만큼 분리될 것을 나타낼 수 있다. 게다가, 아일랜드 패터닝 기술은 소스/드레인과 대응 메탈 투 소스/드레인 플러그들 간에 작은 계면을 초래시킬 수 있는데, 이는 대응하는 메탈 투 소스/드레인 플러그들의 원치않는 저항의 증가를 야기시킬 수 있다.
본 명세서에서 설명된 일부 구현들에 따르면, 반도체 디바이스(예컨대, finFET)를 제조하기 위한 제1 방법은 반도체 디바이스에서의 메탈 투 소스/드레인 플러그들을 위한 갭 패터닝에 기초한다. 예를 들어, 제1 방법은, 제1 소스/드레인 플러그 및 제2 소스/드레인 플러그 상에 형성된 제1 유전체층의 최상부 상에 마스크층을 형성하는 단계와, 제1 소스/드레인 플러그 및 제2 소스/드레인 플러그의 일부분들을 노출시키는 개구를 마스크층과 제1 유전체층 내에 생성하는 단계를 포함할 수 있다. 제1 방법은, 제1 소스/드레인 플러그 및 제2 소스/드레인 플러그의 노출된 부분들을 덮는 금속층으로 개구를 채우는 단계와, 제1 금속 콘택트와 제2 금속 콘택트를 생성하기 위해 금속층 내에 갭을 형성하는 단계를 포함할 수 있다. 제1 금속 콘택트는 제1 소스/드레인 플러그에 전기적으로 결합될 수 있고, 제2 금속 콘택트는 제2 소스/드레인 플러그에 전기적으로 결합될 수 있다. 갭은 제1 금속 콘택트를 제2 금속 콘택트로부터 19나노미터 미만만큼 분리시킬 수 있다. 제1 방법은 제1 유전체층을 위해 사용되는 물질로 갭을 채우는 단계를 포함할 수 있다.
본 명세서에서 설명된 일부 구현들에 따르면, 반도체 디바이스(예컨대, finFET)를 제조하기 위한 제2 방법은 반도체 디바이스에서의 메탈 투 소스/드레인 플러그들을 위한 갭 패터닝에 기초한다. 예를 들어, 제2 방법은, 제1 소스/드레인 플러그 및 제2 소스/드레인 플러그 상에 형성된 제1 유전체층의 최상부 상에 마스크층을 형성하는 단계와, 제1 소스/드레인 플러그 및 제2 소스/드레인 플러그의 일부분들을 노출시키는 개구를 마스크층과 제1 유전체층 내에 생성하는 단계를 포함할 수 있다. 제2 방법은, 제1 소스/드레인 플러그 및 제2 소스/드레인 플러그의 노출된 부분들을 덮는 희생층으로 개구를 채우는 단계와, 상기 희생층 내에 갭을 형성하는 단계를 포함할 수 있다. 제2 방법은, 스페이서를 형성하도록 제1 유전체층을 위해 사용되는 물질로 갭을 채우는 단계와, 희생층을 제거하여 제1 소스/드레인 플러그의 일부분을 노출시키는 제1 개구 및 제2 소스/드레인 플러그의 일부분을 노출시키는 제2 개구를 생성하는 단계를 포함할 수 있다. 제2 방법은, 제1 금속 콘택트를 형성하기 위해 금속으로 제1 개구를 채우는 단계와, 제2 금속 콘택트를 형성하기 위해 금속으로 제2 개구를 채우는 단계를 포함할 수 있다. 제1 금속 콘택트는 제1 소스/드레인 플러그에 전기적으로 결합될 수 있고, 제2 금속 콘택트는 제2 소스/드레인 플러그에 전기적으로 결합될 수 있다. 스페이서는 제1 금속 콘택트를 제2 금속 콘택트로부터 19나노미터 미만만큼 분리시킬 수 있다.
이러한 방식으로, 반도체 디바이스를 제조하기 위한 제1 및 제2 방법들은 반도체 디바이스에서의 메탈 투 소스/드레인 플러그들을 위한 갭 패터닝에 기초할 수 있다. 제1 및 제2 방법들은 반도체 디바이스의 대응하는 메탈 투 소스/드레인 플러그들에 전기적으로 결합된 금속 콘택트들이 아일랜드 패터닝 기술에 의해 제공되는 최소 거리미만(예컨대, 19㎚ 미만)만큼 분리되게 해줄 수 있다. 따라서, 제1 및 제2 방법들은 금속 콘택트들이 특정 거리(예컨대, 19㎚) 미만만큼 분리될 것이라는 것을 나타내는 반도체 설계를 위해 이용될 수 있다. 또한, 제1 및 제2 방법들은 (예컨대, 아일랜드 패터닝 기술에 비해) 소스/드레인과 대응 메탈 투 소스/드레인 플러그들 간에 계면을 더 많이 제공하는데, 이는 (예컨대, 아일랜드 패터닝 기술에 비해) 대응 메탈 투 소스/드레인 플러그들의 저항을 감소시킨다.
도 1은 본 명세서에서 설명된 반도체 처리 툴들의 예시적인 구현(100)의 다이어그램이다. 도시된 바와 같이, 툴 구성은 하나 이상의 성막(depo) 툴, 하나 이상의 포토레지스트(photo) 툴, 하나 이상의 에칭 툴, 하나 이상의 금속 툴, 하나 이상의 화학적 기계적 폴리싱(chemical-mechanical polishing; CMP) 툴 등을 포함할 수 있다. 반도체 디바이스들은 핸들러 디바이스(예컨대, 로보틱 암, 다중 로보틱 아암 등)를 통해 상술된 툴들 중 하나 이상에 제공될 수 있다. 도 1은 동일한 툴 구성에서의 상이한 모듈들(예컨대, 성막, 포토리소그래피, 에칭 등)을 도시하지만, 상이한 모듈들은 상이한 툴 구성들에서 제공될 수 있다. 도 1은 공정 시퀀스들을 설명하기 위해 제공된 것이다. 일부 구현들에서, 툴 구성은 도 2a 내지 도 4와 관련하여 아래에서 설명되는 반도체 디바이스를 생산하는 데에 이용된다.
성막 툴은 반도체 디바이스 상에, 절연층, 유전체층, 마스크층, 금속층 등과 같은 물질들을 성막하는 툴을 포함할 수 있다. 성막은 물질을 반도체 디바이스 상에 성장시키거나, 코팅하거나, 또는 그렇지 않고 전사시키는 임의의 공정이다. 성막 툴은 물리적 기상 증착(physical vapor deposition; PVD), 화학적 기상 증착(chemical vapor deposition; CVD), 원자층 증착(atomic layer deposition; ALD), 분자 빔 에피택시(molecular beam epitaxy; MBE), 전기화학 증착(electrochemical deposition; ECD) 등에 의해 반도체 디바이스 상에 얇은 물질막을 형성하는 툴을 포함할 수 있다. 일부 구현들에서, 성막은 반도체 디바이스 상에서의 층들의 성막을 가능하게 해주는 챔버를 포함한다. 챔버는 반도체 디바이스 상에 성막되는 물질에 따라, 특정 온도에서 유지되고, 특정 유량으로 제공되고, 특정 압력에서 유지되는 등의 가스(예컨대, 아르곤 가스)로 채워질 수 있다.
포토레지스트 툴은 반도체 디바이스에 도포된 포토레지스트층(예컨대, 포토레지스트 마스크)에 기초하여 반도체 디바이스로부터 물질들을 제거하거나 또는 반도체 디바이스에 물질들을 제공하는 툴을 포함할 수 있다. 포토레지스트는 반도체 디바이스의 표면 상에 패터닝된 코팅을 형성하기 위해 여러 공정들(예컨대, 포토리소그래피, 사진제판 등)에서 사용되는 감광성 물질이다. 포토레지스트 툴은 감광성 유기 물질로 반도체 디바이스를 코팅할 수 있고, 광을 차단시키기 위해 반도체 디바이스에 패터닝된 마스크를 도포할 수 있어서, 감광성 유기 물질의 마스킹되지 않은 영역들만이 광에 노출될 것이다. 포토레지스트 툴 또는 다른 툴(예컨대, 에칭 툴)은 반도체 디바이스에 현상제라고 불리우는 용제를 도포할 수 있다. 포지티브(positive) 포토레지스트의 경우, 감광성 유기 물질은 광에 의해 열화되고, 현상제는 광에 노출된 영역들을 용해시켜서, 마스크가 배치된 곳에서는 코팅이 남겨진다. 네거티브(negative) 포토레지스트의 경우, 감광성 유기 물질은 광에 의해 강화(예컨대, 중합화 또는 가교화)되고, 현상제는 광에 노출되지 않은 영역들만을 용해시켜서, 마스크가 배치되지 않은 곳의 영역들에서는 코팅이 남겨진다.
에칭 툴은 반도체 디바이스의 표면으로부터 물질들을 제거하는 툴을 포함할 수 있다. 일부 구현들에서, 반도체 디바이스의 일부분은 에칭에 저항하는 마스킹 물질에 의해 에천트로부터 보호된다. 예를 들어, 마스킹 물질은 포토리소그래피를 사용하여 패터닝되는 포토레지스트를 포함할 수 있다. 에칭 툴은 반도체 디바이스에 대해 습식 에칭 공정 또는 건식(예컨대, 플라즈마) 에칭 공정을 수행할 수 있다. 습식 에칭 공정에서, 반도체 디바이스는 공정 제어를 달성하기 위해 교반될 수 있는 액상(예를 들어, 습식) 에천트의 배치(batch) 내에 침지(immerse)될 수 있다. 예를 들어, 완충된 불화수소산(buffered hydrofluoric acid; BHF)이 실리콘 기판 위의 실리콘 이산화물을 에칭하는 데에 사용될 수 있다. 플라즈마 에칭 공정은 플라즈마의 파라미터들의 조정에 기초하여 여러 모드들에서 동작할 수 있다. 예를 들어, 플라즈마 에칭 공정은 대략 0.01Torr 내지 대략 5Torr의 범위의 압력에서 동작할 수 있다. 플라즈마는, 중성으로 하전되어 있고 반도체 디바이스의 표면에서 반응을 일으키는 에너제틱 자유 라티칼(energetic free radical)을 생산한다. 플라즈마 에칭은 등방성(예컨대, 하방 에칭 레이트와 대략 동일하게 패터닝된 표면 상에서 횡측 언더컷 레이트를 나타냄) 또는 이방성(하방 에칭 레이트보다 더 작은 횡측 언더컷 레이트를 나타냄)일 수 있다. 플라즈마를 위한 소스 가스는 염소 또는 불소가 풍부한 소분자들을 포함할 수 있다. 예를 들어, 사불화 탄소는 실리콘을 에칭하는 데에 이용될 수 있고, 염소는 알루미늄을 에칭하는 데에 이용될 수 있고, 트리플루오로 메탄은 실리콘 이산화물 및 실리콘 질화물 등을 에칭하는 데에 사용될 수 있다. 플라즈마는 또한 포토레지스트를 산화시키고 포토레지스트의 제거를 촉진시키는 데에 사용되는 산소를 포함할 수 있다.
금속 툴은 반도체 디바이스 상에서 금속층들을 형성하는 툴을 포함할 수 있다. 일부 구현들에서, 금속 툴은 반도체 디바이스 상에서의 금속층들의 성막을 가능하게 해주는 챔버를 포함한다. 챔버는 특정 온도(예컨대, 510℃, 530℃ 등)에서 유지되고 특정 유량(예컨대, 20, 25, 30 sccm(standard cubic centimeters per minute) 등)으로 제공되는 가스(예컨대, 아르곤 가스)로 채워질 수 있다. 일부 구현들에서, 금속 툴은 히터 컴포넌트, 타겟 컴포넌트, 및 금속 툴의 챔버 내에서 제공되는 마그네트론을 포함할 수 있다. 히터 컴포넌트는 반도체 디바이스를 지지하도록 크기조정되고 형상화된 지지 패드를 포함할 수 있다. 지지 패드는 반도체 디바이스가 지지 패드와 접촉한 것에 기초하여 반도체 디바이스로 전달되는 열을 발생시키는 하나 이상의 가열 엘리먼트를 포함할 수 있다. 타겟 컴포넌트는 박막 성막으로서 알려진 기술을 통해, 반도체 디바이스 상에 금속층들을 생성하는 데에 사용되는 물질을 포함할 수 있다. 예를 들어, 타겟 컴포넌트는 알루미늄 물질, 구리 물질, 알루미늄 구리 물질 등을 포함할 수 있다. 마그네트론은 마그네트론이 회전될 때 자기장을 발생시키는 다중 자기 열(multiple magnetic column)들을 포함할 수 있다.
동작시, 마그네트론은 타겟 컴포넌트 뒤에 위치하기 때문에, 타겟 컴포넌트로부터 발생된 플라즈마는 반도체 디바이스의 타겟 표면에 감금될 수 있다. 마그네트론의 회전은 타겟 컴포넌트로부터 방출된 2차 전자들의 궤적들을 사이클로이드 경로로 재형상화하는 전자 트랩으로서 역할을 하는 폐쇄 루프 환형 경로를 형성하는 자기장을 생성할 수 있으며, 이러한 경로는 챔버 내에서 스퍼터링 가스의 이온화 확률을 증가시킨다. 불활성 가스들(예컨대, 아르곤)이 스퍼터링 가스로서 이용될 수 있는데, 그 이유는 불활성 가스들은 타겟 컴포넌트와 반응을 하지 않고 어떠한 공정 가스들과도 결합하려는 경향이 있기 때문이며, 그리고 불활성 가스들은 고분자 중량으로 인해 더 높은 스퍼터링 및 성막 레이트를 초래하기 때문이다. 플라즈마로부터 양으로 하전된 아르곤 이온들은 음으로 바이어스된 타겟 컴포넌트를 향해 가속화될 수 있으며, 그 결과 물질이 타겟 컴포넌트의 표면으로부터 반도체 디바이스 상으로 축출된다.
CMP 툴은 화학적 힘과 기계적 힘(예컨대, 화학적 에칭과 무연마 폴리싱)의 조합으로 반도체 디바이스의 표면들을 부드럽게 해주는 툴을 포함할 수 있다. CMP 툴은 (예컨대, 일반적으로 반도체 디바이스보다 더 큰 직경의) 폴리싱 패드와 리테이닝 링과 함께 연마성 및 부식성 화학 슬러리를 이용할 수 있다. 폴리싱 패드와 반도체 디바이스는 다이내믹 폴리싱 헤드에 의해 함께 압착되고 리테이닝 링에 의해 제자리에 홀딩된다. 다이내믹 폴리싱 헤드는, 반도체 디바이스를 평평하거나 평면이 되게 하기 위해, 반도체 디바이스의 물질을 제거하고 어떠한 불규칙한 토폴로지도 반반해지게 하도록 상이한 회전 축들로 회전된다.
위에서 나타낸 바와 같이, 도 1은 하나 이상의 예시로서 제공된 것일 뿐이다. 다른 예시들은 도 1과 관련하여 설명된 것과는 다를 수 있다.
도 2a 내지 도 2n은 예시적인 반도체 디바이스(예컨대, 논리 디바이스, 메모리 디바이스, finFET, MOSFET 등)를 제조하는 데에 수반되는 하나 이상의 예시적인 동작(200)의 다이어그램들이다. 도 2a에서 도시된 바와 같이, 반도체 디바이스는 다중 핀들을 갖는 기판층, 절연층, 소스/드레인 에피택셜층, 및 제1 유전체층을 포함할 수 있다. 기판층과 다중 핀들은 실리콘, 알루미늄, 구리 등과 같은, 도전성 또는 반도전성 물질을 포함할 수 있다. 절연층은 탄탈륨 질화물, 실리콘 산화물, 실리케이트 글래스, 실리콘 산탄화물 등과 같은, 기판층과 다중 핀들을 절연시키는 물질을 포함할 수 있다. 일부 구현들에서, 절연층은 기판층의 인접 핀들 간의 전류 누설을 방지하기 위해 얕은 트렌치 격리에 의해 형성된다. 소스/드레인 에피택셜층은 비아 에피택셜 성장에 의해 형성된 실리콘 게르마늄을 포함할 수 있다. 일부 구현들에서, 소스/드레인 에피택셜층은 기판층의 제1 쌍의 핀들에 전기적으로 결합된 제1 소스/드레인 플러그와, 기판층의 제2 쌍의 핀들에 전기적으로 결합된 제2 소스/드레인 플러그를 형성할 수 있다. 제1 유전체층은 제1 소스/드레인 플러그와 제2 소스/드레인 플러그를 서로로부터 그리고 반도체 디바이스의 다른 컴포넌트들로부터 전기적으로 절연시키는 물질을 포함할 수 있다. 예를 들어, 제1 유전체층은 실리콘 질화물, 실리콘 산화물, 로우 k 물질 등을 포함할 수 있다.
도 2a에서 참조번호 205에 의해 추가로 도시된 바와 같이, 마스크층이 반도체 디바이스 상에 형성될 수 있다. 예를 들어, 마스크층은 반도체 디바이스의 제1 유전체층의 최상부 상에 형성될 수 있다. 마스크층은 금속 산화물, 티타늄 질화물(TiN), 텅스텐 탄화물(WC) 등을 포함할 수 있다. 일부 구현들에서, 도 1과 관련하여 상술된, 툴 구성의 성막 툴 및/또는 금속 툴이 제1 유전체층의 최상부 상에 마스크층을 형성하는 데에 이용될 수 있다.
도 2b에서 참조번호 210에 의해 도시된 바와 같이, 제1 바닥층이 마스크층의 최상부 상에 형성될 수 있고, 제1 중간층이 제1 바닥층의 최상부 상에 형성될 수 있으며, 제1 포토레지스트층이 제1 중간층의 일부분들 상에 형성될 수 있다. 제1 바닥층은 탄소, 산소, 수소, 열경화성 폴리아렌 에테르 등과 같은, 유기 물질을 포함할 수 있다. 제1 중간층은 실리콘, 산소, 질소, 실리콘 산화물, 실리콘 함유 ARC 물질 등과 같은, 반사방지 코팅(antireflective coating; ARC) 물질을 포함할 수 있다. 제1 포토레지스트층은 포토폴리머 포토레지스트(예컨대, 메틸 메타크릴레이트), 광분해 포토레지스트(예컨대, 디아조나프타퀴논), 광가교 포토레지스트 등과 같은, 포토레지스트 물질을 포함할 수 있다. 일부 구현들에서, 포토레지스트층은, 상술한 바와 같이, 제1 소스/드레인 플러그와 제2 소스/드레인 플러그를 노출시키기 위한 개구가 형성될 수 있도록, 제1 중간층의 일부분들 상에서 패터닝된다. 일부 구현들에서, 도 1과 관련하여 상술된, 툴 구성의 포토레지스트 툴은 마스크층의 최상부 상에 제1 바닥층을 형성하고, 제1 바닥층의 최상부 상에 제1 중간층을 형성하며, 제1 중간층의 일부분들 상에 제1 포토레지스트층을 형성하는 데에 이용될 수 있다.
도 2c에서 참조번호 215에 의해 도시된 바와 같이, 제1 바닥층, 제1 중간층, 제1 포토레지스트층, 및 마스크층의 일부분이 제1 중간층의 일부분들 상에서의 제1 포토레지스트층의 형성에 기초하여 제거될 수 있다. 이러한 제거는, 도 2c에서 도시된 바와 같이, 패턴을 마스크층에 전사시키고, 마스크층의 일부분들이 제1 유전체층의 최상부 상에 남아있게 한다. 일부 구현들에서, 제1 바닥층, 제1 중간층, 제1 포토레지스트층, 및 마스크층의 일부분을 제거하기 위해, 하나 이상의 포토리소그래피 및/또는 에칭 동작이 수행될 수 있다. 예를 들어, 하나 이상의 포토리소그래피 동작이 제1 포토레지스트층 아래에 형성되어 있지 않은 제1 바닥층, 제1 중간층, 및 마스크층의 일부분들을 제거하기 위해 수행될 수 있다. 하나 이상의 에칭 동작이 반도체 디바이스로부터 제1 바닥층, 제1 중간층, 및 제1 포토레지스트층의 남아있는 부분들을 제거하기 위해 수행될 수 있다. 예를 들어, 제1 포토레지스트 패턴이 제1 마스크층에 전사된 후, 제1 중간층을 에칭하기 위해 탄소 테트라플루오라이드 가스, CF3H 가스 등을 이용하고; 제1 바닥층을 에칭하기 위해 SO2, O2 가스 등을 이용하며; 제1 마스크층을 에칭하기 위해 탄소 테트라플루오라이드 가스, C4F6 가스 등을 이용하여, 건식 에칭 동작이 수행될 수 있다. 일부 구현들에서, 도 1과 관련하여 상술된, 툴 구성의 포토레지스트 툴 및/또는 에칭 툴은 제1 중간층의 일부분들 상에서의 제1 포토레지스트층의 형성에 기초하여, 제1 바닥층, 제1 중간층, 제1 포토레지스트층, 및 마스크층의 일부분을 에칭하는 데에 이용될 수 있다.
도 2d에서 참조번호 220에 의해 도시된 바와 같이, 소스/드레인 에피택셜층(예컨대, 제1 소스/드레인 플러그와 제2 소스/드레인 플러그)을 노출시키는 개구를 형성하기 위해, 마스크층의 일부분 아래에 형성되어 있지 않은 제1 유전체층이 제거될 수 있다. 일부 구현들에서, 마스크층의 일부분 아래에 형성되어 있지 않은 제1 유전체층을 제거하고 소스/드레인 에피택셜층을 노출시키는 개구를 형성하기 위해, 하나 이상의 에칭 동작이 수행될 수 있다. 예를 들어, 마스크층의 일부분 아래에 형성되어 있지 않은 제1 유전체층을 제거하고 그리고 소스/드레인 에피택셜층(예컨대, 제1 소스/드레인 플러그와 제2 소스/드레인 플러그)을 노출시키는 개구를 형성하기 위해, 탄소 테트라플루오라이드 가스, 헥사플루오로시클로부탄 가스, 옥타플루오로시클로부탄 가스, 산소 가스 등을 이용하여 건식 에칭 동작이 수행될 수 있다. 일부 구현들에서, 제1 유전체층에 앞서 성막된 CESL(예컨대, SiN, 에칭 정지층)층이 있을 수 있다. 일부 구현들에서, 마스크층의 일부분 아래에 형성되어 있지 않은 제1 유전체층을 제거하고 소스/드레인 에피택셜층을 노출시키는 개구를 형성하기 위해, 도 1과 관련하여 상술된, 툴 구성의 에칭 툴이 이용될 수 있다.
도 2e에서 참조번호 225에 의해 도시된 바와 같이, 제1 유전체층과 마스크층 내의 개구가, 소스/드레인 에피택셜층(예컨대, 제1 소스/드레인 플러그와 제2 소스/드레인 플러그)을 덮는 제1 금속층으로 채워질 수 있다. 제1 금속층은 코발트, 텅스텐, 알루미늄, 구리 등과 같은 금속을 포함할 수 있다. 일부 구현들에서, 제1 유전체층과 마스크층 내의 개구를, 소스/드레인 에피택셜층을 덮는 제1 금속층으로 채우기 위해, 금속 성막 동작이 수행될 수 있다. 예를 들어, 제1 유전체층과 마스크층 내의 개구를, 소스/드레인 에피택셜층을 덮는 제1 금속층으로 채우기 위해, PVD, CVD, ALD, MBE, ECD 등이 수행될 수 있다. 일부 구현들에서, 제1 유전체층과 마스크층 내의 개구를, 소스/드레인 에피택셜층을 덮는 제1 금속층으로 채우기 위해, 도 1과 관련하여 상술된, 툴 구성의 성막 툴 및/또는 금속 툴이 이용될 수 있다. 일부 구현들에서, 금속 충전에 앞서 성막된 배리어층(예컨대, TaN, TiN 등)이 있을 수 있다. 일부 구현들에서, 제1 금속층은 아일랜드 패터닝 기술에 비해, 소스/드레인 에피택셜층(예컨대, 제1 소스/드레인 플러그와 제2 소스/드레인 플러그)과의 보다 나은 계면을 제공하는데, 이는 아일랜드 패터닝 기술에 비해, 제1 금속층과 소스/드레인 에피택셜층 간의 저항을 감소시킨다.
도 2f에서 참조번호 230에 의해 도시된 바와 같이, 제1 유전체층과 실질적으로 평면이 되게 하고/하거나 제1 유전체층 아래에 있도록 제1 금속층이 폴리싱되고 마스크층이 제거될 수 있다. 일부 구현들에서, 제1 유전체층과 실질적으로 평면이 되도록 제1 금속층을 폴리싱하고 마스크층을 제거하기 위해 CMP 동작이 수행될 수 있다. 일부 구현들에서, 제1 유전체층과 실질적으로 평면이 되게 하고/하거나 제1 유전체층 아래에 있도록 제1 금속층을 폴리싱하고 마스크층을 제거하기 위해, 도 1과 관련하여 상술된, 툴 구성의 CMP 툴이 이용될 수 있다.
도 2g에서 참조번호 235에 의해 도시된 바와 같이, 제2 바닥층이 제1 금속층과 제1 유전체층의 최상부 상에 형성될 수 있고, 제2 중간층이 제2 바닥층의 최상부 상에 형성될 수 있으며, 제2 포토레지스트층이 제2 중간층의 일부분들 상에 형성될 수 있다. 제2 바닥층은 탄소, 산소, 수소, 열경화성 폴리아렌 에테르 등과 같은, 유기 물질을 포함할 수 있다. 제2 중간층은 실리콘, 산소, 질소, 실리콘 산화물, 실리콘 함유 ARC 물질 등과 같은, ARC 물질을 포함할 수 있다. 제2 포토레지스트층은 포토폴리머 포토레지스트, 광분해 포토레지스트, 광가교 포토레지스트 등과 같은, 포토레지스트 물질을 포함할 수 있다. 일부 구현들에서, 제2 포토레지스트층은, 상술한 바와 같이, 제1 금속층 내에 갭이 형성될 수 있도록, 제2 중간층의 일부분들 상에서 패터닝된다. 일부 구현들에서, 도 1과 관련하여 상술된, 툴 구성의 포토레지스트 툴은 제1 금속층과 제1 유전체층의 최상부 상에 제2 바닥층을 형성하고, 제2 바닥층의 최상부 상에 제2 중간층을 형성하며, 제2 중간층의 일부분들 상에 제2 포토레지스트층을 형성하는 데에 이용될 수 있다.
도 2h에서 참조번호 240에 의해 도시된 바와 같이, 제2 바닥층, 제2 중간층, 제2 포토레지스트층이 제거될 수 있고, 제1 금속층의 일부분이 제거될 수 있고, 제1 금속층 내에 갭을 형성하도록 패턴을 전사시킬 수 있다. 예를 들어, 제1 금속층 내에 갭을 형성하기 위해 제2 포토레지스트층 아래에 형성되어 있지 않은 제1 금속층이 제거될 수 있다. 일부 구현들에서, 제2 바닥층, 제2 중간층, 제2 포토레지스트층을 에칭하고 제1 금속층 내에 갭을 형성하기 위해, 하나 이상의 포토리소그래피 및/또는 에칭 동작이 수행될 수 있다. 예를 들어, 제2 포토레지스트층 아래에 형성되어 있지 않은 제2 바닥층과 제2 중간층의 일부분들을 제거하기 위해 하나 이상의 포토리소그래피 동작이 수행될 수 있다. 반도체 디바이스로부터 제2 바닥층, 제2 중간층, 및 제2 포토레지스트층의 남아있는 부분들을 제거하기 위해 하나 이상의 에칭 동작이 수행될 수 있다.
일부 구현들에서, 제2 포토레지스트층 아래에 형성되어 있지 않은 제1 금속층을 제거하고 제1 금속층 내에 갭을 형성하기 위해, 하나 이상의 에칭 동작이 수행될 수 있다. 예를 들어, 제1 금속층이 코발트로부터 형성되는 경우, 제2 포토레지스트층 아래에 형성되어 있지 않은 제1 금속층을 제거하고 제1 금속층 내에 갭을 형성하기 위해, 염소와 수소 가스들, 염소와 산소 가스들 등을 이용하여, 건식 에칭 동작이 수행될 수 있다. 다른 예시로서, 제1 금속층이 텅스텐으로부터 형성되는 경우, 제2 포토레지스트층 아래에 형성되어 있지 않은 제1 금속층을 제거하고 제1 금속층 내에 갭을 형성하기 위해, 탄소 테트라플루오라이드 가스, 질소 트리플루오라이드 가스, 황 헥사플루오라이드 가스 등을 이용하여, 건식 에칭 동작이 수행될 수 있다. 일부 구현들에서, 도 1과 관련하여 상술된, 툴 구성의 포토레지스트 툴 및/또는 에칭 툴은 제2 바닥층, 제2 중간층, 제2 포토레지스트층, 및/또는 제1 금속층의 일부분을 에칭하여, 제1 금속층 내에 갭을 형성하는 데에 이용될 수 있다. 일부 구현들에서, 갭은, 도 2h에서 도시된 바와 같이, 제1 금속 콘택트와 제2 금속 콘택트를 생성한다. 제1 금속 콘택트는 제1 소스/드레인 플러그에 전기적으로 결합될 수 있고, 제2 금속 콘택트는 제2 소스/드레인 플러그에 전기적으로 결합될 수 있다. 일부 구현들에서, 갭은 제1 금속 콘택트를 제2 금속 콘택트로부터, 대략 8나노미터의 갭, 대략 8나노미터 내지 19나노미터 미만의 범위의 갭 등과 같이, 19나노미터 미만만큼 분리시킨다.
도 2i에서 참조번호 245에 의해 도시된 바와 같이, 제1 금속층 내의 갭은 제1 유전체층을 위해 이용되는 물질로 채워질 수 있다. 예를 들어, 갭은 실리콘 질화물, 실리콘 산화물, 로우 k 물질 등으로 채워질 수 있고, 그런 후 표면을 평탄화시키기 위해 CMP가 수행될 수 있다. 갭 내에 채워진 유전체 물질은 제1 금속 콘택트를 제2 금속 콘택트로부터 전기적으로 격리시킬 수 있다. 일부 구현들에서, 제1 금속층 내의 갭을, 제1 유전체층을 위해 이용되는 물질로 채우기 위해, 도 1과 관련하여 상술된, 툴 구성의 성막 툴이 이용될 수 있다.
도 2j에서 참조번호 250에 의해 도시된 바와 같이, 제2 유전체층이 제1 금속층(예컨대, 제1 금속 콘택트와 제2 금속 콘택트)과 제1 유전체층 상에 형성될 수 있다. 제2 유전체층은 제1 금속층과 제1 유전체층을 반도체 디바이스의 다른 컴포넌트들로부터 전기적으로 절연시키는 물질을 포함할 수 있다. 예를 들어, 제2 유전체층은 실리콘 질화물, 실리콘 산화물, 로우 k 물질 등을 포함할 수 있다. 일부 구현들에서, 도 1과 관련하여 상술된, 툴 구성의 성막 툴이 제1 금속층과 제1 유전체층 상에 제2 유전체층을 형성하는 데에 이용될 수 있다.
도 2k에서 참조번호 255에 의해 도시된 바와 같이, 제3 바닥층이 제2 유전체층의 최상부 상에 형성될 수 있고, 제3 중간층이 제3 바닥층의 최상부 상에 형성될 수 있으며, 제3 포토레지스트층이 제3 중간층의 일부분들 상에 형성될 수 있다. 제3 바닥층은 탄소, 산소, 수소, 열경화성 폴리아렌 에테르 등과 같은, 유기 물질을 포함할 수 있다. 제3 중간층은 실리콘, 산소, 질소, 실리콘 산화물, 실리콘 함유 ARC 물질 등과 같은, ARC 물질을 포함할 수 있다. 제3 포토레지스트층은 포토폴리머 포토레지스트, 광분해 포토레지스트, 광가교 포토레지스트 등과 같은, 포토레지스트 물질을 포함할 수 있다. 일부 구현들에서, 제3 포토레지스트층은, 상술한 바와 같이, 제2 유전체층 내에 비아들이 형성될 수 있도록, 제3 중간층의 일부분들 상에서 패터닝된다. 일부 구현들에서, 도 1과 관련하여 상술된, 툴 구성의 포토레지스트 툴은 제2 유전체층의 최상부 상에 제3 바닥층을 형성하고, 제3 바닥층의 최상부 상에 제3 중간층을 형성하며, 제3 중간층의 일부분들 상에 제3 포토레지스트층을 형성하는 데에 이용될 수 있다.
도 2l에서 참조번호 260에 의해 도시된 바와 같이, 제3 중간층의 일부분들 상에서의 제3 포토레지스트층의 형성에 기초하여 제2 유전체층 내에 비아들을 형성하기 위해, 제3 바닥층, 제3 중간층, 및 제3 포토레지스트층이 에칭될 수 있고, 패턴이 제2 유전체층으로 전사될 수 있으며, 제2 유전체층의 일부분들이 제거될 수 있다. 일부 구현들에서, 제3 바닥층, 제3 중간층, 제3 포토레지스트층을 제거하고 제2 유전체층 내에 비아들을 형성하기 위해, 하나 이상의 포토리소그래피 및/또는 에칭 동작이 수행될 수 있다. 예를 들어, 제3 포토레지스트층 아래에 형성되어 있지 않은 제3 바닥층과 제3 중간층의 일부분들을 제거하기 위해 하나 이상의 포토리소그래피 동작이 수행될 수 있다. 반도체 디바이스로부터 제3 바닥층, 제3 중간층, 및 제3 포토레지스트층의 남아있는 부분들을 제거하기 위해 하나 이상의 에칭 동작이 수행될 수 있다.
일부 구현들에서, 제3 포토레지스트층 아래에 형성되어 있지 않은 제2 유전체층을 제거하고 제2 유전체층 내에 비아들을 형성하기 위해, 하나 이상의 에칭 동작이 수행될 수 있다. 예를 들어, 제3 포토레지스트층 아래에 형성되어 있지 않은 제2 유전체층을 제거하고 제2 유전체층 내에 비아들을 형성하기 위해, 염소와 수소 가스들, 염소와 산소 가스들, 탄소 테트라플루오라이드 가스, 질소 트리플루오라이드 가스, 황 헥사플루오라이드 가스 등을 이용하여, 건식 에칭 동작이 수행될 수 있다. 일부 구현들에서, 도 1과 관련하여 상술된, 툴 구성의 포토레지스트 툴 및/또는 에칭 툴은 제3 바닥층, 제3 중간층, 제3 포토레지스트층을 제거하고, 제2 유전체층 내에 비아들을 형성하는 데에 이용될 수 있다.
도 2m에서 참조번호 265에 의해 도시된 바와 같이, 제2 유전체층 내의 비아들을 제2 금속층으로 채우기 위해 그리고 제2 금속층이 제1 금속층(예컨대, 제1 금속 콘택트와 제2 금속 콘택트)의 일부분들과 접촉하도록 제2 유전체층 상에 제2 금속층이 형성될 수 있다. 제2 금속층은 코발트, 텅스텐, 알루미늄, 구리 등과 같은 금속을 포함할 수 있다. 일부 구현들에서, 제2 유전체층 상에 제2 금속층을 형성하고 제2 유전체층 내의 비아들을 제2 금속층으로 채우기 위해 금속 성막 동작이 수행될 수 있다. 예를 들어, 제2 유전체층 상에 제2 금속층을 형성하고 제2 유전체층 내의 비아들을 제2 금속층으로 채우기 위해 PVD, CVD, ALD, MBE, ECD 등이 수행될 수 있다. 일부 구현들에서, 도 1과 관련하여 상술된, 툴 구성의 성막 툴 및/또는 금속 툴은 제2 유전체층 상에 제2 금속층을 형성하고 제2 유전체층 내의 비아들을 제2 금속층으로 채우는 데에 이용될 수 있다.
도 2n에서 참조번호 270에 의해 도시된 바와 같이, 제2 금속층이 제2 유전체층과 실질적으로 평면이 되도록 폴리싱될 수 있다. 일부 구현들에서, 제2 유전체층과 실질적으로 평면이 되도록 제2 금속층을 폴리싱하기 위해 CMP 동작이 수행될 수 있다. 일부 구현들에서, 제2 유전체층과 실질적으로 평면이 되도록 제2 금속층을 폴리싱하기 위해, 도 1과 관련하여 상술된, 툴 구성의 CMP 툴이 이용될 수 있다. 도 2n에서 추가로 도시된 바와 같이, 제2 유전체층의 비아들 내에 형성된 제2 금속층은 제3 금속 콘택트와 제4 금속 콘택트를 형성할 수 있다. 일부 구현들에서, 제3 금속 콘택트는 제1 금속 콘택트와 전기적으로 결합되고, 제4 금속 콘택트는 제2 금속 콘택트와 전기적으로 결합된다.
이러한 방식으로, 도 2a 내지 도 2n과 관련하여 설명된, 반도체 디바이스를 제조하기 위한 방법은, 반도체 디바이스의 대응하는 메탈 투 소스/드레인 플러그들에 전기적으로 결합된 금속 콘택트들이 대략 8나노미터 내지 19나노미터 미만의 범위 등과 같이, 19나노미터 미만만큼 분리되게 해준다. 따라서, 본 방법은 금속 콘택트들이 19나노미터 미만만큼 분리될 것이라는 것을 나타내는 반도체 설계를 위해 이용될 수 있다. 또한, 본 방법은 (예컨대, 아일랜드 패터닝 기술에 비해) 소스/드레인과 대응 메탈 투 소스/드레인 플러그들 간에 계면을 보다 많이 제공하는데, 이는 (예컨대, 아일랜드 패터닝 기술에 비해) 대응하는 메탈 투 소스/드레인 플러그들의 저항을 감소시킨다.
위에서 나타낸 바와 같이, 도 2a 내지 도 2n은 하나 이상의 예시로서 제공된 것일 뿐이다. 다른 예시들은 도 2a 내지 도 2n과 관련하여 설명된 것과는 다를 수 있다.
도 3a 내지 도 3p는 예시적인 반도체 디바이스(예컨대, 논리 디바이스, 메모리 디바이스, finFET, MOSFET 등)를 제조하는 데에 수반되는 하나 이상의 예시적인 동작(300)의 다이어그램들이다. 도 3a에서 도시된 바와 같이, 반도체 디바이스는 다중 핀들을 갖는 기판층, 절연층, 소스/드레인 에피택셜층, 및 제1 유전체층을 포함할 수 있다. 도 3a의 기판층, 다중 핀들, 절연층, 소스/드레인 에피택셜층(예컨대, 제1 소스/드레인 플러그와 제2 소스/드레인 플러그), 및 제1 유전체층은 도 2a와 관련하여 상술된 피처들을 포함할 수 있다.
도 3a에서 참조번호 305에 의해 추가로 도시된 바와 같이, 마스크층이 반도체 디바이스 상에 형성될 수 있다. 예를 들어, 마스크층은 반도체 디바이스의 제1 유전체층의 최상부 상에 형성될 수 있다. 마스크층은 금속 산화물, 티타늄 질화물, 텅스텐 탄화물 등을 포함할 수 있다. 일부 구현들에서, 도 1과 관련하여 상술된, 툴 구성의 성막 툴 및/또는 금속 툴이 제1 유전체층의 최상부 상에 마스크층을 형성하는 데에 이용될 수 있다.
도 3b에서 참조번호 310에 의해 도시된 바와 같이, 제1 바닥층이 마스크층의 최상부 상에 형성될 수 있고, 제1 중간층이 제1 바닥층의 최상부 상에 형성될 수 있으며, 제1 포토레지스트층이 제1 중간층의 일부분들 상에 형성될 수 있다. 제1 바닥층은 탄소, 산소, 수소, 열경화성 폴리아렌 에테르 등과 같은, 유기 물질을 포함할 수 있다. 제1 중간층은 실리콘, 산소, 질소, 실리콘 산화물, 실리콘 함유 ARC 물질 등과 같은, ARC 물질을 포함할 수 있다. 제1 포토레지스트층은 포토폴리머 포토레지스트, 광분해 포토레지스트, 광가교 포토레지스트 등과 같은, 포토레지스트 물질을 포함할 수 있다. 일부 구현들에서, 포토레지스트층은, 상술한 바와 같이, 제1 소스/드레인 플러그와 제2 소스/드레인 플러그를 노출시키기 위한 개구가 형성될 수 있도록, 제1 중간층의 일부분들 상에서 패터닝된다. 일부 구현들에서, 도 1과 관련하여 상술된, 툴 구성의 포토레지스트 툴은 마스크층의 최상부 상에 제1 바닥층을 형성하고, 제1 바닥층의 최상부 상에 제1 중간층을 형성하며, 제1 중간층의 일부분들 상에 제1 포토레지스트층을 형성하는 데에 이용될 수 있다.
도 3c에서 참조번호 315에 의해 도시된 바와 같이, 제1 바닥층, 제1 중간층, 제1 포토레지스트층, 및 마스크층의 일부분이 제1 중간층의 일부분들 상에서의 제1 포토레지스트층의 형성에 기초하여 제거될 수 있다. 이러한 제거는, 도 3c에서 도시된 바와 같이, 마스크층의 일부분들이 제1 유전체층의 최상부 상에 남아있게 할 수 있다. 일부 구현들에서, 제1 바닥층, 제1 중간층, 제1 포토레지스트층, 및 마스크층의 일부분을 제거하기 위해, 하나 이상의 포토리소그래피 및/또는 에칭 동작이 수행될 수 있다. 예를 들어, 하나 이상의 포토리소그래피 동작이 제1 포토레지스트층 아래에 형성되어 있지 않은 제1 바닥층, 제1 중간층, 및 마스크층의 일부분들을 제거하기 위해 수행될 수 있다. 하나 이상의 에칭 동작이 반도체 디바이스로부터 제1 바닥층, 제1 중간층, 및 제1 포토레지스트층의 남아있는 부분들을 제거하기 위해 수행될 수 있다. 예를 들어, 제1 포토레지스트 패턴이 제1 마스크층에 전사된 후, 제1 중간층을 에칭하기 위해 탄소 테트라플루오라이드 가스, CF3H 가스 등을 이용하고; 제1 바닥층을 에칭하기 위해 SO2, O2 가스 등을 이용하며; 제1 마스크층을 에칭하기 위해 탄소 테트라플루오라이드 가스, C4F6 가스 등을 이용하여, 건식 에칭 동작이 수행될 수 있다. 일부 구현들에서, 도 1과 관련하여 상술된, 툴 구성의 포토레지스트 툴 및/또는 에칭 툴은 제1 중간층의 일부분들 상에서의 제1 포토레지스트층의 형성에 기초하여, 제1 바닥층, 제1 중간층, 제1 포토레지스트층, 및 마스크층의 일부분을 제거하는 데에 이용될 수 있다.
도 3d에서 참조번호 320에 의해 도시된 바와 같이, 소스/드레인 에피택셜층(예컨대, 제1 소스/드레인 플러그와 제2 소스/드레인 플러그)을 노출시키는 개구를 형성하기 위해, 마스크층의 일부분 아래에 형성되어 있지 않은 제1 유전체층이 제거될 수 있다. 일부 구현들에서, 마스크층의 일부분 아래에 형성되어 있지 않은 제1 유전체층을 제거하고 소스/드레인 에피택셜층을 노출시키는 개구를 형성하기 위해, 하나 이상의 에칭 동작이 수행될 수 있다. 예를 들어, 마스크층의 일부분 아래에 형성되어 있지 않은 제1 유전체층을 제거하고 그리고 소스/드레인 에피택셜층을 노출시키는 개구를 형성하기 위해, 탄소 테트라플루오라이드 가스, 헥사플루오로시클로부탄 가스, 옥타플루오로시클로부탄 가스, 산소 가스 등을 이용하여 건식 에칭 동작이 수행될 수 있다. 일부 구현들에서, 마스크층의 일부분 아래에 형성되어 있지 않은 제1 유전체층을 제거하고 소스/드레인 에피택셜층을 노출시키는 개구를 형성하기 위해, 도 1과 관련하여 상술된, 툴 구성의 에칭 툴이 이용될 수 있다.
도 3e에서 참조번호 325에 의해 도시된 바와 같이, 제1 유전체층과 마스크층 내의 개구가, 소스/드레인 에피택셜층(예컨대, 제1 소스/드레인 플러그와 제2 소스/드레인 플러그)을 덮는 희생층으로 채워질 수 있다. 희생층은 실리콘, 실리콘 질화물, 하프늄 산화물 등과 같은, 반도체 디바이스로부터 나중에 제거되는 물질을 포함할 수 있다. 일부 구현들에서, 제1 유전체층과 마스크층 내의 개구를, 소스/드레인 에피택셜층을 덮는 희생층으로 채우기 위해, 성막 동작이 수행될 수 있다. 예를 들어, 제1 유전체층과 마스크층 내의 개구를, 소스/드레인 에피택셜층을 덮는 희생층으로 채우기 위해, PVD, CVD, ALD, MBE, ECD 등이 수행될 수 있다. 일부 구현들에서, 제1 유전체층과 마스크층 내의 개구를, 소스/드레인 에피택셜층을 덮는 희생층으로 채우기 위해, 도 1과 관련하여 상술된, 툴 구성의 성막 툴이 이용될 수 있다. 희생층과 제1 유전체층을 위해 실리콘이 이용되는 경우, 개구 내에서의 희생층의 성막 이전에 개구의 벽들과 바닥 상에 (예컨대, 실리콘 이외의 다른) 라이너층이 형성될 수 있다.
도 3f에서 참조번호 330에 의해 도시된 바와 같이, 제1 유전체층과 실질적으로 평면이 되도록 희생층이 폴리싱되고 마스크층이 제거될 수 있다. 일부 구현들에서, 제1 유전체층과 실질적으로 평면이 되도록 희생층을 폴리싱하고 마스크층을 제거하기 위해 CMP 동작이 수행될 수 있다. 일부 구현들에서, 제1 유전체층과 실질적으로 평면이 되도록 희생층을 폴리싱하고 마스크층을 제거하기 위해, 도 1과 관련하여 상술된, 툴 구성의 CMP 툴이 이용될 수 있다.
도 3g에서 참조번호 335에 의해 도시된 바와 같이, 제2 바닥층이 희생층과 제1 유전체층의 최상부 상에 형성될 수 있고, 제2 중간층이 제2 바닥층의 최상부 상에 형성될 수 있으며, 제2 포토레지스트층이 제2 중간층의 일부분들 상에 형성될 수 있다. 제2 바닥층은 탄소, 산소, 수소, 열경화성 폴리아렌 에테르 등과 같은, 유기 물질을 포함할 수 있다. 제2 중간층은 실리콘, 산소, 질소, 실리콘 산화물, 실리콘 함유 ARC 물질 등과 같은, ARC 물질을 포함할 수 있다. 제2 포토레지스트층은 포토폴리머 포토레지스트, 광분해 포토레지스트, 광가교 포토레지스트 등과 같은, 포토레지스트 물질을 포함할 수 있다. 일부 구현들에서, 제2 포토레지스트층은, 상술한 바와 같이, 희생층 내에 갭이 형성될 수 있도록, 제2 중간층의 일부분들 상에서 패터닝된다. 일부 구현들에서, 도 1과 관련하여 상술된, 툴 구성의 포토레지스트 툴은 희생층과 제1 유전체층의 최상부 상에 제2 바닥층을 형성하고, 제2 바닥층의 최상부 상에 제2 중간층을 형성하며, 제2 중간층의 일부분들 상에 제2 포토레지스트층을 형성하는 데에 이용될 수 있다.
도 3h에서 참조번호 340에 의해 도시된 바와 같이, 제2 바닥층, 제2 중간층, 및 제3 포토레지스트층이 제거될 수 있고, 희생층의 일부분이 제거되어, 희생층 내에 갭이 형성된다. 예를 들어, 희생층 내에 갭을 형성하기 위해 제2 포토레지스트층 아래에 형성되어 있지 않은 희생층이 제거될 수 있다. 일부 구현들에서, 제2 바닥층, 제2 중간층, 및 제2 포토레지스트층을 제거하고 희생층 내에 갭을 형성하기 위해, 하나 이상의 포토리소그래피 및/또는 에칭 동작이 수행될 수 있다. 예를 들어, 제2 포토레지스트층 아래에 형성되어 있지 않은 제2 바닥층과 제2 중간층의 일부분들을 제거하기 위해 하나 이상의 포토리소그래피 동작이 수행될 수 있다. 반도체 디바이스로부터 제2 바닥층, 제2 중간층, 및 제2 포토레지스트층의 남아있는 부분들을 제거하기 위해 하나 이상의 에칭 동작이 수행될 수 있다.
일부 구현들에서, 제2 포토레지스트층 아래에 형성되어 있지 않은 희생층을 제거하고 희생층 내에 갭을 형성하기 위해, 하나 이상의 에칭 동작이 수행될 수 있다. 예를 들어, 제2 포토레지스트층 아래에 형성되어 있지 않은 희생층을 제거하고 희생층 내에 갭을 형성하기 위해, 하나 이상의 에칭 동작이 수행될 수 있다. 일부 구현들에서, 도 1과 관련하여 상술된, 툴 구성의 포토레지스트 툴 및/또는 에칭 툴은 제2 바닥층, 제2 중간층, 제2 포토레지스트층을 제거하고, 희생층 내에 갭을 형성하는 데에 이용될 수 있다. 일부 구현들에서, 갭은, 후술되는 바와 같이, 제1 금속 콘택트와 제2 금속 콘택트를 위한 스페이서를 생성한다.
도 3i에서 참조번호 345에 의해 도시된 바와 같이, 희생층 내의 갭은 제1 유전체층을 위해 이용되는 물질로 채워질 수 있다. 예를 들어, 갭은 실리콘 질화물, 실리콘 산화물 등으로 채워질 수 있다. 갭 내에 채워진 유전체 물질은 후술되는 바와 같이, 제1 금속 콘택트를 제2 금속 콘택트로부터 전기적으로 격리시키는 스페이서를 생성할 수 있다. 일부 구현들에서, 희생층 내의 갭을, 제1 유전체층을 위해 이용되는 물질로 채우기 위해, 도 1과 관련하여 상술된, 툴 구성의 성막 툴이 이용될 수 있다.
도 3j에서 참조번호 350에 의해 도시된 바와 같이, 소스/드레인 에피택셜층을 노출시키는 개구들을 제1 유전체층 내에 형성하기 위해 희생층이 제거될 수 있다. 일부 구현들에서, 희생층을 제거하고 제1 유전체층 내에 개구들을 형성하기 위해, 하나 이상의 에칭 동작이 수행될 수 있다. 예를 들어, 희생층이 실리콘으로부터 형성되는 경우, 희생층을 제거하고 제1 유전체층 내에 개구들을 형성하기 위해, 수산화 암모늄을 이용하여, 습식 에칭 동작이 수행될 수 있다. 다른 예시에서, 희생층이 실리콘 질화물로부터 형성되는 경우, 희생층을 제거하고 제1 유전체층 내에 개구들을 형성하기 위해, 인산을 이용하여, 습식 에칭 동작이 수행될 수 있다. 일부 구현들에서, 희생층을 제거하고 제1 유전체층 내에 개구들을 형성하기 위해, 도 1과 관련하여 상술된, 툴 구성의 에칭 툴이 이용될 수 있다.
도 3k에서 참조번호 355에 의해 도시된 바와 같이, 제1 유전체층 내의 개구들은 제1 금속층으로 채워질 수 있다. 제1 금속층은 코발트, 텅스텐, 알루미늄, 구리 등과 같은 금속을 포함할 수 있다. 일부 구현들에서, 제1 유전체층 내의 개구들을, 소스/드레인 에피택셜층을 덮는 제1 금속층으로 채우기 위해, 금속 성막 동작이 수행될 수 있다. 예를 들어, 제1 유전체층 내의 개구들을, 소스/드레인 에피택셜층을 덮는 제1 금속층으로 채우기 위해, PVD, CVD, ALD, MBE, ECD 등이 수행될 수 있다. 일부 구현들에서, 제1 유전체층 내의 개구들을, 소스/드레인 에피택셜층을 덮는 제1 금속층으로 채우기 위해, 도 1과 관련하여 상술된, 툴 구성의 성막 툴 및/또는 금속 툴이 이용될 수 있다. 도 3k에서 추가로 도시된 바와 같이, 제1 유전체 물질층을 갖는 스페이서는 제1 금속층을 제1 금속 콘택트와 제2 금속 콘택트로 분할시킬 수 있다. 제1 금속 콘택트는 제1 소스/드레인 플러그에 전기적으로 결합될 수 있고, 제2 금속 콘택트는 제2 소스/드레인 플러그에 전기적으로 결합될 수 있다. 일부 구현들에서, 스페이서는 제1 금속 콘택트를 제2 금속 콘택트로부터 19나노미터 미만만큼 분리시킨다. 일부 구현들에서, 제1 금속층은 아일랜드 패터닝 기술에 비해, 소스/드레인 에피택셜층(예컨대, 제1 소스/드레인 플러그와 제2 소스/드레인 플러그)과의 계면을 보다 많이 제공하는데, 이는 아일랜드 패터닝 기술에 비해, 제1 금속층과 소스/드레인 에피택셜층 간의 저항을 감소시킨다.
제1 금속층이 제1 유전체층과 실질적으로 평면이 되도록 폴리싱될 수 있다. 일부 구현들에서, 제1 유전체층과 실질적으로 평면이 되도록 제1 금속층을 폴리싱하기 위해 CMP 동작이 수행될 수 있다. 일부 구현들에서, 제1 유전체층과 실질적으로 평면이 되도록 제1 금속층을 폴리싱하고 제1 금속 콘택트와 제2 금속 콘택트를 형성하기 위해, 도 1과 관련하여 상술된, 툴 구성의 CMP 툴이 이용될 수 있다.
도 3l에서 참조번호 360에 의해 도시된 바와 같이, 제2 유전체층이 제1 금속층(예컨대, 제1 금속 콘택트와 제2 금속 콘택트)과 제1 유전체층 상에 형성될 수 있다. 제2 유전체층은 제1 금속층과 제1 유전체층을 반도체 디바이스의 다른 컴포넌트들로부터 전기적으로 절연시키는 물질을 포함할 수 있다. 예를 들어, 제2 유전체층은 실리콘 질화물, 실리콘 산화물 등을 포함할 수 있다. 일부 구현들에서, 도 1과 관련하여 상술된, 툴 구성의 성막 툴이 제1 금속층과 제1 유전체층 상에 제2 유전체층을 형성하는 데에 이용될 수 있다.
도 3m에서 참조번호 365에 의해 도시된 바와 같이, 제3 바닥층이 제2 유전체층의 최상부 상에 형성될 수 있고, 제3 중간층이 제3 바닥층의 최상부 상에 형성될 수 있으며, 제3 포토레지스트층이 제3 중간층의 일부분들 상에 형성될 수 있다. 제3 바닥층은 탄소, 산소, 수소, 열경화성 폴리아렌 에테르 등과 같은, 유기 물질을 포함할 수 있다. 제3 중간층은 실리콘, 산소, 질소, 실리콘 산화물, 실리콘 함유 ARC 물질 등과 같은, ARC 물질을 포함할 수 있다. 제3 포토레지스트층은 포토폴리머 포토레지스트, 광분해 포토레지스트, 광가교 포토레지스트 등과 같은, 포토레지스트 물질을 포함할 수 있다. 일부 구현들에서, 제3 포토레지스트층은, 상술한 바와 같이, 제2 유전체층 내에 비아들이 형성될 수 있도록, 제3 중간층의 일부분들 상에서 패터닝된다. 일부 구현들에서, 도 1과 관련하여 상술된, 툴 구성의 포토레지스트 툴은 제2 유전체층의 최상부 상에 제3 바닥층을 형성하고, 제3 바닥층의 최상부 상에 제3 중간층을 형성하며, 제3 중간층의 일부분들 상에 제3 포토레지스트층을 형성하는 데에 이용될 수 있다.
도 3n에서 참조번호 370에 의해 도시된 바와 같이, 제3 중간층의 일부분들 상에서의 제3 포토레지스트층의 형성에 기초하여 제2 유전체층 내에 비아들을 형성하기 위해, 제3 바닥층, 제3 중간층, 및 제3 포토레지스트층이 제거될 수 있고, 제2 유전체층의 일부분들이 제거될 수 있다. 일부 구현들에서, 제3 바닥층, 제3 중간층, 제3 포토레지스트층을 제거하고 제2 유전체층 내에 비아들을 형성하기 위해, 하나 이상의 포토리소그래피 및/또는 에칭 동작이 수행될 수 있다. 예를 들어, 제3 포토레지스트층 아래에 형성되어 있지 않은 제3 바닥층과 제3 중간층의 일부분들을 제거하기 위해 하나 이상의 포토리소그래피 동작이 수행될 수 있다. 반도체 디바이스로부터 제3 바닥층, 제3 중간층, 및 제3 포토레지스트층의 남아있는 부분들을 제거하기 위해 하나 이상의 에칭 동작이 수행될 수 있다.
일부 구현들에서, 제3 포토레지스트층 아래에 형성되어 있지 않은 제2 유전체층을 제거하고 제2 유전체층 내에 비아들을 형성하기 위해, 하나 이상의 에칭 동작이 수행될 수 있다. 예를 들어, 제3 포토레지스트층 아래에 형성되어 있지 않은 제2 유전체층을 제거하고 제2 유전체층 내에 비아들을 형성하기 위해, 염소와 수소 가스들, 염소와 산소 가스들, 탄소 테트라플루오라이드 가스, 질소 트리플루오라이드 가스, 황 헥사플루오라이드 가스 등을 이용하여, 건식 에칭 동작이 수행될 수 있다. 일부 구현들에서, 도 1과 관련하여 상술된, 툴 구성의 포토레지스트 툴 및/또는 에칭 툴은 제3 바닥층, 제3 중간층, 제3 포토레지스트층을 제거하고, 제2 유전체층 내에 비아들을 형성하는 데에 이용될 수 있다.
도 3o에서 참조번호 375에 의해 도시된 바와 같이, 제2 유전체층 내의 비아들을 제2 금속층으로 채우기 위해 그리고 제2 금속층이 제1 금속층(예컨대, 제1 금속 콘택트와 제2 금속 콘택트)의 일부분들과 접촉하도록 제2 유전체층 상에 제2 금속층이 형성될 수 있다. 제2 금속층은 코발트, 텅스텐, 알루미늄, 구리 등과 같은 금속을 포함할 수 있다. 일부 구현들에서, 제2 유전체층 상에 제2 금속층을 형성하고 제2 유전체층 내의 비아들을 제2 금속층으로 채우기 위해 금속 성막 동작이 수행될 수 있다. 예를 들어, 제2 유전체층 상에 제2 금속층을 형성하고 제2 유전체층 내의 비아들을 제2 금속층으로 채우기 위해 PVD, CVD, ALD, MBE, ECD 등이 수행될 수 있다. 일부 구현들에서, 도 1과 관련하여 상술된, 툴 구성의 성막 툴 및/또는 금속 툴은 제2 유전체층 상에 제2 금속층을 형성하고 제2 유전체층 내의 비아들을 제2 금속층으로 채우는 데에 이용될 수 있다.
도 3p에서 참조번호 380에 의해 도시된 바와 같이, 제2 금속층이 제2 유전체층과 실질적으로 평면이 되도록 폴리싱될 수 있다. 일부 구현들에서, 제2 유전체층과 실질적으로 평면이 되도록 제2 금속층을 폴리싱하기 위해 CMP 동작이 수행될 수 있다. 일부 구현들에서, 제2 유전체층과 실질적으로 평면이 되도록 제2 금속층을 폴리싱하기 위해, 도 1과 관련하여 상술된, 툴 구성의 CMP 툴이 이용될 수 있다. 도 3p에서 추가로 도시된 바와 같이, 제2 유전체층의 비아들 내에 형성된 제2 금속층은 제3 금속 콘택트와 제4 금속 콘택트를 형성할 수 있다. 일부 구현들에서, 제3 금속 콘택트는 제1 금속 콘택트와 전기적으로 결합되고, 제4 금속 콘택트는 제2 금속 콘택트와 전기적으로 결합된다.
이러한 방식으로, 도 3a 내지 도 3p와 관련하여 설명된, 반도체 디바이스를 제조하기 위한 방법은, 반도체 디바이스의 대응하는 메탈 투 소스/드레인 플러그들에 전기적으로 결합된 금속 콘택트들이 대략 8나노미터 내지 19나노미터 미만의 범위 등과 같이, 19나노미터 미만만큼 분리되게 해준다. 따라서, 본 방법은 금속 콘택트들이 19나노미터 미만만큼 분리될 것이라는 것을 나타내는 반도체 설계를 위해 이용될 수 있다. 또한, 본 방법은 (예컨대, 아일랜드 패터닝 기술에 비해) 금속 콘택트들과 대응 메탈 투 소스/드레인 플러그들 간의 보다 나은 계면을 제공하는데, 이는 (예컨대, 아일랜드 패터닝 기술에 비해) 금속 콘택트들과 대응 메탈 투 소스/드레인 플러그들 간의 저항을 감소시킨다.
위에서 나타낸 바와 같이, 도 3a 내지 도 3p는 하나 이상의 예시로서 제공된 것일 뿐이다. 다른 예시들은 도 3a 내지 도 3p와 관련하여 설명된 것과는 다를 수 있다.
도 4는 본 명세서에서 설명된 예시적인 반도체 디바이스(400)의 다이어그램이다. 도시된 바와 같이, 반도체 디바이스(400)는 다중 핀들을 갖는 기판층(405), 절연층(410), 소스/드레인 플러그들(415), 제1 유전체층(420), 및 금속 콘택트들(425)을 포함할 수 있다. 기판층(405), 다중 핀들, 절연층(410), 및 제1 유전체층(420)은 도 2a 내지 도 3p와 관련하여 상술된 기판층, 다중 핀들, 절연층, 및 제1 유전체층에 대응할 수 있다. 소스/드레인 플러그들(415)은 도 2a 내지 도 3p와 관련하여 상술된 제1 소스/드레인 플러그와 제2 소스/드레인 플러그에 대응할 수 있다. 금속 콘택트들(425)은 도 2a 내지 도 3p와 관련하여 상술된 제1 금속 콘택트와 제2 금속 콘택트에 대응할 수 있다. 반도체 디바이스(400)는 도 2a 내지 도 2n의 방법 또는 도 3a 내지 도 3p의 방법을 사용하여 형성될 수 있다.
도 4에서 추가로 도시된 바와 같이, 금속 콘택트들(425)은 대략 8나노미터 내지 19나노미터 미만의 범위의 거리(a)만큼 이격될 수 있다. 일부 구현들에서, 거리(a)는 대략 8나노미터일 수 있다. 일부 구현들에서, 이러한 유형의 패터닝 공정을 사용하여 19나노미터 초과의 거리(a)를 제공할 수 있다. 금속 콘택트들(425) 중 하나의 금속 콘택트의 측벽은 소스/드레인 플러그들(415) 중 대응하는 소스/드레인 플러그로부터 대략 10나노미터 내지 대략 66나노미터의 범위의 거리(b)만큼 이격될 수 있다. 일부 구현들에서, 도 4에서 도시된 바와 같이, 거리(b)는 소스/드레인 에피택셜층의 가장자리 위에 격리 물질이 있는 경우에도 10나노미터 미만일 수 있다. 금속 콘택트들(425) 중 하나의 금속 콘택트의 측벽에 기초하고 절연층(410)의 최상면에 기초하여 형성된 각도(θ)는 대략 88도 내지 대략 92도의 범위 내에 있을 수 있다. 대비되어, 아일랜드 패터닝 기술의 경우, 거리(a)는 19나노미터보다 클 수 있고, 거리(b)는 대략 10나노미터 내지 대략 50나노미터의 범위 내에 있을 수 있으며, 각도(θ)는 대략 85도 내지 대략 88도의 범위 내에 있을 수 있다. 이러한 방식으로, 반도체 디바이스(400)의 치수들은 반도체 디바이스(400)의 대응하는 소스/드레인(415)에 전기적으로 결합된 금속 콘택트들(425)이 19나노미터 미만만큼 분리될 수 있게 해준다. 따라서, 반도체 디바이스(400)는 금속 콘택트들이 19나노미터 미만만큼 분리될 것이라는 것을 나타내는 반도체 설계를 위해 이용될 수 있다. 또한, 반도체 디바이스(400)는 (예컨대, 아일랜드 패터닝 기술에 비해) 금속 콘택트들(425)과 대응 소스/드레인(415) 간의 계면을 보다 많이 제공하는데, 이는 (예컨대, 아일랜드 패터닝 기술에 비해) 금속 콘택트들(425)과 대응 소스/드레인(415) 간의 저항을 감소시킨다.
이러한 방식으로, 도 4와 관련하여 설명된, 반도체 디바이스(400)는, 반도체 디바이스(400)의 대응하는 메탈 투 소스/드레인 플러그들(415)에 전기적으로 결합된 금속 콘택트들(425)이 대략 8나노미터 내지 19나노미터 미만의 범위 등과 같이, 19나노미터 미만만큼 분리되게 해준다. 따라서, 반도체 디바이스(400)는 금속 콘택트들(425)이 19나노미터 미만만큼 분리될 것이라는 것을 나타내는 반도체 설계를 위해 이용될 수 있다. 또한, 반도체 디바이스(400)는 (예컨대, 아일랜드 패터닝 기술에 비해) 금속 콘택트들(425)과 대응 메탈 투 소스/드레인 플러그들(415) 간의 더 나은 계면을 제공하는데, 이는 (예컨대, 아일랜드 패터닝 기술에 비해) 금속 콘택트들(425)과 소스/드레인(415) 간의 저항을 감소시킨다.
도 5는 디바이스(500)의 예시적인 컴포넌트들의 다이어그램이다. 디바이스(500)는 성막 툴, 포토레지스트 툴, 에칭 툴, 금속 툴, 및/또는 CMP 툴에 대응할 수 있다. 일부 구현들에서, 성막 툴, 포토레지스트 툴, 에칭 툴, 금속 툴, 및/또는 CMP 툴은 하나 이상의 디바이스(500) 및/또는 디바이스(500)의 하나 이상의 컴포넌트를 포함할 수 있다. 도 5에서 도시된 바와 같이, 디바이스(500)는 버스(510), 프로세서(520), 메모리(530), 저장 컴포넌트(540), 입력 컴포넌트(550), 출력 컴포넌트(560), 및 통신 인터페이스(570)를 포함할 수 있다.
버스(510)는 디바이스(500)의 컴포넌트들 간의 통신을 허용하는 컴포넌트를 포함한다. 프로세서(520)는 하드웨어, 펌웨어, 또는 하드웨어와 펌웨어의 조합으로 구현된다. 프로세서(520)는 중앙 처리 장치(central processing unit; CPU), 그래픽 처리 장치(graphics processing unit; GPU), 가속 처리 장치(accelerated processing unit; APU), 마이크로프로세서, 마이크로제어기, 디지털 신호 프로세서(digital signal processor; DSP), 필드 프로그래밍가능 게이터 어레이(field-programmable gate array; FPGA), 주문형 집적 회로(application-specific integrated circuit; ASIC), 또는 다른 유형의 처리 컴포넌트이다. 일부 구현들에서, 프로세서(520)는 기능을 수행하도록 프로그래밍될 수 있는 하나 이상의 프로세서를 포함한다. 메모리(530)는 프로세서(520)에 의한 사용을 위해 정보 및/또는 명령어들을 저장하는 랜덤 액세스 메모리(random access memory; RAM), 판독 전용 메모리(read only memory; ROM), 및/또는 다른 유형의 동적 또는 정적 저장 디바이스(예컨대, 플래시 메모리, 자기 메모리, 및/또는 광학 메모리)를 포함한다.
저장 컴포넌트(540)는 디바이스(500)의 동작 및 사용과 관련된 정보 및/또는 소프트웨어를 저장한다. 예를 들어, 저장 컴포넌트(540)는 대응하는 드라이브와 함께, 하드 디스크(예컨대, 자기 디스크, 광학 디스크, 자기 광학 디스크, 및/또는 솔리드 스테이트 디스크), CD(compact disc), DVD(digital versatile disc), 플로피 디스크, 카트리지, 자기 테이프, 및/또는 다른 유형의 비일시적 컴퓨터 판독가능 매체를 포함할 수 있다.
입력 컴포넌트(550)는 사용자 입력(예컨대, 터치 스크린 디스플레이, 키보드, 키패드, 마우스, 버튼, 스위치, 및/또는 마이크로폰)을 통해서와 같이, 디바이스(500)가 정보를 수신하는 것을 허용하는 컴포넌트를 포함한다. 추가적으로, 또는 대안적으로, 입력 컴포넌트(550)는 정보를 감지하기 위한 센서(예컨대, GPS(global positioning system) 컴포넌트, 가속도계, 자이로스코프, 및/또는 액추에이터)를 포함할 수 있다. 출력 컴포넌트(560)는 디바이스(500)로부터의 출력 정보를 제공하는 컴포넌트(예컨대, 디스플레이, 스피커, 및/또는 하나 이상의 LED)를 포함한다.
통신 인터페이스(570)는 유선 연결, 무선 연결, 또는 유무선 연결들의 조합을 통해서와 같이, 디바이스(500)가 다른 디바이스들과 통신할 수 있게 해주는 트랜스시버형 컴포넌트(예컨대, 트랜스시버 및/또는 별개의 수신기 및 송신기)를 포함한다. 통신 인터페이스(570)는 디바이스(500)가 정보를 다른 디바이스로부터 수신하고/수신하거나 정보를 다른 디바이스에 제공하는 것을 허용할 수 있다. 예를 들어, 통신 인터페이스(570)는 이더넷 인터페이스, 광학 인터페이스, 동축 인터페이스, 적외선 인터페이스, RF 인터페이스, USB(universal serial bus) 인터페이스, 무선 근거리 인터페이스, 셀룰러 네트워크 인터페이스 등을 포함할 수 있다.
디바이스(500)는 본 명세서에서 설명된 하나 이상의 공정을 수행할 수 있다. 디바이스(500)는 메모리(530) 및/또는 저장 컴포넌트(540)와 같이, 비일시적 컴퓨터 판독가능 매체에 의해 저장된 소프트웨어 명령어들을 프로세서(520)가 실행하는 것에 기초하여 이들 공정들을 수행할 수 있다. 본 명세서에서 컴퓨터 판독가능 매체는 비일시적 메모리 디바이스로서 정의된다. 메모리 디바이스는 단일 물리적 저장 디바이스 내의 메모리 공간 또는 다중 물리적 저장 디바이스들에 걸쳐 분산된 메모리 공간을 포함한다.
소프트웨어 명령어들은 다른 컴퓨터 판독가능 매체로부터 또는 통신 인터페이스(570)를 통해 다른 디바이스로부터 메모리(530) 및/또는 저장 컴포넌트(540) 내로 판독될 수 있다. 실행시, 메모리(530) 및/또는 저장 컴포넌트(540) 내에 저장된 소프트웨어 명령어들은 프로세서(520)로 하여금 본 명세서에서 설명된 하나 이상의 공정을 수행하게 할 수 있다. 추가적으로, 또는 대안적으로, 본 명세서에서 설명된 하나 이상의 공정을 수행하기 위해 소프트웨어 명령어들을 대신하여 또는 소프트웨어 명령어들과의 조합으로 하드와이어드 회로부가 사용될 수 있다. 따라서, 본 명세서에서 설명된 구현들은 하드웨어 회로부와 소프트웨어의 임의의 특정 조합으로 제한되지 않는다.
도 5에서 도시된 컴포넌트들의 개수와 배열은 예시로서 제공된 것이다. 실제로, 디바이스(500)는 추가적인 컴포넌트들, 더 적은 수의 컴포넌트들, 도 5에서 도시된 것과는 상이한 컴포넌트들, 또는 상이하게 배열된 컴포넌트들을 포함할 수 있다. 추가적으로, 또는 대안적으로 디바이스(500)의 컴포넌트들의 세트(예컨대, 하나 이상의 컴포넌트)는 디바이스(500)의 다른 컴포넌트들의 세트에 의해 수행되는 것으로서 설명된 하나 이상의 기능을 수행할 수 있다.
도 6은 예시적인 반도체 디바이스에서의 메탈 투 소스/드레인 플러그들을 위한 갭 패터닝에 기초하여 예시적인 반도체 디바이스를 제조하기 위한 예시적인 공정(600)의 흐름도이다. 일부 구현들에서, 도 6의 하나 이상의 공정 블록이 툴 구성(예컨대, 도 1의 툴 구성)에 의해 수행될 수 있다. 일부 구현들에서, 도 6의 하나 이상의 공정 블록이 툴 구성으로부터 분리되거나 또는 툴 구성을 포함하는 다른 디바이스 또는 디바이스들의 그룹에 의해 수행될 수 있다.
도 6에서 도시된 바와 같이, 공정(600)은 제1 소스/드레인 및 제2 소스/드레인 상에 형성된 제1 유전체층의 최상부 상에 마스크층을 형성하는 단계(블록 610)를 포함할 수 있다. 예를 들어, 툴 구성은, 상술한 바와 같이, 제1 소스/드레인과 제2 소스/드레인 상에 형성된 제1 유전체층의 최상부 상에 마스크층을 형성할 수 있다.
도 6에서 추가로 도시된 바와 같이, 공정(600)은 제1 소스/드레인 및 제2 소스/드레인의 일부분들을 노출시키는 개구를 마스크층과 제1 유전체층 내에 생성하는 단계(블록 620)를 포함할 수 있다. 예를 들어, 툴 구성은 상술한 바와 같이, 제1 소스/드레인 및 제2 소스/드레인의 일부분들을 노출시키는 개구를 마스크층과 제1 유전체층 내에 생성할 수 있다.
도 6에서 추가로 도시된 바와 같이, 공정(600)은 제1 소스/드레인 및 제2 소스/드레인의 노출된 부분들을 덮는 금속층으로 개구를 채우는 단계(블록 630)를 포함할 수 있다. 예를 들어, 툴 구성은 상술한 바와 같이, 제1 소스/드레인 및 제2 소스/드레인의 노출된 부분들을 덮는 금속층으로 개구를 채울 수 있다.
도 6에서 추가로 도시된 바와 같이, 공정(600)은 제1 금속 콘택트와 제2 금속 콘택트를 생성하기 위해 금속층 내에 갭을 형성하는 단계를 포함할 수 있고, 제1 금속 콘택트는 제1 소스/드레인에 전기적으로 결합되고, 제2 금속 콘택트는 제2 소스/드레인에 전기적으로 결합되며, 갭은 제1 금속 콘택트를 제2 금속 콘택트로부터 19나노미터 미만만큼 분리시킨다(블록 640). 예를 들어, 툴 구성은 상술한 바와 같이, 제1 금속 콘택트와 제2 금속 콘택트를 생성하기 위해 금속층 내에 갭을 형성할 수 있다. 일부 구현들에서, 제1 금속 콘택트는 제1 소스/드레인에 전기적으로 결합되고, 제2 금속 콘택트는 제2 소스/드레인에 전기적으로 결합된다. 일부 구현들에서, 갭은 제1 금속 콘택트를 제2 금속 콘택트로부터 19나노미터 미만만큼 분리시킨다.
도 6에서 추가로 도시된 바와 같이, 공정(600)은 제1 유전체층을 위해 사용되는 물질로 갭을 채우는 단계를 포함할 수 있다(블록 650). 예를 들어, 툴 구성은 상술한 바와 같이, 제1 유전체층을 위해 사용되는 물질로(또는 다른 유형의 유전체층들을 위해 사용되는 물질들로) 갭을 채울 수 있다.
공정(600)은 아래에서 설명되고/설명되거나 본 명세서의 다른 곳에서 설명된 하나 이상의 다른 공정과 연계된 임의의 단일 구현 또는 임의의 구현들의 조합과 같이, 추가적인 구현들을 포함할 수 있다.
제1 구현에서, 공정(600)은, 제1 유전체층, 제1 금속 콘택트, 및 제2 금속 콘택트의 최상부 상에 제2 유전체층을 형성하는 단계; 제1 금속 콘택트의 일부분을 노출시키기 위해 제2 유전체층 내에 제1 비아를 생성하는 단계; 제2 금속 콘택트의 일부분을 노출시키기 위해 제2 유전체층 내에 제2 비아를 생성하는 단계; 제1 금속 콘택트에 전기적으로 결합된 제3 금속 콘택트를 생성하기 위해 제1 비아를 채우는 단계; 및 제2 금속 콘택트에 전기적으로 결합된 제4 금속 콘택트를 생성하기 위해 제2 비아를 채우는 단계를 포함한다.
제2 구현에서, 단독으로 또는 제1 구현과의 조합으로, 마스크층과 제1 유전체층 내에 개구를 생성하는 단계는 마스크층과 제1 유전체층의 일부분들 위에 포토레지스트층을 형성하는 단계, 및 포토레지스트층 아래에 형성된 마스크층과 제1 유전체층의 일부분들과는 다른, 마스크층과 제1 유전체층의 일부분들을 제거하기 위해 하나 이상의 에칭 동작을 수행하는 단계를 포함하며, 마스크층과 제1 유전체층의 제거된 부분들은 제1 소스/드레인 및 제2 소스/드레인의 일부분들을 노출시키는 개구에 대응한다.
제3 구현에서, 단독으로 또는 제1 구현과 제2 구현 중 하나 이상과의 조합으로, 공정(600)은 금속층 내에 갭을 형성하기 전에, 제1 유전체층과 실질적으로 평면이 되도록 금속층을 폴리싱하고 마스크층을 제거하는 단계를 포함한다.
제4 구현에서, 단독으로 또는 제1 구현 내지 제3 구현 중 하나 이상과의 조합으로, 금속층 내에 갭을 형성하는 단계는 갭과 연관된 금속층의 일부분에 대응하지 않는 금속층과 제1 유전체층의 부분들 위에 포토레지스트층을 형성하는 단계, 및 금속층의 일부분을 제거하기 위해 하나 이상의 에칭 동작을 수행하는 단계를 포함하며, 금속층의 제거된 부분은 금속층 내의 갭에 대응한다.
제5 구현에서, 단독으로 또는 제1 구현 내지 제4 구현 중 하나 이상과의 조합으로, 금속층 내에 갭을 형성하는 단계는, 금속층과 제1 유전체층의 최상부 상에 바닥층을 형성하는 단계; 바닥층의 최상부 상에 중간층을 형성하는 단계; 갭과 연관된 금속층의 일부분에 대응하지 않는, 금속층, 제1 유전체층, 바닥층, 및 중간층의 부분들 위에 포토레지스트층을 형성하는 단계; 및 금속층의 일부분, 전체 포토레지스트층, 전체 바닥층, 및 전체 중간층을 제거하기 위해 하나 이상의 에칭 동작을 수행하는 단계를 포함하며, 금속층의 제거된 부분은 금속층 내의 갭에 대응한다.
제6 구현에서, 단독으로 또는 제1 구현 내지 제5 구현 중 하나 이상과의 조합으로, 마스크층과 제1 유전체층 내에 개구를 생성하는 단계는, 마스크층의 최상부 상에 바닥층을 형성하는 단계; 바닥층의 최상부 상에 중간층을 형성하는 단계; 제1 유전체층, 마스크층, 바닥층, 및 중간층의 일부분들 위에 포토레지스트층을 형성하는 단계; 및 전체 포토레지스트층, 전체 바닥층, 전체 중간층, 및 포토레지스트층 아래에 형성된 마스크층과 제1 유전체층의 일부분들과는 다른, 마스크층과 제1 유전체층의 일부분들을 제거하기 위해 하나 이상의 에칭 동작을 수행하는 단계를 포함하며, 마스크층과 제1 유전체층의 제거된 부분들은 제1 소스/드레인 및 제2 소스/드레인의 일부분들을 노출시키는 개구에 대응한다.
제7 구현에서, 단독으로 또는 제1 구현 내지 제6 구현 중 하나 이상과의 조합으로, 반도체 디바이스는 핀들을 갖는 기판과 기판의 최상부 상에 형성된 절연층을 포함하며, 하나 이상의 제1 핀은 제1 소스/드레인에 전기적으로 결합되고, 하나 이상의 제2 핀은 제2 소스/드레인에 전기적으로 결합된다.
도 6은 공정(600)의 예시적인 블록들을 도시하지만, 일부 구현들에서, 공정(600)은 추가적인 블록들, 더 적은 수의 블록들, 상이한 블록들, 또는 도 6에서 도시된 것과 상이하게 배열된 블록들을 포함할 수 있다. 추가적으로, 또는 대안적으로, 공정(600)의 블록들 중 둘 이상이 병렬로 수행될 수 있다.
도 7은 예시적인 반도체 디바이스에서의 메탈 투 소스/드레인 플러그들을 위한 갭 패터닝에 기초하여 예시적인 반도체 디바이스를 제조하기 위한 예시적인 공정(700)의 흐름도이다. 일부 구현들에서, 도 7의 하나 이상의 공정 블록이 툴 구성(예컨대, 도 1의 툴 구성)에 의해 수행될 수 있다. 일부 구현들에서, 도 7의 하나 이상의 공정 블록이 툴 구성으로부터 분리되거나 또는 툴 구성을 포함하는 다른 디바이스 또는 디바이스들의 그룹에 의해 수행될 수 있다.
도 7에서 도시된 바와 같이, 공정(700)은 제1 소스/드레인 및 제2 소스/드레인 상에 형성된 제1 유전체층의 최상부 상에 마스크층을 형성하는 단계(블록 710)를 포함할 수 있다. 예를 들어, 툴 구성은, 상술한 바와 같이, 제1 소스/드레인과 제2 소스/드레인 상에 형성된 제1 유전체층의 최상부 상에 마스크층을 형성할 수 있다.
도 7에서 추가로 도시된 바와 같이, 공정(700)은 제1 소스/드레인 및 제2 소스/드레인의 일부분들을 노출시키는 개구를 마스크층과 제1 유전체층 내에 생성하는 단계(블록 720)를 포함할 수 있다. 예를 들어, 툴 구성은 상술한 바와 같이, 제1 소스/드레인 및 제2 소스/드레인의 일부분들을 노출시키는 개구를 마스크층과 제1 유전체층 내에 생성할 수 있다.
도 7에서 추가로 도시된 바와 같이, 공정(700)은 제1 소스/드레인 및 제2 소스/드레인의 노출된 부분들을 덮는 희생층으로 개구를 채우는 단계(블록 730)를 포함할 수 있다. 예를 들어, 툴 구성은 상술한 바와 같이, 제1 소스/드레인 및 제2 소스/드레인의 노출된 부분들을 덮는 희생층으로 개구를 채울 수 있다.
도 7에서 추가로 도시된 바와 같이, 공정(700)은 희생층 내에 갭을 형성하는 단계를 포함할 수 있다(블록 740). 예를 들어, 툴 구성은 상술한 바와 같이, 희생층 내에 갭을 형성할 수 있다.
도 7에서 추가로 도시된 바와 같이, 공정(700)은 스페이서를 형성하도록 제1 유전체층을 위해 사용되는 물질로 갭을 채우는 단계를 포함할 수 있다(블록 750). 예를 들어, 툴 구성은 상술한 바와 같이, 스페이서를 형성하기 위해 제1 유전체층을 위해 사용되는 물질로(또는 다른 유형의 유전체층들을 위해 사용되는 물질들로) 갭을 채울 수 있다.
도 7에서 추가로 도시된 바와 같이, 공정(700)은 희생층을 제거하여 제1 소스/드레인의 일부분을 노출시키는 제1 개구 및 제2 소스/드레인의 일부분을 노출시키는 제2 개구를 생성하는 단계(블록 760)를 포함할 수 있다. 예를 들어, 툴 구성은 상술한 바와 같이, 희생층을 제거하여 제1 소스/드레인의 일부분을 노출시키는 제1 개구 및 제2 소스/드레인의 일부분을 노출시키는 제2 개구를 생성하는 단계를 포함할 수 있다.
도 7에서 추가로 도시된 바와 같이, 공정(700)은 제1 금속 콘택트를 형성하기 위한 금속으로 제1 개구를 채우는 단계를 포함할 수 있다(블록 770). 예를 들어, 툴 구성은 상술한 바와 같이, 제1 금속 콘택트를 형성하기 위해 제1 개구를 금속으로 채울 수 있다.
도 7에서 추가로 도시된 바와 같이, 공정(700)은 제2 금속 콘택트를 형성하기 위한 금속으로 제2 개구를 채우는 단계를 포함할 수 있고, 제1 금속 콘택트는 제1 소스/드레인에 전기적으로 결합되고, 제2 금속 콘택트는 제2 소스/드레인에 전기적으로 결합되며, 스페이서는 제1 금속 콘택트를 제2 금속 콘택트로부터 19나노미터 미만만큼 분리시킨다(블록 780). 예를 들어, 툴 구성은 상술한 바와 같이, 제2 금속 콘택트를 형성하기 위해 제2 개구를 금속으로 채울 수 있다. 일부 구현들에서, 제1 금속 콘택트는 제1 소스/드레인에 전기적으로 결합되고, 제2 금속 콘택트는 제2 소스/드레인에 전기적으로 결합된다. 일부 구현들에서, 스페이서는 제1 금속 콘택트를 제2 금속 콘택트로부터 19나노미터 미만만큼 분리시킨다.
공정(700)은 아래에서 설명되고/설명되거나 본 명세서의 다른 곳에서 설명된 하나 이상의 다른 공정과 연계된 임의의 단일 구현 또는 임의의 구현들의 조합과 같이, 추가적인 구현들을 포함할 수 있다.
제1 구현에서, 공정(700)은, 제1 유전체층, 제1 금속 콘택트, 및 제2 금속 콘택트의 최상부 상에 제2 유전체층을 형성하는 단계; 제1 금속 콘택트의 일부분을 노출시키기 위해 제2 유전체층 내에 제1 비아를 생성하는 단계; 제2 금속 콘택트의 일부분을 노출시키기 위해 제2 유전체층 내에 제2 비아를 생성하는 단계; 제1 금속 콘택트에 전기적으로 결합된 제3 금속 콘택트를 형성하기 위해 제1 비아를 채우는 단계; 및 제2 금속 콘택트에 전기적으로 결합된 제4 금속 콘택트를 형성하기 위해 제2 비아를 채우는 단계를 포함한다.
제2 구현에서, 단독으로 또는 제1 구현과의 조합으로, 마스크층과 제1 유전체층 내에 개구를 생성하는 단계는, 마스크층과 제1 유전체층의 일부분들 위에 포토레지스트층을 형성하는 단계와, 포토레지스트층 아래에 형성된 마스크층과 제1 유전체층의 일부분들과는 다른, 마스크층과 제1 유전체층의 일부분들을 제거하기 위해 하나 이상의 에칭 동작을 수행하는 단계를 포함하며, 마스크층과 제1 유전체층의 제거된 부분들은 제1 소스/드레인 및 제2 소스/드레인의 일부분들을 노출시키는 개구에 대응한다.
제3 구현에서, 단독으로 또는 제1 구현과 제2 구현 중 하나 이상과의 조합으로, 공정(700)은 금속층 내에 갭을 형성하기 전에, 제1 유전체층과 실질적으로 평면이 되도록 희생층을 폴리싱하고 마스크층을 제거하는 단계를 포함한다.
제4 구현에서, 단독으로 또는 제1 구현 내지 제3 구현 중 하나 이상과의 조합으로, 희생층 내에 갭을 형성하는 단계는 갭과 연관된 희생층의 일부분에 대응하지 않는, 희생층과 제1 유전체층의 부분들 위에 포토레지스트층을 형성하는 단계, 및 희생층의 일부분을 제거하기 위해 하나 이상의 에칭 동작을 수행하는 단계를 포함하며, 희생층의 제거된 부분은 희생층 내의 갭에 대응한다.
제5 구현에서, 단독으로 또는 제1 구현 내지 제4 구현 중 하나 이상과의 조합으로, 희생층 내에 갭을 형성하는 단계는, 희생층과 제1 유전체층의 최상부 상에 바닥층을 형성하는 단계; 바닥층의 최상부 상에 중간층을 형성하는 단계; 갭과 연관된 희생층의 일부분에 대응하지 않는, 희생층, 제1 유전체층, 바닥층, 및 중간층의 부분들 위에 포토레지스트층을 형성하는 단계; 및 희생층의 일부분, 전체 포토레지스트층, 전체 바닥층, 및 전체 중간층을 제거하기 위해 하나 이상의 에칭 동작을 수행하는 단계를 포함하며, 희생층의 제거된 부분은 희생층 내의 갭에 대응한다.
제6 구현에서, 단독으로 또는 제1 구현 내지 제5 구현 중 하나 이상과의 조합으로, 마스크층과 제1 유전체층 내에 개구를 생성하는 단계는, 마스크층의 최상부 상에 바닥층을 형성하는 단계; 바닥층의 최상부 상에 중간층을 형성하는 단계; 제1 유전체층, 마스크층, 바닥층, 및 중간층의 일부분들 위에 포토레지스트층을 형성하는 단계; 및 포토레지스트층 아래에 형성된 마스크층과 제1 유전체층의 일부분들과는 다른, 마스크층과 제1 유전체층의 일부분들, 전체 포토레지스트층, 전체 바닥층, 및 전체 중간층을 제거하기 위해 하나 이상의 에칭 동작을 수행하는 단계를 포함하며, 마스크층과 제1 유전체층의 제거된 부분들은 제1 소스/드레인 및 제2 소스/드레인의 일부분들을 노출시키는 개구에 대응한다.
제7 구현에서, 단독으로 또는 제1 구현 내지 제6 구현 중 하나 이상과의 조합으로, 제1 금속 콘택트 또는 제2 금속 콘택트의 측벽에 기초하고 절연층의 최상면에 기초하여 형성된 각도는 대략 88도 내지 대략 92도의 범위 내에 있다.
제8 구현에서, 단독으로 또는 제1 구현 내지 제7 구현 중 하나 이상과의 조합으로, 제1 금속 콘택트의 측벽으로부터 제1 소스/드레인까지의 거리는 대략 10나노미터 내지 대략 66나노미터의 범위 내에 있다.
제9 구현에서, 단독으로 또는 제1 구현 내지 제8 구현 중 하나 이상과의 조합으로, 제1 금속 콘택트의 측벽으로부터 제2 금속 콘택트의 측벽까지의 거리는 대략 8나노미터 내지 19나노미터의 범위 내에 있다.
도 7은 공정(700)의 예시적인 블록들을 도시하지만, 일부 구현들에서, 공정(700)은 추가적인 블록들, 더 적은 수의 블록들, 상이한 블록들, 또는 도 7에서 도시된 것과 상이하게 배열된 블록들을 포함할 수 있다. 추가적으로, 또는 대안적으로, 공정(700)의 블록들 중 둘 이상이 병렬로 수행될 수 있다.
이러한 방식으로, 반도체 디바이스(400)를 제조하기 위한 방법은 반도체 디바이스(400)에서의 메탈 투 소스/드레인 플러그들(415)을 위한 갭 패터닝에 기초할 수 있다. 본 방법은 반도체 디바이스(400)의 대응하는 소스/드레인(415)에 전기적으로 결합된 금속 콘택트들(425)이 아일랜드 패터닝 기술에 의해 제공되는 최소 거리미만(예컨대, 19㎚ 미만)만큼 분리되게 해줄 수 있다. 따라서, 본 방법은 반도체 설계들을 위해 이용될 수 있다. 또한, 본 방법은 (예컨대, 아일랜드 패터닝 기술에 비해) 금속 콘택트들(425)과 대응 소스/드레인(415) 간의 계면을 보다 많이 제공하는데, 이는 (예컨대, 아일랜드 패터닝 기술에 비해) 금속 콘택트들(425)과 대응 소스/드레인(415) 간의 저항을 감소시킨다.
위에서 더 자세하게 설명된 바와 같이, 본 명세서에서 설명된 일부 구현들은 반도체 디바이스를 제조하기 위한 방법을 제공한다. 본 방법은, 제1 소스/드레인 및 제2 소스/드레인 상에 제공된 제1 유전체층의 최상부 상에 마스크층을 형성하는 단계와, 제1 소스/드레인 및 제2 소스/드레인의 일부분들을 노출시키는 개구를 마스크층과 제1 유전체층 내에 생성하는 단계를 포함할 수 있다. 본 방법은, 제1 소스/드레인 및 제2 소스/드레인의 노출된 부분들을 덮는 금속층으로 개구를 채우는 단계와, 제1 금속 콘택트와 제2 금속 콘택트를 생성하기 위해 금속층 내에 갭을 형성하는 단계를 포함할 수 있다. 제1 금속 콘택트는 제1 소스/드레인에 전기적으로 결합될 수 있고, 제2 금속 콘택트는 제2 소스/드레인에 전기적으로 결합될 수 있다. 갭은 제1 금속 콘택트를 제2 금속 콘택트로부터 19나노미터 미만만큼 분리시킬 수 있다. 본 방법은 제1 유전체층을 위해 사용되는 물질로 갭을 채우는 단계를 포함할 수 있다.
위에서 더 자세하게 설명된 바와 같이, 본 명세서에서 설명된 일부 구현들은 반도체 디바이스를 제조하기 위한 방법을 제공한다. 본 방법은, 제1 소스/드레인 및 제2 소스/드레인 상에 제공된 제1 유전체층의 최상부 상에 마스크층을 형성하는 단계와, 제1 소스/드레인 및 제2 소스/드레인의 일부분들을 노출시키는 개구를 마스크층과 제1 유전체층 내에 생성하는 단계를 포함할 수 있다. 본 방법은, 제1 소스/드레인 및 제2 소스/드레인의 노출된 부분들을 덮는 희생층으로 개구를 채우는 단계와, 상기 희생층 내에 갭을 형성하는 단계를 포함할 수 있다. 본 방법은, 스페이서를 형성하도록 제1 유전체층을 위해 사용되는 물질로 갭을 채우는 단계와, 희생층을 제거하여 제1 소스/드레인의 일부분을 노출시키는 제1 개구 및 제2 소스/드레인의 일부분을 노출시키는 제2 개구를 생성하는 단계를 포함할 수 있다. 본 방법은, 제1 금속 콘택트를 형성하기 위해 금속으로 제1 개구를 채우는 단계와, 제2 금속 콘택트를 형성하기 위해 금속으로 제2 개구를 채우는 단계를 포함할 수 있다. 제1 금속 콘택트는 제1 소스/드레인에 전기적으로 결합될 수 있고, 제2 금속 콘택트는 제2 소스/드레인에 전기적으로 결합될 수 있다. 스페이서는 제1 금속 콘택트를 제2 금속 콘택트로부터 19나노미터 미만만큼 분리시킬 수 있다.
위에서 보다 자세하게 설명된 바와 같이, 본 명세서에서 설명된 일부 구현들은 복수의 핀들을 포함하는 기판층과, 기판층의 최상부 상에 형성된 절연층을 갖는 반도체 디바이스를 제공한다. 반도체 디바이스는 복수의 핀들 중 하나 이상의 제1 핀에 전기적으로 결합된 제1 소스/드레인과, 복수의 핀들 중 하나 이상의 제2 핀에 전기적으로 결합되고 제1 소스/드레인과 이격된 제2 소스/드레인을 포함할 수 있다. 반도체 디바이스는 제1 소스/드레인에 전기적으로 결합된 제1 금속 콘택트, 제2 소스/드레인에 전기적으로 결합된 제2 금속 콘택트, 및 제1 금속 콘택트를 제2 금속 콘택트로부터 19나노미터 미만만큼 분리시키기 위한 유전체층을 포함할 수 있다.
본 발명개시의 양태들을 본 발명분야의 당업자가 보다 잘 이해할 수 있도록 앞에서는 여러 개의 실시예들의 특징들을 약술해왔다. 본 발명분야의 당업자는 여기서 소개한 실시예들의 동일한 목적들을 수행하거나 및/또는 동일한 장점들을 달성하기 위한 다른 공정들 및 구조물들을 설계하거나 또는 수정하기 위한 기초로서 본 발명개시를 자신들이 손쉽게 이용할 수 있다는 것을 알아야 한다. 본 발명분야의 당업자는 또한 이와 같은 등가적 구성들은 본 발명개시의 사상과 범위를 이탈하지 않는다는 것과, 본 발명개시의 사상과 범위를 이탈하지 않고서 당업자가 다양한 변경들, 대안책들, 및 개조들을 본 발명에서 행할 수 있다는 것을 자각해야 한다.
실시예들
실시예 1. 반도체 디바이스를 제조하기 위한 방법에 있어서,
제1 소스/드레인 및 제2 소스/드레인 상에 형성된 제1 유전체층의 최상부 상에 마스크층을 형성하는 단계;
상기 제1 소스/드레인 및 상기 제2 소스/드레인의 일부분들을 노출시키는 개구를 상기 마스크층과 상기 제1 유전체층 내에 생성하는 단계;
상기 제1 소스/드레인 및 상기 제2 소스/드레인의 노출된 부분들을 덮는 금속층으로 상기 개구를 채우는 단계;
제1 금속 콘택트와 제2 금속 콘택트를 생성하도록 상기 금속층 내에 갭을 형성하는 단계 -
상기 제1 금속 콘택트는 상기 제1 소스/드레인에 전기적으로 결합되고, 상기 제2 금속 콘택트는 상기 제2 소스/드레인에 전기적으로 결합되고,
상기 갭은 상기 제1 금속 콘택트를 상기 제2 금속 콘택트로부터 19나노미터 미만만큼 분리시킴 -; 및
상기 제1 유전체층을 위해 사용되는 물질로 상기 갭을 채우는 단계를 포함하는 반도체 디바이스를 제조하기 위한 방법.
실시예 2. 실시예 1에 있어서,
상기 제1 유전체층, 상기 제1 금속 콘택트, 및 상기 제2 금속 콘택트의 최상부 상에 제2 유전체층을 형성하는 단계;
상기 제1 금속 콘택트의 일부분을 노출시키기 위해 상기 제2 유전체층 내에 제1 비아를 생성하는 단계;
상기 제2 금속 콘택트의 일부분을 노출시키기 위해 상기 제2 유전체층 내에 제2 비아를 생성하는 단계;
상기 제1 금속 콘택트에 전기적으로 결합된 제3 금속 콘택트를 생성하기 위해 상기 제1 비아를 채우는 단계; 및
상기 제2 금속 콘택트에 전기적으로 결합된 제4 금속 콘택트를 생성하기 위해 상기 제2 비아를 채우는 단계를 더 포함하는 반도체 디바이스를 제조하기 위한 방법.
실시예 3. 실시예 1에 있어서, 상기 개구를 상기 마스크층과 상기 제1 유전체층 내에 생성하는 단계는,
상기 마스크층과 상기 제1 유전체층의 일부분들 위에 포토레지스트층을 형성하는 단계; 및
상기 포토레지스트층 아래에 형성된 상기 마스크층과 상기 제1 유전체층의 일부분들과는 다른, 상기 마스크층과 상기 제1 유전체층의 일부분들을 제거하기 위해 하나 이상의 에칭 동작을 수행하는 단계를 포함하며,
상기 마스크층과 상기 제1 유전체층의 제거된 부분들은 상기 제1 소스/드레인 및 상기 제2 소스/드레인의 일부분들을 노출시키는 개구에 대응한 것인 반도체 디바이스를 제조하기 위한 방법.
실시예 4. 실시예 1에 있어서,
상기 금속층 내에 상기 갭을 형성하기 전에, 상기 제1 유전체층과 실질적으로 평면이 되도록 상기 금속층을 폴리싱하고 상기 마스크층을 제거하는 단계를 더 포함하는 반도체 디바이스를 제조하기 위한 방법.
실시예 5. 실시예 1에 있어서, 상기 금속층 내에 갭을 형성하는 단계는,
상기 갭과 연관된 상기 금속층의 일부분에 대응하지 않는, 상기 금속층과 상기 제1 유전체층의 부분들 위에 포토레지스트층을 형성하는 단계; 및
상기 금속층의 일부분을 제거하기 위해 하나 이상의 에칭 동작을 수행하는 단계를 포함하며,
상기 금속층의 제거된 부분은 상기 금속층 내의 상기 갭에 대응한 것인 반도체 디바이스를 제조하기 위한 방법.
실시예 6. 실시예 1에 있어서, 상기 금속층 내에 갭을 형성하는 단계는,
상기 금속층과 상기 제1 유전체층의 최상부 상에 바닥층을 형성하는 단계;
상기 바닥층의 최상부 상에 중간층을 형성하는 단계;
상기 갭과 연관된 상기 금속층의 일부분에 대응하지 않는, 상기 금속층, 상기 제1 유전체층, 상기 바닥층, 및 상기 중간층의 부분들 위에 포토레지스트층을 형성하는 단계; 및
상기 금속층의 일부분, 전체 포토레지스트층, 전체 바닥층, 및 전체 중간층을 제거하기 위해 하나 이상의 에칭 동작을 수행하는 단계를 포함하며,
상기 상기 금속층의 제거된 부분은 상기 금속층 내의 상기 갭에 대응한 것인 반도체 디바이스를 제조하기 위한 방법.
실시예 7. 실시예 1에 있어서, 상기 개구를 상기 마스크층과 상기 제1 유전체층 내에 생성하는 단계는,
상기 마스크층의 최상부 상에 바닥층을 형성하는 단계;
상기 바닥층의 최상부 상에 중간층을 형성하는 단계;
상기 제1 유전체층, 상기 마스크층, 상기 바닥층, 및 상기 중간층의 일부분들 위에 포토레지스트층을 형성하는 단계; 및
상기 포토레지스트층 아래에 형성된 상기 마스크층과 상기 제1 유전체층의 일부분들과는 다른, 상기 마스크층과 상기 제1 유전체층의 일부분들, 전체 포토레지스트층, 전체 바닥층, 및 전체 중간층을 제거하기 위해 하나 이상의 에칭 동작을 수행하는 단계를 포함하며,
상기 마스크층과 상기 제1 유전체층의 제거된 부분들은 상기 제1 소스/드레인 및 상기 제2 소스/드레인의 일부분들을 노출시키는 개구에 대응한 것인 반도체 디바이스를 제조하기 위한 방법.
실시예 8. 실시예 1에 있어서, 상기 반도체 디바이스는 핀들을 갖는 기판과, 상기 기판의 최상부 상에 형성된 절연층을 포함하며,
상기 핀들 중 하나 이상의 제1 핀은 상기 제1 소스/드레인에 전기적으로 결합되고, 상기 핀들 중 하나 이상의 제2 핀은 상기 제2 소스/드레인에 전기적으로 결합된 것인 반도체 디바이스를 제조하기 위한 방법.
실시예 9. 반도체 디바이스를 제조하기 위한 방법에 있어서,
제1 소스/드레인 및 제2 소스/드레인 상에 형성된 제1 유전체층의 최상부 상에 마스크층을 형성하는 단계;
상기 제1 소스/드레인 및 상기 제2 소스/드레인의 일부분들을 노출시키는 개구를 상기 마스크층과 상기 제1 유전체층 내에 생성하는 단계;
상기 제1 소스/드레인 및 상기 제2 소스/드레인의 노출된 부분들을 덮는 희생층으로 상기 개구를 채우는 단계;
상기 희생층 내에 갭을 형성하는 단계;
스페이서를 형성하도록 상기 제1 유전체층을 위해 사용되는 물질로 상기 갭을 채우는 단계;
상기 희생층을 제거하여 상기 제1 소스/드레인의 일부분을 노출시키는 제1 개구 및 상기 제2 소스/드레인의 일부분을 노출시키는 제2 개구를 생성하는 단계;
제1 금속 콘택트를 형성하기 위해 금속으로 상기 제1 개구를 채우는 단계; 및
제2 금속 콘택트를 형성하기 위해 금속으로 상기 제2 개구를 채우는 단계를 포함하고,
상기 제1 금속 콘택트는 상기 제1 소스/드레인에 전기적으로 결합되고, 상기 제2 금속 콘택트는 상기 제2 소스/드레인에 전기적으로 결합되고,
상기 스페이서는 상기 제1 금속 콘택트를 상기 제2 금속 콘택트로부터 19나노미터 미만만큼 분리시킨 것인 반도체 디바이스를 제조하기 위한 방법.
실시예 10. 실시예 9에 있어서,
상기 제1 유전체층, 상기 제1 금속 콘택트, 및 상기 제2 금속 콘택트의 최상부 상에 제2 유전체층을 형성하는 단계;
상기 제1 금속 콘택트의 일부분을 노출시키기 위해 상기 제2 유전체층 내에 제1 비아를 생성하는 단계;
상기 제2 금속 콘택트의 일부분을 노출시키기 위해 상기 제2 유전체층 내에 제2 비아를 생성하는 단계;
상기 제1 금속 콘택트에 전기적으로 결합된 제3 금속 콘택트를 형성하기 위해 상기 제1 비아를 채우는 단계; 및
상기 제2 금속 콘택트에 전기적으로 결합된 제4 금속 콘택트를 형성하기 위해 상기 제2 비아를 채우는 단계를 더 포함하는 반도체 디바이스를 제조하기 위한 방법.
실시예 11. 실시예 9에 있어서, 상기 개구를 상기 마스크층과 상기 제1 유전체층 내에 생성하는 단계는,
상기 마스크층과 상기 제1 유전체층의 일부분들 위에 포토레지스트층을 형성하는 단계; 및
상기 포토레지스트층 아래에 형성된 상기 마스크층과 상기 제1 유전체층의 일부분들과는 다른, 상기 마스크층과 상기 제1 유전체층의 일부분들을 제거하기 위해 하나 이상의 에칭 동작을 수행하는 단계를 포함하며,
상기 마스크층과 상기 제1 유전체층의 제거된 부분들은 상기 제1 소스/드레인 및 상기 제2 소스/드레인의 일부분들을 노출시키는 개구에 대응한 것인 반도체 디바이스를 제조하기 위한 방법.
실시예 12. 실시예 9에 있어서,
상기 희생층 내에 상기 갭을 형성하기 전에, 상기 제1 유전체층과 실질적으로 평면이 되도록 상기 희생층을 폴리싱하고 상기 마스크층을 제거하는 단계를 더 포함하는 반도체 디바이스를 제조하기 위한 방법.
실시예 13. 실시예 9에 있어서, 상기 희생층 내에 갭을 형성하는 단계는,
상기 갭과 연관된 상기 희생층의 일부분에 대응하지 않는, 상기 희생층과 상기 제1 유전체층의 부분들 위에 포토레지스트층을 형성하는 단계; 및
상기 희생층의 일부분을 제거하기 위해 하나 이상의 에칭 동작을 수행하는 단계를 포함하며,
상기 희생층의 제거된 부분은 상기 희생층 내의 갭에 대응한 것인 반도체 디바이스를 제조하기 위한 방법.
실시예 14. 실시예 9에 있어서, 상기 희생층 내에 갭을 형성하는 단계는,
상기 희생층과 상기 제1 유전체층의 최상부 상에 바닥층을 형성하는 단계;
상기 바닥층의 최상부 상에 중간층을 형성하는 단계;
상기 갭과 연관된 상기 희생층의 일부분에 대응하지 않는, 상기 희생층, 상기 제1 유전체층, 상기 바닥층, 및 상기 중간층의 부분들 위에 포토레지스트층을 형성하는 단계; 및
상기 희생층의 일부분, 전체 포토레지스트층, 전체 바닥층, 및 전체 중간층을 제거하기 위해 하나 이상의 에칭 동작을 수행하는 단계를 포함하며,
상기 희생층의 제거된 부분은 상기 희생층 내의 갭에 대응한 것인 반도체 디바이스를 제조하기 위한 방법.
실시예 15. 실시예 9에 있어서, 상기 개구를 상기 마스크층과 상기 제1 유전체층 내에 생성하는 단계는,
상기 마스크층의 최상부 상에 바닥층을 형성하는 단계;
상기 바닥층의 최상부 상에 중간층을 형성하는 단계;
상기 제1 유전체층, 상기 마스크층, 상기 바닥층, 및 상기 중간층의 일부분들 위에 포토레지스트층을 형성하는 단계; 및
상기 포토레지스트층 아래에 형성된 상기 마스크층과 상기 제1 유전체층의 일부분들과는 다른, 상기 마스크층과 상기 제1 유전체층의 일부분들, 전체 포토레지스트층, 전체 바닥층, 및 전체 중간층을 제거하기 위해 하나 이상의 에칭 동작을 수행하는 단계를 포함하며,
상기 마스크층과 상기 제1 유전체층의 제거된 부분들은 상기 제1 소스/드레인 및 상기 제2 소스/드레인의 일부분들을 노출시키는 개구에 대응한 것인 반도체 디바이스를 제조하기 위한 방법.
실시예 16. 반도체 디바이스에 있어서,
복수의 핀들을 포함하는 기판층;
상기 복수의 핀들 중 하나 이상의 제1 핀에 전기적으로 결합된 제1 소스/드레인;
상기 제1 소스/드레인으로부터 이격되어 있고 상기 복수의 핀들 중 하나 이상의 제2 핀에 전기적으로 결합된 제2 소스/드레인;
상기 제1 소스/드레인에 전기적으로 결합된 제1 금속 콘택트;
상기 제2 소스/드레인에 전기적으로 결합된 제2 금속 콘택트; 및
상기 제1 금속 콘택트를 상기 제2 금속 콘택트로부터 19나노미터 미만만큼 분리시키기 위한 유전체층을 포함하는 반도체 디바이스.
실시예 17. 실시예 16에 있어서, 상기 제1 금속 콘택트 또는 상기 제2 금속 콘택트의 측벽에 기초하고 상기 유전체층의 최상면에 기초하여 형성된 각도는 대략 88도 내지 대략 92도의 범위 내에 있는 것인 반도체 디바이스.
실시예 18. 실시예 16에 있어서, 상기 제1 금속 콘택트의 측벽으로부터 상기 제1 소스/드레인까지의 거리는 대략 10나노미터 내지 대략 66나노미터의 범위 내에 있는 것인 반도체 디바이스.
실시예 19. 실시예 16에 있어서,
상기 제1 금속 콘택트의 최상부 상에 형성되어 있고 상기 제1 금속 콘택트에 전기적으로 결합된 제3 금속 콘택트; 및
상기 제2 금속 콘택트의 최상부 상에 형성되어 있고 상기 제2 금속 콘택트에 전기적으로 결합된 제4 금속 콘택트를 더 포함하는 반도체 디바이스.
실시예 20. 실시예 16에 있어서, 상기 제1 금속 콘택트의 측벽으로부터 상기 제2 금속 콘택트의 측벽까지의 거리는 대략 8나노미터 내지 19나노미터의 범위 내에 있는 것인 반도체 디바이스.

Claims (10)

  1. 반도체 디바이스를 제조하기 위한 방법에 있어서,
    제1 소스/드레인 및 제2 소스/드레인 상에 형성된 제1 유전체층의 최상부 상에 마스크층을 형성하는 단계;
    상기 제1 소스/드레인 및 상기 제2 소스/드레인의 일부분들을 노출시키는 개구를 상기 마스크층과 상기 제1 유전체층 내에 생성하는 단계;
    상기 제1 소스/드레인 및 상기 제2 소스/드레인의 노출된 부분들을 덮는 금속층으로 상기 개구를 채우는 단계;
    제1 금속 콘택트와 제2 금속 콘택트를 생성하도록 상기 금속층 내에 갭을 형성하는 단계 -
    상기 제1 금속 콘택트는 상기 제1 소스/드레인에 전기적으로 결합되고, 상기 제2 금속 콘택트는 상기 제2 소스/드레인에 전기적으로 결합되고,
    상기 갭은 상기 제1 금속 콘택트를 상기 제2 금속 콘택트로부터 19나노미터 미만만큼 분리시킴 -; 및
    상기 제1 유전체층을 위해 사용되는 물질로 상기 갭을 채우는 단계를 포함하는 반도체 디바이스를 제조하기 위한 방법.
  2. 제1항에 있어서,
    상기 제1 유전체층, 상기 제1 금속 콘택트, 및 상기 제2 금속 콘택트의 최상부 상에 제2 유전체층을 형성하는 단계;
    상기 제1 금속 콘택트의 일부분을 노출시키기 위해 상기 제2 유전체층 내에 제1 비아를 생성하는 단계;
    상기 제2 금속 콘택트의 일부분을 노출시키기 위해 상기 제2 유전체층 내에 제2 비아를 생성하는 단계;
    상기 제1 금속 콘택트에 전기적으로 결합된 제3 금속 콘택트를 생성하기 위해 상기 제1 비아를 채우는 단계; 및
    상기 제2 금속 콘택트에 전기적으로 결합된 제4 금속 콘택트를 생성하기 위해 상기 제2 비아를 채우는 단계
    를 더 포함하는 반도체 디바이스를 제조하기 위한 방법.
  3. 제1항에 있어서,
    상기 개구를 상기 마스크층과 상기 제1 유전체층 내에 생성하는 단계는,
    상기 마스크층과 상기 제1 유전체층의 일부분들 위에 포토레지스트층을 형성하는 단계; 및
    상기 포토레지스트층 아래에 형성된 상기 마스크층과 상기 제1 유전체층의 일부분들과는 다른, 상기 마스크층과 상기 제1 유전체층의 일부분들을 제거하기 위해 하나 이상의 에칭 동작을 수행하는 단계
    를 포함하며,
    상기 마스크층과 상기 제1 유전체층의 제거된 부분들은 상기 제1 소스/드레인 및 상기 제2 소스/드레인의 일부분들을 노출시키는 개구에 대응한 것인 반도체 디바이스를 제조하기 위한 방법.
  4. 제1항에 있어서,
    상기 금속층 내에 상기 갭을 형성하기 전에, 상기 제1 유전체층과 평면이 되도록 상기 금속층을 폴리싱하고 상기 마스크층을 제거하는 단계
    를 더 포함하는 반도체 디바이스를 제조하기 위한 방법.
  5. 반도체 디바이스를 제조하기 위한 방법에 있어서,
    제1 소스/드레인 및 제2 소스/드레인 상에 형성된 제1 유전체층의 최상부 상에 마스크층을 형성하는 단계;
    상기 제1 소스/드레인 및 상기 제2 소스/드레인의 일부분들을 노출시키는 개구를 상기 마스크층과 상기 제1 유전체층 내에 생성하는 단계;
    상기 제1 소스/드레인 및 상기 제2 소스/드레인의 노출된 부분들을 덮는 희생층으로 상기 개구를 채우는 단계;
    상기 희생층 내에 갭을 형성하는 단계;
    스페이서를 형성하도록 상기 제1 유전체층을 위해 사용되는 물질로 상기 갭을 채우는 단계;
    상기 희생층을 제거하여 상기 제1 소스/드레인의 일부분을 노출시키는 제1 개구 및 상기 제2 소스/드레인의 일부분을 노출시키는 제2 개구를 생성하는 단계;
    제1 금속 콘택트를 형성하기 위해 금속으로 상기 제1 개구를 채우는 단계; 및
    제2 금속 콘택트를 형성하기 위해 금속으로 상기 제2 개구를 채우는 단계
    를 포함하고,
    상기 제1 금속 콘택트는 상기 제1 소스/드레인에 전기적으로 결합되고, 상기 제2 금속 콘택트는 상기 제2 소스/드레인에 전기적으로 결합되고,
    상기 스페이서는 상기 제1 금속 콘택트를 상기 제2 금속 콘택트로부터 19나노미터 미만만큼 분리시킨 것인 반도체 디바이스를 제조하기 위한 방법.
  6. 반도체 디바이스에 있어서,
    복수의 핀들을 포함하는 기판층;
    상기 기판층의 최상부 상에 형성된 절연층;
    상기 복수의 핀들 중 하나 이상의 제1 핀에 전기적으로 결합된 제1 소스/드레인;
    상기 제1 소스/드레인으로부터 이격되어 있고 상기 복수의 핀들 중 하나 이상의 제2 핀에 전기적으로 결합된 제2 소스/드레인;
    상기 제1 소스/드레인에 전기적으로 결합된 제1 금속 콘택트;
    상기 제2 소스/드레인에 전기적으로 결합된 제2 금속 콘택트; 및
    상기 제1 금속 콘택트를 상기 제2 금속 콘택트로부터 19나노미터 미만만큼 분리시키기 위한 유전체층 - 상기 유전체층은 상기 절연층 바로 위에 형성되고, 상기 유전체층의 바닥면은 상기 제1 금속 콘택트 및 상기 제2 금속 콘택트 중 적어도 하나의 바닥면과 동일 평면에 있음 -
    을 포함하는 반도체 디바이스.
  7. 제6항에 있어서,
    상기 제1 금속 콘택트 또는 상기 제2 금속 콘택트의 측벽에 기초하고 상기 절연층의 최상면에 기초하여 형성된 각도는 88도 내지 92도의 범위 내에 있는 것인 반도체 디바이스.
  8. 제6항에 있어서,
    상기 제1 금속 콘택트의 측벽으로부터 상기 제1 소스/드레인까지의 거리는 10나노미터 내지 66나노미터의 범위 내에 있는 것인 반도체 디바이스.
  9. 제6항에 있어서,
    상기 제1 금속 콘택트의 최상부 상에 형성되어 있고 상기 제1 금속 콘택트에 전기적으로 결합된 제3 금속 콘택트; 및
    상기 제2 금속 콘택트의 최상부 상에 형성되어 있고 상기 제2 금속 콘택트에 전기적으로 결합된 제4 금속 콘택트
    를 더 포함하는 반도체 디바이스.
  10. 제6항에 있어서,
    상기 제1 금속 콘택트의 측벽으로부터 상기 제2 금속 콘택트의 측벽까지의 거리는 8나노미터 내지 19나노미터의 범위 내에 있는 것인 반도체 디바이스.
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