JP2021507540A - シャロートレンチアイソレーションにおけるコーン形成を低減するための選択的エッチング - Google Patents

シャロートレンチアイソレーションにおけるコーン形成を低減するための選択的エッチング Download PDF

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Abstract

シャロートレンチの形成の間の複数のトレンチコーンを低減又は最小限にするシャロートレンチアイソレーション構造を製作するために、個別のエッチング工程が、小さな特徴寸法を有するシャロートレンチと大きな特徴寸法を有するシャロートレンチとをエッチングする。例えば、第１のシャロートレンチは、第１のエッチングパラメータ（３１６）で基板の第１の領域においてエッチングされ、第２のシャロートレンチは、第１のエッチングパラメータ（３２６）とは異なる第２のエッチングパラメータで、基板の第２の領域においてエッチングされる。エッチングパラメータは、コーン形成に寄与するエッチング遅延剤に対するシリコンのエッチング選択比を含み得る。個別のエッチング工程（３１６、３２６）のために、第１のシャロートレンチと第２のシャロートレンチとの間の側壁勾配は、数度の偏移内とすることができる。

Description

シャロートレンチアイソレーション（ＳＴＩ）構造は、トランジスタ間の電気的絶縁を提供するために、しばしば半導体デバイスにおいて用いられる。ＳＴＩ構造の製造プロセスは、典型的にはＳＴＩ構造の電気的絶縁能力に影響しない、トレンチコーンなどの外観上の欠陥を生成し得る。近年の高電圧デバイスサージに対する要求として、ＳＴＩ構造が集積化されて高電圧デバイスを形成し、ＳＴＩ構造は、上側導電プレートと下側基板との間の高電圧障壁として適応され得る。特定の構成において、トレンチコーンはＳＴＩ構造の平均厚みを変更し得、それが、集積デバイスの高電圧性能に影響を与え得る。
記載される手法は、シャトートレンチの形成の間のトレンチコーンの数を減らすか又は最小限にする、シャロートレンチアイソレーション構造を製作する。記載される手法は、小さな特徴寸法でシャロートレンチをエッチングするため、及び大きな特徴寸法でシャロートレンチをエッチングするための、個別のエッチング工程を導入する。一実装において、例えば、記載される手法は、第１のエッチングパラメータで基板の第１の領域において第１のシャロートレンチをエッチングすること、及び、第１のエッチングパラメータとは異なる第２のエッチングパラメータで基板の第２の領域において第２のシャロートレンチをエッチングすることを含む。エッチングパラメータは、コーン形成に寄与するエッチング遅延剤に対するシリコンのエッチング選択比を含み得る。また、エッチングパラメータは、それぞれのシャロートレンチの特徴寸法及びトレンチ密度を含み得る。また、エッチングパラメータは更に、プラズマ異方性エッチングを制御するために用いられるバイアス電力を含み得る。こうした個別のエッチング工程のため、記載される手法は、第１及び第２のシャロートレンチ間の側壁勾配を１５度の偏位内に収めることを可能にする。
例示の実施例の一態様に従った集積回路の上面図を示す。
例示の実施例の一態様に従った集積回路の第１の領域の断面図を示す。
例示の実施例の一態様に従った集積回路の第２の領域の断面図を示す。
トレンチ形成プロセスの間の集積回路の部分的な断面図を示す。 トレンチ形成プロセスの間の集積回路の部分的な断面図を示す。
例示の実施例の一態様に従った、第１のシャロートレンチと第２のシャロートレンチを形成するために個別のエッチング工程を用いる方法のフローチャートを示す。
図３に示すような方法を実装する製造プロセスの間の集積回路の部分的断面図を示す。 図３に示すような方法を実装する製造プロセスの間の集積回路の部分的断面図を示す。 図３に示すような方法を実装する製造プロセスの間の集積回路の部分的断面図を示す。 図３に示すような方法を実装する製造プロセスの間の集積回路の部分的断面図を示す。 図３に示すような方法を実装する製造プロセスの間の集積回路の部分的断面図を示す。
様々な図面において、同様の符号は同様の要素を示す。図面は一定の縮尺で描いてはいない。
図１Ａは、例示の実施例の一態様に従った集積回路（ＩＣ）１００の上面図を示す。ＩＣ１００は、異なるタイプのシャロートレンチを形成するために、第１の領域１０２と第２の領域１０４に分割され得る。図１Ｂは第１の領域１０２の断面図を示し、図１Ｃは、第２の領域１０４の断面図を示す。図１Ｂ及び図１Ｃの各々に示されるように、ＩＣ１００は半導体基板１１０を含み、半導体基板１１０は、バルクシリコン基板、ＳＯＩ（silicon-on-insulator）基板、及び／又は、その上につくられるエピタキシャル層を備えるシリコン基板であり得る。
また、半導体基板１１０は、第１の領域１０２と第２の領域１０４に分割され得る。図１Ａ〜図１Ｃは、第１の領域１０２が第２の領域１０４から区別され、離れていることを示しているが、これらの２つの領域１０２及び１０４は互いに絡み合って（intertwined）いてもよい。一般に、第１の隔離構造１２０は第１の領域１０２内に配置され、第２の隔離構造１４０は第２の領域１０４内に配置される。第１の領域１０２は、第２の領域１０４より高い構成要素密度（例えば、ミクロン平方当たりの能動及び受動構成要素の数）を有し得る。
図１Ｂに示されるように、第１の隔離構造１２０は、半導体基板１１０の頂部表面に沿って配置される。第１の隔離構造１２０の各々は、第１のトレンチ誘電体１２４で充填された第１のシャロートレンチ１２２を含む。第１のトレンチ誘電体１２４は、二酸化シリコン又はその他の適切な誘電性材料を含み得る。第１のトレンチ誘電体１２４は、半導体基板１１０の頂部上の誘電体層１３０と共に又は誘電体層１３０とは別に堆積され得る。
第１の隔離構造１２０は、トランジスタ構造間で横方向の隔離を提供するために用いられ得る。そのため、隣り合う第１の隔離構造１２０間に種々のタイプのトランジスタが形成され得る。一構成において、例えば、２つの隣り合う第１の隔離構造１２０間にＣＭＯＳトランジスタが形成され得る。別の構成において、例えば、２つの隣り合う第１の隔離構造１２０間にバイポーラ接合トランジスタが形成され得る。更に別の構成において、例えば、２つの隣り合う第１の隔離構造１２０間にメモリセルトランジスタが形成され得る。
横方向隔離の機能を行うために、第１の隔離構造１２０の各々は、第１のトレンチ幅１２６及び第１のトレンチ間隔（ＩＴＳ）１２８を含み得る１つ又はそれ以上の特徴寸法仕様を有する。第１のトレンチ幅１２６及び第１のＩＴＳ１２８は共に、第１の隔離構造１２０の第１のトレンチ密度を定義し、これは、単位面積（例えば、図１Ｂに示されるような断面エリア）あたりの第１のシャロートレンチ１２２の数として理解され得る。
図１Ｃに示されるように、第２の隔離構造１４０は、半導体基板１１０の頂部表面に沿って配置される。図１Ｃは単一の隔離構造１４０のみを示しているが、第２の隔離構造１４０の複数インスタンスが第２の領域１０４内に形成され得る。第２の隔離構造１４０は、第２のトレンチ誘電体１４４で充填される第２のシャロートレンチ１４２を含む。第２のトレンチ誘電体１４４は、二酸化シリコン又はその他の適切な誘電性材料を含み得る。第２のトレンチ誘電体１４４は、半導体基板１１０の頂部上の誘電体層１３０と共に又は誘電体層１３０とは別に堆積され得る。
第２の隔離構造１４０は、高電圧デバイスを形成するための高電圧障壁として用いられ得る。特に、第２の隔離構造１４０は、ＩＣ１００の垂直方向に沿って回路構成要素１５０と統合され得る。回路構成要素１５０は、高電圧（例えば、１５Ｖより大きい）を受け取るように構成される構造であり、ドープされたポリシリコン、金属、及び／又は合金などの導電性材料を含み得る。一構成において、例えば、回路構成要素１５０は、横方向拡散ＭＯＳトランジスタのゲート構造とすることができる。別の実装において、例えば、回路構成要素１５０は、抵抗器ストリップとすることができる。更に別の実装において、例えば、回路構成要素１５０は、インダクタコイルの一部とし得る。更に別の実装において、例えば、回路構成要素１５０はコンデンサの電極とし得る。
高電圧障壁の機能を行うために、第２の隔離構造１４０は、第２のトレンチ幅１４６及び第２のトレンチ間隔（ＩＴＳ）１４８を含み得る、１つ又はそれ以上の特徴寸法仕様を有する。第２のトレンチ幅１４６及び第２のＩＴＳ１４８は共に、第２の隔離構造１４０の第２のトレンチ密度を定義し、これは、単位面積（例えば、図１Ｃに示すような断面面積）あたりの第２のシャロートレンチ１４２の数として理解され得る。
一般に、第２の隔離構造１４０の特徴寸法は、第１の隔離構造１２０の特徴寸法より大きい。一実装では、例えば、第２のトレンチ幅１４６は第１のトレンチ幅１２６よりも少なくとも２倍大きくし得る。別の実装において、例えば、第２のＩＴＳ１４８は、第１のＩＴＳ１２８よりも少なくとも２倍大きくし得る。
特徴寸法の差は、第１の隔離構造１２０及び第２の隔離構造１４０によって成される様々な機能に起因する。一方において、第１の領域１０２（その内部に第１の隔離構造１２０が配置される）は、典型的には高電圧オペレーションを扱わない、コンパクトな回路要素に対して指定される。このようにして、第１の領域１０２は、より小さな特徴寸法及びより高いトレンチ密度を有する隔離構造から利点を得ることができる。他方において、第２の領域１０４（その内部に第２の隔離構造１４０が配置される）は、回路構成要素１５０と基板１１０との間に高電界を課す可能性が高い高電圧オペレーションに対して指定される。このようにして、第２の領域１０４は、より大きな特徴寸法及びより低いトレンチ密度を有する隔離構造から利点を得ることができる。
図２Ａ及び図２Ｂは、トレンチ形成プロセスの間の集積回路（ＩＣ）２００の部分断面図を示す。ＩＣ２００は、ＩＣ２００が、図１Ａ〜１Ｃの説明に適合する方式で第１の領域２０２と第２の領域２０４とに分割された半導体基板２１０を含むという点で、ＩＣ１００と同様のトポロジーを有する。図２Ａを参照すると、トレンチ形成プロセスの前に、誘電性材料の１つ又はそれ以上の層が基板２１０の直接上に堆積され得る。一実装において、例えば、パッド酸化物層（例えば、シリコン酸化物）２１２が、基板２１０の頂部表面の直接上に堆積され、キャップ窒化物層（例えば、シリコン窒化物）２１４が、パッド酸化物層２１２の直接上に堆積され、底部反射防止コーティング（ＢＡＲＣ）層（例えば、炭化水素材料を有する層）２１６が、キャップ窒化物層２１４の直接上に堆積される。パッド酸化物層２１２は、マスク層として機能する後続のキャップ窒化物層２１４の基板２１０への接着を高めるために堆積される。キャップ窒化物層２１４は、化学機械研磨（ＣＭＰ）などの後の工程の間、基板を保護するために用いられるマスク層である。ＢＡＲＣ層２１６は、レジストパターニングプロセスの間のウェハ表面からの不要な反射を制限するために堆積される。
フォトレジストマスク２２０が、形成され、基板２１０の上にパターニングされて、それぞれ、第１の領域２０２及び第２の領域２０４におけるシャロートレンチの位置を画定する。例えば、フォトレジストマスク２２０は、第１の領域２０２におけるシャロートレンチをエッチングするために第１の開口２２２を備えてパターニングされ、また、第２の領域２０４におけるより広いシャロートレンチをエッチングするために第２の開口２２４を備えてパターニングされる。簡潔にするため、図２Ａは、フォトレジストマスク２２０が第２の領域２０４の上の１つの開口２２４のみを備えてパターニングされていることを示している。しかし実際には、フォトレジストマスク２２０は、第２の領域２０４の上に複数の開口２２４を備えてパターニングされ得る。
フォトレジストマスク２２０がパターニングされた後、トレンチ形成プロセスは、誘電体層２１２、２１４、及び２１６の組成に応じて、１つ又はそれ以上のエッチング工程を経ることがある。図２Ｂを参照すると、エッチング工程２３０は、第１の領域２０２及び第２の領域２０４両方に共通して適用される。エッチング工程２３０は各々、反応性ドライイオンエッチングの形態であるプラズマ異方性エッチングを含み得る。第１のプラズマエッチングが、塩素（Ｃｌ２／Ｏ２）エッチャント、臭化水素（ＨＢｒ／Ｏ２）エッチャント、四フッ化炭素（ＣＦ４／Ｏ２）エッチャント、及び／又は酸素（Ｏ２／Ｎ２）エッチャントを用いて、ＢＡＲＣ層２１６を除去することができる。第２のプラズマエッチングが、四フッ化炭素（ＣＦ４／ＣＨＦ３／Ａｒ）エッチャント、フルオロフォーム（ＣＨＦ３／Ａｒ）エッチャント、及び／又は（ＣＨＦ３／ＳＦ６）エッチャントを用いて、窒化物層２１４及び酸化物層２１２を除去することができる。第３のプラズマエッチングが、基板２１０の頂部部分、ならびに第１及び第２のプラズマエッチングから残されたポリマー副産物を除去するためのブレークスルーエッチングとして働き得る。第３のプラズマエッチングは、四フッ化炭素（ＣＦ４／Ａｒ）エッチャント、ＣＨＦ３／ＳＦ６、及び／又はアルゴン（Ａｒ）エッチャントを適用し得る。第４のプラズマエッチングが、シリコン基板１１０内へエッチングするために用いられる。第４のプラズマエッチングは、Ｃｌ２／Ｏ２／Ｎ２、ＨＢｒ／Ｏ２、Ｃｌ２／ＨＢｒ／Ｏ２、Ｃｌ２／ＨＢｒ／ＣＦ４、及び／又はＣｌ２／Ｏ２／ＳＦ６エッチャントを適用し得る。第１のシャロートレンチ２４２及び第２のシャロートレンチ２５２は、後述するように第４のプラズマエッチングの後に形成される。
第３のプラズマエッチングは、第１及び第２のプラズマエッチングから、エッチングポリマー、粒子、及び／又は、残留窒化物／酸化物を除去するために時間調整される。第３のプラズマエッチングの持続時間が短すぎるか又は選択性が高すぎる場合、基板２１０は、コーン形成に寄与する、かなりの量の汚染ポリマー、残留窒化物、又は酸化物粒子によって覆われ得る。第３のプラズマエッチングは、より速いフォトレジストエッチレートを有し得、これは、より小さな特徴寸法の臨界寸法（ＣＤ）制御に影響を与え得る。実際には、これは、第１のシャロートレンチ２４２に対して許容されるエッチング時間を制限し得る。これに対し、第２のシャロートレンチエッチングのより大きな特徴は、ＣＤ変動に対する感度が低く、より大きな特徴サイズは、第１のシャロートレンチエッチングよりも、厚いフォトレジスト及び／又は非晶質炭素マスク層を可能にし得る。低減されたＣＤ感度及びより厚いマスク層は、ポリマー及びエッチング遅延剤をより多く除去すると共に、より長い第３のプラズマエッチングを可能にする。第１及び第２のシリコンエッチングを類似の深さに保つことが望まれる場合、第４のプラズマエッチング時間は、第２のトレンチエッチングのために調節され得る。
第４のプラズマエッチングは、第１のシャロートレンチ２４２をエッチングするために精密調整される或る選択性プロファイルを有する。第４のプラズマエッチングの選択性プロファイルは、第１のシャロートレンチ２４２と第２のシャロートレンチ２５２との間に性能トレードオフを生じさせ得る。一方、第１のシャロートレンチ２４２のより小さな特徴寸法を達成することは、より高い選択性プロファイルに依存する。参考までに、トレンチ（例えば、２４２及び／又は２５２）をシリコン基板（例えば、２１０）内にエッチするための選択性プロファイルは、シリコン材料以外の１つ又は複数のエッチング遅延材料を除去する際にシリコン材料を除去するレートであり得る、シリコン選択比によって表すことができる。これらのエッチング遅延剤は、製造副産物及び／又はプロセス副産物とし得る。例えば、これらのエッチング遅延剤は、汚染エッチング副産物ポリマー、酸化物材料、窒化物材料、汚染粒子、及び／又は、第１及び第２のプラズマエッチングから残存する炭化水素材料を含み得る。
第２のシャロートレンチ２５２は第１のシャロートレンチ２４２より大きい幅を有するので、第２のシャロートレンチ２５２のエッチングされた表面は、第４のプラズマエッチングの間、より多くのエッチング副産物を受け取り易い。第２のシャロートレンチ２５２のエッチングされた側壁上に残される場合、これらのポリマー副産物は、下にあるシリコン材料のエッチングを遅らせるので、側壁のエッチレートを遅らせ得る。その結果、第２のシャロートレンチ２５２は、第１のシャロートレンチ２４２より小さい側壁勾配を有し得る。
しかしながら、第２のシャロートレンチ２５２の底部エッチングされた表面上に残されると、ポリマー副産物は高度に選択的なプロファイルのために、下にあるシリコン材料のエッチングを阻止し得る。その結果、第２のシャロートレンチ２５４の底部にトレンチコーン２５４、２５６、２５８が形成される。これらのトレンチコーン２５４、２５６、及び２５８は、トレンチ誘電体層の厚み分布（例えば、１４４）を乱し、これは、トレンチ誘電体層の或る部分にわたって電界障壁を下げ得る。このようにして、トレンチコーン形成が、第２のシャロートレンチ２５２を横切って高電界で動作する高電圧デバイスの性能に影響を与え得る。
例示の実施例は、高電圧オペレーションをサポートするシャロートレンチの第２のグループにおける高性能とともに、小さな特徴寸法を有するシャロートレンチの第１のグループにおける高精度を達成する解決策を提供する。記載される解決策は、シャロートレンチの第１のグループ（すなわち、高精度トレンチ）の形成をシャロートレンチの第２のグループ（すなわち、高性能トレンチ）の形成から分離するための２パスのエッチングプロセスを導入する。記載される解決策は、２経路エッチングプロセス（例えば、図３、４Ａ−４Ｅ）の高精度で高性能の利点で、１経路エッチングプロセス（例えば、図２Ａ−２Ｂ）の低コストで過度に簡素化されたアプローチをトレードオフする。
図３に示されるように、例えば、２パスのエッチングプロセスの方法３００は、第１のトレンチ形成プロセス３１０及び第２のトレンチ形成プロセス３２０によって実装され得る。第１のトレンチ形成プロセス３１０は、小さな特徴寸法の高精度に関連する第１のセットのエッチングパラメータで、シャロートレンチの第１のグループをエッチングするためのものである。第２のトレンチ形成プロセス３２０は、コーンの形成がほとんどないかまったくない高性能障壁に関連する第２のセットのエッチングパラメータで、シャロートレンチの第２のグループをエッチングするためのものである。一実装では、第１のトレンチ形成プロセス３１０は、第２のトレンチ形成プロセス３２０よりも前に行われ得る。このような実装の利点は、ウェハ表面が依然として平面である一方で、より小さな特徴をパターニングする容易さを含む。あるいは、第１のトレンチ形成プロセス３１０は、第２のトレンチ形成プロセス３２０の後に行われ得る。代替の実装は、有利にも、第１のトレンチ形成が第２のトレンチ形成よりプロセス欠陥を蓄積する可能性を低くすることを可能にする。
一態様に従って、第１及び第２のエッチングパラメータはシリコン選択比を含み得、シリコン選択比は、各々、１つ又は複数の製造工程及び／又はプロセス工程からエッチング遅延剤を取り除く際のシリコン材料を除去するレートとして理解され得る。例えば、エッチング遅延剤は、シリコン基板の上の誘電体層の除去から残された残留物又は汚染ポリマー、誘電体層からの残留酸化物又は窒化物、粒子汚染、又は、シリコンエッチングからのポリマー副産物を含み得る。より具体的には、エッチング遅延剤は、酸化物材料、窒化物材料、炭化水素材料、及びそれらの組み合わせから成り得る。
シャロートレンチの第１のグループに対して高精度エッチングを達成するために、第１のシリコン選択比は比較的高くなる。一実装では、例えば、第１のシリコン選択比は１０より大きくし得る。これに対し、第２のシリコン選択比は、シャロートレンチの第２のグループのエッチングの間、コーン形成を低減又は最小限にするように、比較的低くなる。一実装では、例えば、第２のシリコン選択比は５未満とし得る。
別の態様に従って、第１及び第２のエッチングパラメータは、各々、プラズマ異方性エッチングを制御するためのバイアス電力を含み得る。一般に、バイアス電力のレベルは、エッチングされる表面上へのイオン衝撃の量に対応する。大量のイオン衝撃は、比較的低シリコン選択比でエッチングされるシャロートレンチに対して、より大きな（すなわち、より垂直である）側壁勾配を生成するとともに、副産物及びトレンチコーンを除去するための物理的スパッタリングを提供し得る。
シャロートレンチの第１のグループに対して高精度エッチングを達成するために、第１のバイアス電力は比較的低い。これに対し、第２のバイアス電力はシャロートレンチの第２のグループのエッチングの間、コーン形成を低減又は最小限にするように比較的高い。一実装において、例えば、第２のバイアス電力は第１のバイアス電力より１．３〜２倍高くし得る。
更に別の態様に従って、第１及び第２のエッチングパラメータは、各々、それぞれのシャロートレンチの特徴寸法と、それぞれのシャロートレンチが位置する領域のトレンチ密度とを含み得る。上述の説明に適合して、シャロートレンチの第２のグループは、シャロートレンチの第１のグループより大きな特徴寸法を有し、一方、第１の領域は、第２の領域より大きなトレンチ密度を有する。
更に別の態様に従って、第１及び第２のエッチングパラメータは、各々、異なったエッチング時間を有するプロセス工程を含み得る。シャロートレンチの第１のグループをエッチングするための第１のパラメータエッチング時間は、シャロートレンチの第２のグループについての第２のパラメータエッチング時間と同じにすることができる。しかしながら、コーン形成を低減するために用いられる一層低い選択性工程のための第１のパラメータエッチング時間は、シャロートレンチの第１のグループにおけるプロファイル変化を回避し、シャロートレンチの第２のグループにおけるトレンチコーンを除去するための充分な時間を提供するために、第２のトレンチエッチングのための一層低い選択性工程のための第２のパラメータエッチング時間より小さくし得る。第４又は他のプロセス工程のためのエッチング時間は、第１及び第２のエッチングパラメータのための所望の深さを達成するように調整され得る。
２パスのエッチングプロセスの方法３００は工程３１２で開始され、これは、第１のマスクを基板の上にパターニングして、第１の領域を部分的に露出させ、第１の領域の外側の第２の領域を覆うことを含む。図４Ａに関して、例えば、第１のフォトレジストマスク４２０が、図２Ａに示され説明されたものと実質的に同じトポロジーで、誘電体層のスタック上に堆積される。特に、誘電体層のスタックは、シリコン基板４１０上の酸化物層４１２と、酸化物層４１２上の窒化物層４１４と、窒化物層４１４上のＢＡＲＣ層４１６とを含み得る。基板４１０及び誘電体層４１２、４１４、４１６の材料組成は、それぞれ、基板２１０及び誘電体層２１２、２１４、２１６と実質的に同じである。第１のフォトレジストマスク４２０は、第１のシャロートレンチをエッチングするための幾つかのエッチングサイトを画定するために、第１の領域４０２を部分的に露出させる開口４２２を備えてパターニングされる。第１のフォトレジストマスク４２０は、第２の領域４０４がエッチングされるのを防止するように、第２の領域４０４を完全に覆う。
工程３１２が行われた後、方法３００は工程３１４に進み、これは、第１のマスクによって露出された第１の領域の上の誘電体層をエッチングすることを含む。そして、工程３１４が行われた後、方法３００は工程３１６に進み、これは、第１のマスクによって露出された基板の第１の領域における及び第１のエッチングパラメータを用いる第１のシャロートレンチのエッチングが含まれる。図４Ｂを参照すると、例えば、第１の選択性エッチング４３０を行って、まず誘電体層４１２、４１４、４１６を除去し、次いで、第１のシャロートレンチ４４２を形成する。第１の選択性エッチング４３０は、図２Ｂに関して説明したのと実質的に同じエッチング工程を用いるプラズマ異方性エッチングとし得る。
例示の実施例と一貫して、第１のエッチングパラメータは、第１のシリコン選択比、プラズマエッチングを制御するための第１のバイアス電力、第１の特徴寸法、第１のトレンチ密度、第１のエッチング時間、又はそれらの組み合わせのうちの少なくとも１つを含む。第１のシリコン選択比は、第１のシャロートレンチ４４２の第１の特徴寸法における閾値精度を達成するために、１０より大きくし得る。また、第１のシリコン選択比は、第１のシャロートレンチ４４２の第１の特徴寸法の高精度を達成するために２０より大きくし得る。アプライドマテリアルのＤＰＳＩＩエッチャーを用いる例として、Ｃｌ２：０２：Ｎ２：ＳＦ６気体比を変化させることによって、シリコン、窒化物フィルム、酸化物フィルム間の選択比、又は、エッチポリマー副産物を変化させるようにエッチングプロセスが調整され得る。６００〜９００Ｗの範囲のソース電力、１００〜２００ワットの範囲のバイアス電力、３０〜９０ｍＴの範囲の圧力を有するエッチングプロセスレジームでは、１０より大きいシリコン対窒化物及び／又は酸化物エッチングレート比が１：Ｘ：０．２８：ＹのＣｌ２：０２：Ｎ２：ＳＦ６気体流量比を用いて達成され得、ここで、Ｘは０〜０．１とし得、Ｙは０〜０．０５とし得る。２０のシリコン対窒化物又は／酸化物エッチングレート比を達成するために、Ｘは０．０５〜０．２であり得、Ｙは０であり得る。
第１の特徴寸法は、第１のトレンチ幅と、第１のトレンチ間隔とを含み得る。一構成では例えば、第１のトレンチ幅は０．１μｍから３μｍの範囲とし得、第１のトレンチ間隔は０．１μｍの最小値を有し得る。第１の特徴寸法が比較的小さいため、第１のトレンチ密度は比較的大きく、１トレンチ／μｍ２〜５０トレンチ／μｍ２の範囲とし得る。
第３のプラズマエッチング工程の第１のエッチング時間は、第１のシャロートレンチ４４２の第１の特徴寸法における閾値精度を達成するために、２０秒未満とし得る。また、第１のエッチング時間は、第１のシャロートレンチ４４２の第１の特徴寸法の高精度を達成するために、１０秒か又はそれより短くし得る（例えば、アプライドマテリアルのＤＰＳＩＩエッチャーを用いるエッチングプロセスの実行は、３００〜５００Ｗのソース電力、５０〜１５０Ｗのバイアス電力、４〜２０ｍＴの圧力、及びＣＦ４／Ａｒのプロセスケミストリについて１：１の気体流量比で調節され得る）。第１のエッチングパラメータの工程４のための第１のバイアス電力は、第１のシャロートレンチ４４２の第１の特徴寸法における閾値精度を達成するために２５０Ｗ未満とし得る。また、第１のバイアス電力は、第１のシャロートレンチ４４２について、工程４の第１の特徴寸法における高精度を達成するために２００Ｗか又はそれより小さくし得る（例えば、アプライドマテリアルのＤＰＳＩＩエッチャーを用いる第４のエッチングプロセス工程の実行は、６００〜９００Ｗのソース電力、３０〜９０ｍＴの圧力、及び、Ｃｌ２：０２：Ｎ２プロセスケミストリーについて１：０．１５：０．３０の気体流量比で調節され得る）。
第１のシャロートレンチ４４２は各々第１の側壁勾配Ｑを有し得る。第１の特徴寸法が比較的小さいため、第１のシャロートレンチ４４２のエッチングプロファイルは、比較的高い第１のシリコン選択比にもかかわらず、比較的垂直である。このように、第１側壁勾配Ｑは比較的大きい。一実装において、例えば、第１の側壁勾配Ｑは７５度〜９５度とし得る。
工程３１６が行われた後、方法３００は工程３１８に進み、この工程は、第１のシャロートレンチ（例えば、第１のシャロートレンチ４４２）をエッチングした後に第１のマスク（例えば、フォトレジストマスク４２０）を除去する工程に関与する。除去工程は、酸素プラズマと、場合によってはそれに続く酸性／アルカリ性洗浄とに関与するアッシングプロセスによって実装され得る。第１のマスクを除去すると、第１の領域（例えば、４０２）の第１のシャロートレンチ（例えば、４４２）が露光され、第２の領域（例えば、４０４）は誘電体層（例えば、４１２、４１４、４１６）によって覆われたままである。
工程３１８が行われた後、方法３００は工程３２２に進み、この工程は、基板の上に第２のマスクをパターニングして、第２の領域を部分的に露出させ、第１の領域を覆うことに関与する。図４Ｃに関して、例えば、第２のフォトレジストマスク４２５が、エッチングされていない誘電体層のスタック上に堆積される。第２のフォトレジストマスク４２５は、第２のシャロートレンチをエッチングするためのエッチングサイトを画定するために、第２の領域４０４を部分的に露出する開口４２６を備えてパターニングされる。図４Ｃは１つの開口４２６のみを示すが、第２のフォトレジストマスク４２５は複数の開口４２６も備えてパターニングされ得る。第２のフォトレジストマスク４２５は、第１の領域４０２並びにその中に配置される第１のシャロートレンチ４４２が更にエッチングされるのを防止するように、第１の領域４０２を完全に覆う。
工程３２２が行われた後、方法３００は工程３２４に進み、この工程は、第２のマスクによって露出された第２の領域の上の誘電体層をエッチングする工程に関与する。そして、工程２２４が行われた後、方法３００は工程３２６に進み、この工程は、第２のマスクによって露出された基板の第２の領域の第２のシャロートレンチを、第１のエッチングパラメータとは異なる第２のエッチングパラメータを用いてエッチングすることに関与する。図４Ｄを参照すると、例えば、第２の選択性エッチング４３５を行って、誘電体層４１２、４１４、４１６を除去し、第２のシャロートレンチ４５２を形成する。第２の選択性エッチング４３５は、図２Ｂに関して説明したものと実質的に同じエッチング工程を用いるプラズマ異方性エッチングとし得る。
例示の実施例に適合して、第２のエッチングパラメータは、第２のシリコン選択比、プラズマエッチングを制御するための第２のバイアス電力、第２の特徴寸法、第２のトレンチ密度、第２のエッチング時間、又はそれらの組み合わせのうちの少なくとも１つを含む。第２のシリコン選択比は、第２のシャロートレンチ４５２におけるトレンチコーン形成を低減又は最小限にすることによって閾値性能を達成するために、５未満とし得る。また、第２のシリコン選択比は、第２のシャロートレンチ４５２におけるトレンチコーン形成を低減又は最小限にすることによって高性能を達成するために、３未満とし得る。例えば、アプライドマテリアルのＤＰＳＩＩエッチャーを用いると、Ｃｌ２：ＨＢｒ：ＣＦ４気体比を変化させることによって、シリコン、窒化物フィルム、酸化物フィルム、フォトレジスト又は非晶質炭素又はエッチングポリマー副産物間の選択比を変化させるようにエッチングプロセスが調整され得る。６００〜９００Ｗ範囲のソース電力、１００〜２００ワット範囲のバイアス電力、ｌ５〜５０ｍＴ範囲の圧力を用いるエッチングプロセスレジームに対して、５未満のシリコン対窒化物及び／又は酸化物エッチングレート比が、ｌ：４：ＸのＣｌ２：ＨＢｒ：ＣＦ４気体流量比を用いて達成され得、ここで、Ｘは０．０〜０．１とし得る。３未満のシリコン対窒化物又は／酸化物エッチングレート比を達成するために、Ｘは０．１〜０．８とし得る。
第２の特徴寸法は、第２のトレンチ幅と第２のトレンチ間隔を含み得る。一構成では、例えば、第２のトレンチ幅は３μｍから開始し得、第２のトレンチ間隔は、０．５μｍから開始し得る。比較的大きな第２の特徴寸法のため、第２のトレンチ密度は比較的低く、これは０．００１トレンチ／μｍ２〜１トレンチ／μｍ２の範囲とし得る。
第３のプラズマエッチング工程のための第２のパラメータエッチング時間は、第２のシャロートレンチ４５２におけるトレンチコーン形成を低減又は最小限にすることによって閾値性能を達成するために、１０秒以上とし得る。また、第３のプラズマエッチング工程のための第２のエッチングパラメータ時間は、第２のシャロートレンチ４５２におけるトレンチコーン形成を低減又は最小限にすることによって高性能を達成するために、２０秒より長くし得る（例えば、３００〜５００Ｗのソース電力、５０〜１５０Ｗのバイアス電力、４〜２０ｍＴの圧力、及びＣＦ４／Ａｒプロセスケミストリーについて１：１の気体流量比で、アプライドマテリアルのＤＰＳＩＩエッチャーを用いるエッチングプロセスを実行）。第２のエッチングパラメータの工程４のバイアス電力は、第２のシャロートレンチ４５２におけるトレンチコーン形成を低減又は最小限にすることによって閾値性能を達成するために、２５０Ｗ以上とし得る。また、第２のバイアス電力は、第２のシャロートレンチ４５２におけるトレンチコーン形成を低減又は最小限にすることによって高性能を達成するために、第４のエッチング工程において３００Ｗより大きくし得る（例えば、アプライドマテリアルのＤＰＳＩＩエッチャーを用いる第４のエッチングプロセス工程の実行は、６００〜９００Ｗのソース電力、３０〜９０ｍＴの圧力、及びＣｌ２／０２／Ｎ２プロセスケミストリーについて１：０．１５：０．３０の気体流量比で調節され得る）。
第２のシャロートレンチ４４２は、各々、第２の側壁勾配φを有し得る。シリコン選択比が比較的低いため、第２のシャロートレンチ４５２のエッチングプロファイルは、比較的大きな第２の特徴寸法にもかかわらず、比較的垂直である。このように、第２側壁勾配φは比較的大きい。副産物除去のスケールとの相関に関して、大きな第２の側壁勾配φは、第２のシャトートレンチ４５２の底部表面がトレンチコーンを実質的に含まないこと（すなわち、実質的にコーンのない表面）を示す。１つの指標として、例えば、第２の側壁勾配φは８５度より大きくし得る。別の指標として、例えば、第２の側壁勾配φは９０度より大きくし得る。更に別の指標として、例えば、第２の側壁勾配φは第１の側壁勾配Ｑから１５度のずれ（例えば、プラス又はマイナス）内とし得る。
特徴寸法の精度は第２のシャロートレンチ４５２をエッチングする際のより少ない懸念であるため、第２のフォトレジストマスク４２５は、第１のフォトレジストマスク４２０の第１の厚み４２４より大きい第２の厚み４２８を有し得る。より大きな第２の厚み４２８は、第１のエッチングされたエリアの完全なレジスト被覆を可能にし得る。代替的に、第２の厚み４２８は、よりシンプルで均一なプロセスフローのために、第１の厚み４２２と実質的に同じとし得る。
工程３２６が行われた後、方法３００は工程３２８に進み、この工程は、第２のシャロートレンチ（例えば、４５２）をエッチングした後に第２のマスク（例えば、第２のフォトレジストマスク４２５）を除去する工程に関与する。除去工程は、酸素プラズマ及び場合によってはそれに続く酸性／アルカリ性洗浄に関与する、アッシングプロセスによって実装され得る。第２のマスクを除去すると、第１の領域（例えば、４０２）における第１のシャロートレンチ（例えば、４４２）、並びに第２の領域（例えば、４０４）における第２のシャロートレンチ（例えば、４５２）が、さらなるプロセスのために露出される。
図４Ｅの集積回路４００に示すように、例えば、誘電体層（例えば、４１２、４１４、４１６）は、第２のフォトレジストマスク４２５を取り除いた後に剥離される。第１のシャロートレンチ４４２は、シリコン酸化物材料又は他の適切な誘電性材料を含み得る、第１のトレンチ誘電体４６２で充填される。同様に、第２のシャロートレンチ４５２は、二酸化シリコン材料又は他の適切な誘電性材料を含み得る、第２のトレンチ誘電体４６２で充填される。幾つかのレベル間誘電体層が、第１のシャロートレンチ４４２及び第２のシャロートレンチ４６４と同様に、基板４１０の上に形成される。一実装において、例えば、ＩＬＤ層は、第１のＩＬＤ層４７２、第２のＩＬＤ層４７４、及び第３のＩＬＤ層４７６を含み得る。ＩＬＤ層４７２、４７４、及び４７６の各々は、シリコン酸化物材料又は他の適切な誘電性材料を含み得る。
第２のトレンチ誘電体層４６４上に導電層４８２が形成される。導電層４８２は、ドープされたポリシリコン材料、金属性材料、又は合金を含み得る。導電層４８２は高電圧を受け取るように構成され、第２の隔離構造（すなわち、トレンチ４５２及びトレンチ誘電体４６４）と垂直に統合して高電圧デバイスを形成するための回路構成要素１５０として機能する。導電層４８２は、第２のＩＬＤ層４７２内に存在し得、導電ビア４８４を介してより高い金属層４８６に結合され得る。より高い金属層４８６は、第３のＩＬＤ層４７６内に存在し得る。
例示の実施例に適合して、「構成される」という用語は、１つ又は複数の有形の非一時的構成要素の構造的及び機能的特性を記述する。例えば、「構成される」という用語は、特定の機能を行うために設計され又は専用とされる特定の構成を有すると理解することができる。この理解の範囲内で、或るデバイスが、その特定の機能を行うためにイネーブルされ、活性化され、又は電力供給され得る有形の非一時的構成要素を含む場合、そのようなデバイスは、特定の機能を行うように「構成される」。「〜するように構成される」という用語は構成可能であることを包含し得るが、この用語はそのような狭い定義に限定されない。したがって、或るデバイスを記述するために用いられる場合、「〜するように構成される」という用語は、記述されたデバイスが必ずしも任意の時点で構成可能である必要はない。
特に、上述の構成要素（例えば、要素、リソースなど）によって行われる種々の機能に関して、そのような構成要素を記述するために用いられる用語は、特に指示がない限り、記述された構造と構造的に同等ではないにもかかわらず、記述された構成要素の特定された機能を行う（例えば、機能的に同等である）任意の構成要素に対応することが意図される。また、本明細書の特定の特徴が幾つかの実装のうちの１つだけに関して説明されているが、そのような特徴は任意の所与の又は特定の応用例に望ましくかつ有利となり得るように、他の実装の１つ又は複数の他の特徴と組み合わせることができる。
個別の実施例の文脈で本明細書に記載される幾つかの特徴は、単一の実施例において組み合わせて実装することもできる。逆に、単一の実施例の文脈で説明される様々な特徴は、複数の実施例で個別に、又は任意の適切なサブコンビネーションで実装することもできる。また、特徴は、特定の組み合わせにおいて作用するものとして上述され得るが、組み合わせからの１つ又はそれ以上の特徴が、幾つかの場合において、組み合わせから切り離すこともでき、組み合わせが、サブコンビネーション又はサブコンビネーションの変形とされ得る。
同様に、動作は特定の順序で図面に示されているが、そのような動作は示されている特定の順で、又は連続的な順で行われる必要はなく、幾つかの示された動作は、所望の結果を達成するために任意選択とし得る。状況によっては、マルチタスキング及び並列処理が好都合な場合もある。また、上述の実施例における様々なシステム構成要素の分離は、すべての実施例においてそのような分離を必要とするものとして理解されるべきではない。
本発明の特許請求の範囲内で、説明した例示の実施例に改変が成され得、他の配置が可能である。

Claims (26)

  1. 方法であって、
    第１のエッチングパラメータを有する基板の第１の領域において第１のシャロートレンチをエッチングすること、及び
    前記第１のエッチングパラメータとは異なる第２のエッチングパラメータで、前記第１の領域の外の前記基板の第２の領域において第２のシャロートレンチをエッチングすること、
    を含む、方法。
  2. 請求項１に記載の方法であって、
    前記第１のエッチングパラメータが第１のシリコン選択比を含み、
    前記第２のエッチングパラメータが、前記第１のシリコン選択比より低い第２のシリコン選択比を含む、
    方法。
  3. 請求項２に記載の方法であって、
    前記第１のシリコン選択比が１０より大きく、
    前記第２のシリコン選択比が５未満である、
    方法。
  4. 請求項２に記載の方法であって、
    前記第１のシリコン選択比が、酸化物材料、窒化物材料、及び炭化水素材料のうちの少なくとも１つを含むエッチング遅延剤を除去する間、シリコン材料を除去する第１のレートを規定し、
    前記第２のシリコン選択比が、前記酸化物材料、前記窒化物材料、及び前記炭化水素材料のうちの少なくとも１つを含む前記エッチング遅延剤を除去する間、前記シリコン材料を除去する第２のレートを規定する、
    方法。
  5. 請求項１に記載の方法であって、
    前記第１のエッチングパラメータが第１のバイアス電力を含み、
    前記第２のエッチングパラメータが、前記第１のバイアス電力より高い第２のバイアス電力を含む、
    方法。
  6. 請求項１に記載の方法であって、
    前記第１のエッチングパラメータが、前記第１のシャロートレンチの第１の特徴寸法と、前記第１の領域の第１のトレンチ密度とを含み、
    前記第２のエッチングパラメータが、前記第２のシャロートレンチの第２の特徴寸法と、前記第２の領域の第２のトレンチ密度とを含み、前記第２の特徴寸法が前記第１の特徴寸法より大きく、前記第２のトレンチ密度が前記第１のトレンチ密度より小さい、
    方法。
  7. 請求項６に記載の方法であって、前記第２のシャロートレンチが８５度より大きいトレンチ勾配を有する、方法。
  8. 請求項１に記載の方法であって、
    前記第１のシャロートレンチをエッチングすることが、第１のプラズマ時間エッチングを行うことを含み、
    前記第２のシャロートレンチをエッチングすることが、前記第１のシャロートレンチをエッチングする前又は後に第２のプラズマ時間エッチングを行うことを含む、
    方法。
  9. 請求項１に記載の方法であって、
    前記第１のシャロートレンチを前記エッチングする前に、前記第１の領域を部分的に露出させて前記第２の領域を覆うために、前記基板の上に第１のマスクをパターニングすること、
    前記第１のシャロートレンチを前記エッチングした後に前記第１のマスクを除去すること、
    前記第２のシャロートレンチを前記エッチングする前に、前記第２の領域を部分的に露出させて前記第１の領域を覆うために、前記基板の上に第２のマスクをパターニングすること、及び
    前記第２のシャロートレンチを前記エッチングした後に前記第２のマスクを除去すること、
    を更に含む、方法。
  10. 請求項１に記載の方法であって、
    前記第１のシャロートレンチの前記エッチング及び前記第２のシャロートレンチの前記エッチングの前に、前記第１の領域及び第２の領域の上で誘電体層をエッチングすることを更に含み、
    前記誘電体層が、シリコン酸化物層、シリコン窒化物層、又は炭化水素層のうちの少なくとも１つを含む、
    方法。
  11. 方法であって、
    第１のシリコン選択比で、基板の第１の領域において第１のシャロートレンチをエッチングすること、及び
    第２のシリコン選択比で、前記第１の領域の外の前記基板の第２の領域において第２のシャロートレンチをエッチングすること、
    を含み、
    前記第２のシャロートレンチが、前記第１のシャロートレンチより大きな特徴寸法を有し、前記第２の領域が、前記第１の領域より低いトレンチ密度を有し、前記第２のシリコン選択比が前記第１のシリコン選択比より低い、
    方法。
  12. 請求項１１に記載の方法であって、前記第１のシリコン選択比が１０より大きく、前記第２のシリコン選択比が５未満である、方法。
  13. 請求項１１に記載の方法であって、
    前記第１のシリコン選択比が、酸化物材料、窒化物材料、及び炭化水素材料のうちの少なくとも１つを含むエッチング遅延剤を除去する間、シリコン材料を除去する第１のレートを規定し、
    前記第２のシリコン選択比が、前記酸化物材料、前記窒化物材料、及び前記炭化水素材料のうちの少なくとも１つを含む前記エッチング遅延剤を除去する間、前記シリコン材料を除去する第２のレートを規定する、
    方法。
  14. 請求項１１に記載の方法であって、前記第２のシャロートレンチが８５度より大きいトレンチ勾配を有する、方法。
  15. 請求項１１に記載の方法であって、
    前記第１のシャロートレンチをエッチングすることが、第１のプラズマ時間エッチを行うことを含み、
    前記第２のシャロートレンチをエッチングすることが、前記第１のシャロートレンチをエッチングする前又は後に第２のプラズマ時間エッチを行うことを含む、方法。
  16. 請求項１１に記載の方法であって、
    前記第１のシャロートレンチを前記エッチングする前に、前記第１の領域を部分的に露出させて前記第２の領域を覆うため、前記基板の上に第１のマスクをパターニングすること、
    前記第１のシャロートレンチを前記エッチングした後に前記第１のマスクを除去すること、
    第２のシャロートレンチを前記エッチングする前に、前記第２の領域を部分的に露出させて前記第１の領域を覆うため、前記基板の上に第２のマスクをパターニングすること、及び
    前記第２のシャロートレンチを前記エッチングした後に前記第２のマスクを除去すること、
    を更に含む、方法。
  17. 請求項１１に記載の方法であって、
    前記第１のシャロートレンチの前記エッチング及び前記第２のシャロートレンチの前記エッチングの前に、前記第１の領域及び第２の領域の上で誘電体層をエッチングすること、
    を更に含み、
    前記誘電体層が、シリコン酸化物層、シリコン窒化物層、又は炭化水素層のうちの少なくとも１つを含む、
    方法。
  18. 集積回路であって、
    表面を有する半導体基板、
    前記表面に沿った第１の隔離構造であって、第１の特徴寸法及び第１の側壁勾配を有する、前記第１の隔離構造、
    前記表面に沿った第２の隔離構造であって、前記第１の特徴寸法より大きい第２の特徴寸法を有し、前記第１の側壁勾配から１５度の偏位内の第２の側壁勾配を有する、前記第２の隔離構造、
    前記第１の隔離構造によって横方向に隔離されるトランジスタ構造、及び
    前記第２の隔離構造を統合する回路構成要素、
    を含む、集積回路。
  19. 請求項１８に記載の集積回路であって、前記回路構成要素が、抵抗器、インダクタ、又はコンデンサのうちの少なくとも１つを含む、集積回路。
  20. 請求項１８に記載の集積回路であって、前記回路構成要素が、横方向拡散ＭＯＳトランジスタのゲート構造を含む、集積回路。
  21. 請求項１８に記載の集積回路であって、前記トランジスタ構造が、ＭＯＳトランジスタ又はバイポーラ接合トランジスタの少なくとも１つを含む、集積回路。
  22. 請求項１８に記載の集積回路であって、前記トランジスタ構造がメモリセルトランジスタを含む、集積回路。
  23. 請求項１８に記載の集積回路であって、前記第２の側壁勾配が８５度より大きい、集積回路。
  24. 請求項１８に記載の集積回路であって、
    前記半導体基板が、前記第１の領域と第２の領域に分けられ、
    前記第１の領域が、前記第２の領域より高い構成要素密度を有し、
    前記第１の隔離構造が前記第１の領域内に配置され、
    前記第２の隔離構造が前記第２の領域内に配置される、
    集積回路。
  25. 請求項１８に記載の集積回路であって、
    前記第１の特徴寸法が第１のトレンチ幅を含み、
    前記第２の特徴寸法が、前記第１のトレンチ幅より少なくとも２倍大きい第２のトレンチ幅を含む、
    集積回路。
  26. 請求項１８に記載の集積回路であって、
    前記第１の特徴寸法が第１のトレンチ間隔を含み、
    前記第２の特徴寸法が、前記第１のトレンチ間隔より少なくとも２倍大きい第２のトレンチ間隔を含む、
    集積回路。
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