JP2007311659A

JP2007311659A - 半導体装置の製造方法

Info

Publication number: JP2007311659A
Application number: JP2006140761A
Authority: JP
Inventors: Koji Isaji; 晃司伊左次
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2006-05-19
Filing date: 2006-05-19
Publication date: 2007-11-29

Abstract

【課題】半導体基板上又は中に存在する複数の凹部に埋め込まれた同一材料から形成される表面層が平坦化された半導体装置の製造方法を提供する。
【解決手段】半導体基板上又は中に存在する複数の凹部に同一材料を埋め込み、該同一材料１０７で形成される表面層を平坦化するに際して、表面層中エッチングのレートを低くすべき領域にエネルギービーム照射１１０を予め行うことにより表面層の緻密化をし、次いでエッチングを行って平坦化することを特徴とする半導体装置の製造方法。
【選択図】図１−２

Description

本発明は半導体装置の製造方法に関する。

従来使用されていたLOCOS (Local Oxidation of Silicon：局所酸化)型の素子分離は、半導体装置が微細化するにつれてバーズビークやシニングにより素子分離特性が劣化するという問題点が顕著になり、半導体素子の高集積化の妨げとなった。これを解決するために開発されたトレンチ型素子分離(Shallow Trench Isolation (STI)：極浅溝素子分離)は、基板に形成されたトレンチ(溝)にシリコン酸化膜を充填することにより素子分離を行う。この技術により、バーズビーク、シニングの問題はなくなった。

トレンチ型素子分離は一般に以下のように行われる(図２)。
先ず、半導体基板201上に熱酸化膜202を形成し、この熱酸化膜上にLPCVD (Low Pressure Chemical Vapor Deposition：減圧化学的気相成長)法により、シリコン窒化膜203を形成する。
次に、フォトリソグラフィ及びドライエッチングを用いて、素子分離領域を形成しようとする領域のシリコン窒化膜203、熱酸化膜202及び半導体基板201を所定の深さまで除去し、トレンチを形成する。

続いて、熱酸化を行ってトレンチの底面及び側壁に熱酸化膜206を形成した後、CVD (Chemical Vapor Deposition：化学的気相成長)法によりトレンチ内を埋め込むようにシリコン酸化膜207を全面に厚く堆積させ、熱処理あるいは熱酸化を用いてシリコン酸化膜207の緻密化を行う。
その後、CMP (Chemical and Mechanical Polishing：化学機械研磨)によりシリコン窒化膜203が露出するまでシリコン酸化膜207を研磨して除去し(図２(ａ))、次いで熱リン酸を用いたウェットエッチングによりシリコン窒化膜203を除去する(図２(ｂ))ことでトレンチ型素子分離が完成する。

しかしながら、トレンチ内を埋め込むように厚く堆積したシリコン酸化膜のCMP法による従来の平坦化には、素子分離パターンの疎密に起因した次のような課題があった。

CMP法によって、シリコン酸化膜はシリコン窒化膜が露出するまで研磨されるが、パターンの疎密に依存する研磨速度のバラツキが大きく、ストッパであるシリコン窒化膜に対するシリコン酸化膜の研磨速度選択比を大きくできないため、シリコン窒化膜はストッパとしての機能を十分に果たすことができなかった。すなわち、或る特定の地点のシリコン窒化膜303、403が露出した時点で研磨を停止しても、或るパターン領域では十分に研磨されておらずシリコン酸化膜307が残り(図３(ａ))、及び/又は、別のパターン領域ではシリコン酸化膜407及びシリコン窒化膜403を過剰に研磨してしまい(図４(ａ))、膜厚(又は膜高)にバラツキが生じていた。

また、トレンチ内を埋め込むように堆積したシリコン酸化膜等によって、パターンに依存してウエハ内やチップ内に膜厚のバラツキが生じた場合にも、その後のCMPにより研磨不足及び/又は過剰研磨が起きた。

このように、CMPによる素子分離領域上面の平坦化は十分ではなかった。このため、素子分離領域の上面位置はウエハやチップ内で一定せず(図３(ｂ)及び図４(ｂ))、その上に配線等のパターンを形成すると形成不良が生じ、半導体素子の電気的特性が劣化していた。半導体素子の電気的特性の劣化は、LSIの歩留りの低下を引き起こしていた。

ウエハ内やチップ内のパターン疎密に起因する不良平坦化の問題を解決するために、現在、ダミーパターンを配置してウエハ内やチップ内のパターン疎密を緩和する技術が用いられている(例えば特開２０００−２２３４９２号公報：特許文献１)。

しかし、ダミーパターンを用いる場合、露光マスクのデータ量が極めて大きくなり、マスクレイアウト作成作業に多大な労力と時間を費やしてしまう。また、ダミーパターンを最適化するためには、ダミーパターンのレイアウト設計、設計に基づくダミーパターンを用いるCMPの試行、その結果に基づくレイアウトの再設計、再設計パターンを用いるCMPの試行、再々設計、．．．という繰り返しが必要となる。このため、最終的なレイアウト決定までに多大な労力、時間及び費用を費やさなければならないという問題が生じる。

更に、ダミーパターンは、広い素子分離領域上には配置できるが、大面積キャパシターのような素子の上方では用いることができず、このような素子を有する半導体基板上でのパターン疎密に依存する研磨バラツキを解消することができない。

特開２０００−２２３４９２号公報

本発明の目的は、半導体基板上又は中に存在する複数の凹部に埋め込まれた同一材料から形成される表面層が、例えば製造された半導体装置の性能及び/又は後続の製造工程の適用に影響しない程度にまで平坦化された、すなわち該表面層の厚さ又は高さのバラツキが減少した半導体装置の製造方法を提供することである。

本発明により、半導体基板上又は中に存在する複数の凹部に同一材料を埋め込み、該同一材料で形成される表面層を平坦化するに際して、表面層中エッチングのレートを低くすべき領域にエネルギービーム照射を予め行うことにより表面層の緻密化をし、次いでエッチングを行って平坦化することを特徴とする半導体装置の製造方法が提供される。

本発明によれば、半導体基板上又は中に存在する複数の凹部に埋め込まれた同一材料から形成される表面層の厚さ又は高さのバラツキが減少して平坦性が向上した半導体装置の製造が可能となる。この結果、該表面層の厚さ又は高さのバラツキに起因する最終製品たる半導体装置の電気的特性の許容できないバラツキの発生を抑制することができる。特に、表面層が、その上に配線等のパターンが形成される素子分離絶縁膜層又は層間絶縁膜層である場合、該パターンの形成不良を抑制することができる。したがって、本発明によれば製造される半導体装置の歩留りが向上する。

本発明によれば、ダミーパターンを配置することなく表面層の平坦性を向上させることができる。このため、例えば大面積キャパシタのようなダミーパターンを配置できない素子の上方においても平坦性を向上させることができる。また、ダミーパターンの設計に要する労力、時間及び費用を削減することができる。また、ダミーパターンを配置する場合には考慮しなければならない位置合わせ用マーク(アラインメントマーク)の検出精度及び/又はフォトリソグラフィの解像限界に制限されることなく、半導体素子を微細化及び高集積化することが可能となる。

本発明によれば、ダミーパターンを配置する場合であっても、その設計を簡略化できる(最適化する必要がない)ので、ダミーパターンの設計に要する労力、時間及び費用を大幅に低減させる一方で平坦性を向上させることができる。
本発明によれば、エネルギービームの照射条件を変更することにより、簡潔かつ随時に平坦性を調整できる。

本発明の構成について以下に説明する。

本発明において、表面層の「平坦化」とは、必ずしも表面層の上面を面一とすることまでは要さないが、層の厚さ若しくは高さのバラツキ(変動)又は層の上面に存在する段差を、製造された半導体装置の性能及び/又は後続の製造工程の適用に問題を生じない程度の範囲内、例えば、所望する最終の層の厚さ又は高さ±10％、好ましくは±５％、より好ましくは±３％、更に好ましくは±１％内に収めることをいう。ここで、高さの変動は離散的であっても、連続的であってもよい。

半導体基板上又は中に存在する凹部は、その目的、機能、形状、大きさを問わず、任意の窪みであり得る。例えば、凹部として、半導体基板中に形成されたトレンチ(トレンチを形成するために半導体基板上に形成されたマスク層(例えばシリコン窒化膜層など)を側壁として含めて「トレンチ」と呼ぶこともある)、好ましくは素子分離膜用トレンチ、半導体基板上に設けられた複数の突出構造物(例えばゲート電極)に挟まれるか又は囲まれた領域、キャパシタ、特に大面積キャパシタ形成用の凹部などが挙げられる。

凹部を埋め込む同一材料(以下、単に「埋め込み材料」ともいう)は、当該分野で使用することができる任意の材料であり、例えばシリコン酸化膜、シリコン窒化膜、低誘電率材料膜(例えばSiOF)であり得る。
埋め込み材料は、当該分野で一般に使用される成膜技術により、例えばCVD法、特にHDPCVD (High Density Plasma Chemical Vapor Deposition：高密度プラズマ化学的気相成長)法又はBPSGのリフローにより、凹部に埋め込むことができる。埋め込み材料は、凹部を埋め込み、更に半導体基板の全面を覆うように堆積されてもよい。

凹部が素子分離用トレンチである場合、該トレンチ(例えば深さ160〜500nm)は、例えば、先ず、半導体基板表面に第１のシリコン酸化膜(例えば厚さ２〜20nm)及びシリコン窒化膜(例えば厚さ50nm〜200nm)を形成し、次いで、該シリコン窒化膜上にレジストマスクを用いて素子分離領域のパターンを作成し、その後、前記シリコン窒化膜、シリコン酸化膜及び半導体基板をエッチングして形成することができる。素子分離領域用トレンチ内に露出したシリコン基板表面には第２のシリコン酸化膜(例えば厚さ１〜30nm)を形成してもよい。埋め込み材料は例えばシリコン酸化膜であり得、素子分離用トレンチを埋め込むように、半導体基板上の全面を覆って堆積させる。堆積する膜厚は、シリコン酸化膜の厚さとシリコン窒化膜の厚さとトレンチの(半導体基板表面からの)深さの総和より大きく、例えば０〜100nm大きくする。

表面層は、埋め込み材料を凹部に埋め込んで形成された後、エネルギービーム照射の前に、厚さ方向に少なくとも一部を除去されてもよく、半導体基板上の一部領域(例えば凹部でない領域の一部又は全部)では厚さ方向に全て除去されてもよい。ここで、厚さ方向にその一部を除去される表面層の領域は、後にエネルギービームを照射される領域に限られない。したがって、埋め込み材料で形成される表面層は、エネルギービーム照射の時点で、半導体基板上の全面を覆っている必要はなく、しかも、半導体基板上に、複数の不連続膜の層(例えば複数の凹部に完全に埋め込まれた膜の層)として位置していてもよい。

上記の表面層の少なくとも一部除去(以下、単に「表面層の一部除去」という)は、当該分野において公知の技術、例えば研磨及び/又はエッチング、特に従来の平坦化技術に用いられる研磨(例えばCMP法による)及び/又はエッチング(例えばドライエッチングによる)によって行うことができる。この表面層の一部除去の際には、埋め込み材料とは異なる材料で形成される別の層も同時にその一部又は全部が除去されてもよい。表面層の一部除去は、半導体基板上の少なくとも一部でそのような別の層(例えば、凹部の側壁頂部を構成する層)が露出するか又はその一部が除去された時点で停止されてもよい。ここで、この別の層は、好ましくは、表面層の一部除去に用いられる研磨法及び/又はエッチング法による研磨速度及び/又はエッチングレートが、埋め込み材料で形成される表面層より低い。

平坦化すべき表面層は、エネルギービーム照射の時点で半導体基板上に存在する、埋め込み材料で形成される表面層の全てであってもよく、一部であってもよい。平坦化すべき表面層が半導体基板上に存在する当該表面層の一部である場合、当該表面層の残りの部分は平坦化のためのエッチング工程で完全に除去され得る。平坦化すべき表面層は、例えば下地の凹凸に起因して、及び/又は表面層の一部除去時に埋め込み材料の層と同時に除去される他の材料(埋め込み材料より研磨速度及び/又はエッチングレートが低い)の層とが不均一に混在する(２つの層の分布に粗密が存在する)ことに起因して、エネルギービーム照射の時点で、例えば製造された半導体装置の性能及び/又は後続の製造工程の適用に望ましくない程度に、層上面に高さのバラツキ(変動)又は段差を有し得る。

エネルギービームは、平坦化すべき表面層中エッチングのレートを低くすべき領域に照射する。このとき、エネルギービームは、製造された半導体装置の性能及び/又は後続の製造工程の適用に問題を生じない限り、半導体基板上の他の材料で形成される別の層に照射されてもよい。

エネルギービームは、照射により層の緻密化を生じ得るエネルギービームであれば特に限定されず、例えばアニールに用いられ得るエネルギービームであり得る。エネルギービームとしては、例えば、電子ビームのような荷電粒子ビーム、レーザービーム及び紫外線ビームのような電磁波ビームが挙げられる。

エネルギービームの照射領域では照射したエネルギー総量に依存して表面層が緻密化する。その結果、平坦化すべき表面層中に、後続のエッチング工程で採用するエッチング方式によるエッチングレートがより高い領域(最も高い領域は非照射領域)及びより低い領域が形成される。例えば、表面層がHDPCVDシリコン酸化膜の場合、エネルギービームの照射により、そのエッチングレートは、例えば49％HFを純水により1：100に希釈した希フッ酸を温度24℃にて用いるウェットエッチングの場合、照射前の約5.0〜約10.0nm/秒(堆積条件に依存する)から約3.4nm/秒(熱酸化シリコン酸化膜の値に等しい)まで変化させることができる。このエッチングレートの差に基づいて、後続のエッチングで、異なる高さの上面を有する表面層を平坦化することができる。

表面層中エッチングのレートを低くすべき領域(すなわち、エネルギービーム照射を行う領域；以下、単に「照射領域」と呼ぶ)は、一般には、平坦化すべき表面層の最高位の上面より、所定の許容範囲を超えて低い上面を有する表面層中の領域である。許容範囲は、製造される半導体装置の所望の性能、後続の製造工程に対する影響、歩留りの期待値などを勘案して決定されるが、例えば、所望する最終の高さ(又は厚さ)の20％、好ましくは10％、より好ましくは６％、更に好ましくは２％であり得る。

平坦化すべき表面層の上面の高低差は、例えば、エネルギービーム照射の前に半導体基板上の表面層の厚さ分布又は高さ分布を測定することにより容易に決定できる。半導体基板上の膜厚分布又は高さ分布は、当該分野で公知の方法により、例えば、偏光解析法(特に、分光エリプソメトリ)により又は段差測定器により測定することができる。

表面層の厚さ分布又は高さ分布はエネルギービーム照射を行う前に常に測定してもよいが、或る程度の再現性があれば、例えば或る１回の製造で測定した分布を、同条件の他の製造における推定分布として採用することができる。実測分布又はこれに基づく推定分布を採用する場合には、実際の上面の高低差に即して、より高精度な平坦化を実現できるだけでなく、パターンの疎密に起因しない(例えば研磨材の経時変化に起因する)研磨バラツキによる厚さ若しくは高さのバラツキ及び/又は研磨バラツキによらない厚さ若しくは高さのバラツキも減少させることができる。

或いは、照射領域はまた、当該分野における経験上、平坦化すべき表面層の上面の高低差が所定の許容範囲を超えている可能性が高いことを示す指標に基づいて決定してもよい。このような指標の一例として、例えば平坦化すべき表面層がエネルギービーム照射の前に研磨又はエッチングされている場合、その研磨又はエッチングのストッパとして機能する層(例えば凹部の側壁頂部を構成する層)の分布又はパターンの疎密が挙げられる。

ストッパ層の分布又はパターンが密である領域では、平坦化すべき表面層の研磨速度又はエッチングレートも低くなる一方、疎である領域(例えば面積占有率で30％未満である領域)では、平坦化すべき表面層の研磨速度又はエッチングレートは変化しない。このため、ストッパ層の分布又はパターンが疎である領域では、密である領域と比較してその上面が許容範囲を超えて低くなっている蓋然性が高いと当該分野において理解されている。事実、半導体装置のデザインルール(又はマスクレイアウトルール)では、CMPによる平坦化での平坦性を確保するためには、マスク密度を30％以上(例えば30％〜80％)に設定することが規定されている。

この理解に基づけは、照射領域は、例えば、半導体基板上の任意の領域のうち、エネルギービーム照射の時点で、平坦化すべき表面層が70％〜100％を占有し、ストッパ層が０％〜30％を占有する領域を選定し得る。照射領域として、凹部の占有率が70％〜100％である任意の領域を選定することもできる。凹部が素子分離用トレンチである場合には、照射領域は、設計上、素子分離領域が70％〜100％を占有し、活性領域が０％〜30％を占有する領域を選定してもよい。

照射領域の決定は、例えば、半導体基板上を区画して、区画ごとに照射すべきか(すなわちエッチングレートを低くすべきか)否かを決定することにより行ってもよい。区画は、任意の形状及びサイズであり得るが、好ましくはサイズが４μm×４μm〜10μm×10μmの区画である。

照射領域と非照射領域との間でエッチングレートの差が大きすぎると、後続のエッチング工程におけるエッチング時間の制御が困難となり、他方、小さすぎるとエッチングに時間がかかり過ぎるか又は可能な範囲のエッチング量では平坦化ができなくなる。このため、照射領域(エッチングレートを低くすべき領域)のエッチングレートは、非照射領域のエッチングレートの10％〜60％となるようにするのが好ましい。

照射領域では、照射する領域を区画して、区画ごとに照射条件を設定してもよい。照射条件を設定する区画単位は、エネルギービームの照射/非照射を決定するために使用した区画単位であってもよい。区画ごとに変え得る照射条件は、変えることによってエネルギービームによる層の緻密化の程度が変化して、後続のエッチング工程で用いるエッチング方式によるエッチングレートに差を生じる条件(例えば、照射回数、照射エネルギー及び照射時間)のいずれか１以上である。区画ごとに照射条件を変えることにより、区画ごとにエッチングレートを調整できるので、より高精度な平坦化を実現できる。

特に、照射領域内で、平坦化すべき表面層の上面の高低差が許容範囲を超える場合、照射領域を２以上の区画に分割し、上面がより低位の区画には、より高位の区画と比較して、後続のエッチング工程でのエッチングレートがより低くなるような照射条件でエネルギービームを照射してもよい。例えば、HDPCVDシリコン酸化膜の場合、区画ごとに照射条件を変えてエネルギービームを照射することにより、希フッ酸又は緩衝フッ酸でのウェットエッチングによるエッチングレートを区画ごとに約10.0nm/秒〜約3.4nm/秒の任意の値とすることが可能である。

エネルギービームの照射条件は、各々の照射領域(又は照射区画)で目的の高さを超えて存在する平坦化すべき表面層の厚さに基づいて決定することができる。ここで、「目的の高さ」とは、当該表面層を平坦化しようとする半導体基板上の高さを意味するが、これは、所望する最終の高さであってもよいし、又は、より高位であり、所望する最終の高さとするためには更なるエッチングを要する高さであってもよい。

平坦化すべき表面層又は凹部の面積占有率に基づいて照射領域を決定する場合、エネルギービームの照射条件は、各々の照射領域(又は照射区画)における該面積占有率に基づいて決定してもよい。このとき、隣接する領域、更には近接する領域の面積占有率も考慮してよい。平坦化すべき表面層又は凹部の面積占有率がより高い領域では、エッチングレートがより低くなるような照射条件とする。

エネルギービームは、公知の方法、例えばマスク(例えばステンシルマスク)を用いる方法又は描画データを直接描写する方法を用いて照射する。エネルギービームは、表面層の溶解が起きない照射エネルギーで照射することができる。例えば、表面層がHDPCVDシリコン酸化膜である場合、溶解が起きないエネルギービームのエネルギーは約780mJ/秒以下であり得る。

例えば、HDPCVDシリコン酸化膜は、約560〜約760mJ/秒のエネルギーにて約150〜約300秒間レーザービームを照射すると、膜密度の増加及び/又は膜中の欠陥の減少が起きて緻密化され、そのエッチングレートが、例えば49％HFを純水により１:100に希釈した希フッ酸を温度24℃にて用いるウェットエッチングの場合には照射前の約6.0nm/秒から約4.0nm/秒に変化する。照射条件(例えば、照射エネルギー、照射時間、照射回数のいずれか１以上)を変えて照射する総エネルギーを適宜変化させることで、より高度に又はより低度に緻密化したシリコン酸化膜を得ることが可能である。HDPCVDシリコン酸化膜以外の膜についても同様である。必要な照射条件は、例えば予備実験により、当業者に容易に決定され得る。

エッチングは、ドライエッチング又はウェットエッチングのいずれでもあり得るが、ウェットエッチングが好ましい。エッチングは、エネルギービームを照射したか否かにかかわらず、半導体基板上に位置する当該表面層の上面全面に対して行うことができる。

ウェットエッチングは平坦化すべき表面層の材料に応じて公知の方法に従って行うことができる。例えば表面層がシリコン酸化膜である場合、フッ素溶液、例えば希フッ酸又は緩衝フッ酸のいずれかのフッ素混合溶液(例えば希フッ酸とフッ化アンモニウムとの混合溶液)を用いて行う。HDPCVDシリコン酸化膜の場合、希フッ酸又は緩衝フッ酸を用いるウェットエッチングのエッチングレートは、例えば49％HFを純水により1：100に希釈した希フッ酸を温度24℃にて用いた場合、非照射時には約5.0〜約10.0nm/秒であり(堆積条件にも依存する)、熱酸化時には約3.4nm/秒である。

この時点で、平坦化すべき表面層は、照射領域で、非照射領域に比してエッチングレートが低いので、このエッチング工程で同一条件にて所定時間のエッチングを行うことにより、照射領域と非照射領域との又は照射条件が異なる照射領域間で異なる高さの上面を有する表面層を平坦化することができる。

エッチングの所定時間は、照射領域と非照射領域との間における平坦化すべき表面層の上面の高低差及び本エッチング工程で用いるエッチング方式によるエッチングレート差に基づいて容易に決定することができる。上面の高低差については上記のとおりである。本エッチング工程で用いるエッチング方式によるエッチングレート差は、例えば、平坦化すべき表面層と同じ素材の膜を用いて行う照射・エッチングの予備試験によって、当業者に容易に決定することができる。

本発明の方法において、上記の平坦化工程以外の半導体装置製造工程は、特に制限されず、任意の製造工程を採用できる。

本発明の方法は、例えば、平坦化のためのエッチング工程の後に、平坦化した表面層を更にエッチングする工程を含んでもよい。この追加のエッチング工程は、例えば、平坦化のためのエッチング工程において、平坦化すべき表面層の上面が半導体基板上で所望する最終の高さより高い位置で平坦化される場合に特に適切である。追加のエッチング工程におけるエッチング方式は、平坦化のためのエッチング工程におけるエッチング方式と同じであってもよいし、異なってもよいが、好ましくは同じである。

エネルギービーム照射による表面層の緻密化によって、追加のエッチング工程で採用するエッチング方式のエッチングレートに、照射領域と非照射領域との間で差が生じている場合、平坦化した表面層を更に処理して差をなくしてもよい。そのような処理は、例えば熱処理又は熱酸化である。熱処理又は熱酸化の温度及び時間は、表面層を(更に)緻密化するに必要な温度及び時間であればよく、そのような温度及び時間は当業者に容易に決定され得る。例えば酸化シリコン膜の場合、熱処理の温度は800〜1100℃であり得、熱処理の時間は30分〜180分であり得る。

本発明の方法は、他の公知の「平坦化」技術と併せて用いることができる。例えば、簡略化した(最適化していない)ダミーパターンの設置と組み合せることにより、エネルギービーム照射時点での表面層の厚さ又は高さのバラツキが或る程度減少し得るので、本発明による平坦化をより迅速に及び/又はより簡潔に行うことができる。

以下に、本発明による半導体装置の製造方法を、図を参照しながら具体的に説明する。
実施例は本発明を説明するための単なる例示に過ぎない。本発明は実施例に限定されるものではなく、本明細書の記載及び添付の図面に基づいて当業者が認識する多くの態様を包含する。

本実施例は、本発明の半導体装置の製造方法における平坦化工程を素子分離絶縁膜の平坦化に適用した一例である。

先ず、図１(ａ)に示すように、シリコン基板101の表面上に例えば厚さ10nmのシリコン酸化膜102を熱酸化により形成し、シリコン酸化膜102の上に例えば厚さ100nmのシリコン窒化膜103をLPCVD法により形成し、シリコン窒化膜103の上にレジスト膜を塗布し、露光現像することによりレジストパターン104を形成する。レジストパターン104は、素子形成領域(活性領域)となる領域上に形成され、開口部が素子分離領域を画定する。

次に、図１(ｂ)に示すように、レジストパターン104をエッチングマスクとして、シリコン窒化膜103、シリコン酸化膜102及びシリコン基板101をエッチングし、シリコン基板101表面上に例えば深さ300nmのトレンチ105を形成する。シリコン窒化膜103及びシリコン酸化膜102のエッチングには、例えばCF₄＋CHF₃＋Ar＋O₂混合ガスを用い、シリコン基板101のエッチングには、例えばCl₂＋O₂混合ガスを用いる。その後レジストパターン104を除去する。
なお、トレンチ105の形成には、マスクとして、レジストパターン104の代わりに、パターニングされたシリコン窒化膜103及びシリコン酸化膜102を用いてもよい。

次いで、図１(ｃ)に示すように、トレンチ105の側面に露出したシリコン基板表面に、熱酸化法を用いて、例えば厚さ10nmのシリコン酸化膜106を形成する。
或いは、ラジカル酸化法を用いて、トレンチ105の側面に露出したシリコン窒化膜表面にもシリコン酸化膜106を形成してもよい。

続いて、図１(ｄ)に示すように、半導体基板上にHDPCVD (High Density Plasma Chemical Vapor Deposition：高密度プラズマ化学的気相成長)により、シリコン酸化膜107をトレンチ105が埋まるように例えば厚さ450nmで堆積する。シリコン酸化膜107の形成には、ソースガスとしてSiH₄とO₂とHeとの混合ガス又はSiH₄とO₂とH₂との混合ガスを用いる。

次に、CMP法を用いて、シリコン窒化膜103をストッパとして、シリコン酸化膜107を研磨する。研磨では、例えば酸化シリコンまたは酸化セリウムを砥粒とする研磨剤を用い、シリコン窒化膜103の研磨速度をシリコン酸化膜107の研磨速度より小さくすることによってシリコン窒化膜103が研磨ストッパとして機能するように意図されている。しかし、実際には、図１(ｅ)に示すように、特に半導体装置上面においてシリコン窒化膜103の占める割合が小さい領域では、シリコン窒化膜がストッパとして十分に機能し得ず、シリコン酸化膜107の過剰な研磨が生じる。すなわち、この時点で(CMP法による研磨のみでは)、シリコン酸化膜107は平坦化されない。

次いで、図１(ｆ)に示すように、半導体基板上を５×５μmに区画し、区画内でトレンチに埋め込まれているシリコン酸化膜107の領域(すなわちトレンチ105との重複領域)が70％〜100％を占める区画に、各区画で照射条件を変えながらレーザービームを照射する。このとき、レーザービームはシリコン窒化膜103に照射されてもよい。レーザービームは、シリコン酸化膜の溶解が起きない780mJ/秒以下のエネルギーで、例えば200秒間照射する。レーザービームを照射されたシリコン酸化膜107aは、密度増加及び欠陥減少が起きて緻密化し、照射されていないシリコン酸化膜107bに比してウェットエッチング耐性が向上する。下記のウェットエッチング条件下でのエッチングレートは、未照射領域のシリコン酸化膜107bで約10.0nm/秒であり、照射領域のシリコン酸化膜107aでは約3.4nm/秒となる。

続いて、図１(ｇ)に示すように、シリコン酸化膜107a、107bを、例えば１対100 (容量比がフッ酸１対純水100)のフッ酸水溶液又は容量比１対25〜200の緩衝フッ酸液を用いて同時にエッチングする。上述したエッチングレートの差に起因して、シリコン酸化膜107aのエッチング量は、シリコン酸化膜107bのエッチング量より少なくなる。この結果、シリコン酸化膜107aと107bとの間で膜厚のバラツキが減少し、上面が平坦化する。

その後、1000℃にて30分間の熱処理を行い、シリコン酸化膜107a及び107bを、上記と同じウェットエッチング条件下でシリコン酸化膜107a及び107bが等しいウェットエッチングレートを有するシリコン酸化膜107cとなるまで十分に緻密化する。得られたシリコン酸化膜107cを、更なるウェットエッチングにより所望する最終の高さにまでエッチングする。このとき、シリコン酸化膜107cはいずれの領域もエッチングレートが等しいので、上面が平坦化されたまま所望する最終の高さまでエッチングされる。最後に、シリコン窒化膜103を加熱燐酸(H₃PO₄)により除去する(図１(ｈ))。

以上のようにして、上面が平坦化された素子分離膜が形成される。
この後の製造工程には、製造する半導体装置の種類及び性能などに応じて、当該分野において公知の工程が用いられる。

上記の実施例では、本発明の方法における平坦化工程を素子分離膜層の平坦化に適用した例を示したが、同様にして、メタル配線形成工程の層間絶縁膜層の平坦化にも適用することができる。

本発明の方法の一態様(実施例)を説明する製造工程断面図(ａ)〜(ｄ)である。本発明の方法の一態様(実施例)を説明する製造工程断面図(ｅ)〜(ｈ)である。従来方法によるトレンチ素子分離の一例を説明する製造工程断面図である。従来方法によるトレンチ素子分離の別の例(研磨不足)を示す断面図である。従来方法によるトレンチ素子分離の更に別の例(過剰研磨)を示す断面図である。

符号の説明

101、201、301、401 シリコン基板
102、202、302、402 シリコン酸化膜
103、203、303、403 シリコン窒化膜
104 レジストパターン
105 トレンチ
106、206、306、406 シリコン酸化膜（熱酸化膜）
107、207、307、407 素子分離用埋め込みシリコン酸化膜
107a 素子分離用埋め込みシリコン酸化膜（レーザービーム照射領域）
107b 素子分離用埋め込みシリコン酸化膜（レーザービーム非照射領域）
107c 素子分離用埋め込みシリコン酸化膜（熱処理後）
110 レーザービーム照射

Claims

半導体基板上又は中に存在する複数の凹部に同一材料を埋め込み、該同一材料で形成される表面層を平坦化するに際して、表面層中エッチングのレートを低くすべき領域にエネルギービーム照射を予め行うことにより表面層の緻密化をし、次いでエッチングを行って平坦化することを特徴とする半導体装置の製造方法。
前記エネルギービーム照射を予め行った領域のエッチングのレートがエネルギービーム照射を行っていない領域のエッチングのレートの10％〜60％である請求項１に記載の半導体装置の製造方法。
前記エネルギービームが荷電粒子ビーム又は電磁波ビームである請求項１に記載の半導体装置の製造方法。
前記エッチングのレートを低くすべき領域が、半導体基板上を区画する４μm×４μm〜10μm×10μmの区画単位に基づいて決定される請求項１に記載の半導体装置の製造方法。
前記エッチングのレートを低くすべき領域が、前記凹部が面積で70％〜100％を占有している区画を選定することにより決定される請求項４に記載の半導体装置の製造方法。
前記エネルギービーム照射が区画ごと条件を設定して行われる請求項４に記載の半導体装置の製造方法。
前記条件が照射回数、照射エネルギー及び照射時間のいずれか１つ以上である請求項６に記載の半導体装置の製造方法。
前記エッチングがウェットエッチングである請求項１に記載の半導体装置の製造方法。
前記ウェットエッチングが希フッ酸又は緩衝フッ酸のいずれかのフッ素混合溶液を用いて行われる請求項８に記載の半導体装置の製造方法。
前記材料が酸化シリコンである請求項１に記載の半導体装置の製造方法。
前記半導体基板中に設けられた複数の凹部が素子分離用トレンチである請求項１に記載の半導体装置の製造方法。