JP2007048980A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】 半導体基板の主面に形成されたSTIの平坦性を向上させる。
【解決手段】 保護膜と、その保護膜上の絶縁膜とが形成された半導体基板において、その絶縁膜の一部を除去する絶縁膜除去用マスクのパターンをシミュレーションによって形成する。シミュレーションでは、まず、活性化領域形成用マスクの反転マスクまたはその反転マスクを基に形成された擬似マスクを用いて絶縁膜の一部がエッチングされ、さらに保護膜を露出するように絶縁膜が研磨される。次に、その保護膜の標高部が抽出され(ステップS4)、その標高部のデータを基に擬似マスクが修正される(ステップS5〜S7)。
【選択図】 図1
【解決手段】 保護膜と、その保護膜上の絶縁膜とが形成された半導体基板において、その絶縁膜の一部を除去する絶縁膜除去用マスクのパターンをシミュレーションによって形成する。シミュレーションでは、まず、活性化領域形成用マスクの反転マスクまたはその反転マスクを基に形成された擬似マスクを用いて絶縁膜の一部がエッチングされ、さらに保護膜を露出するように絶縁膜が研磨される。次に、その保護膜の標高部が抽出され(ステップS4)、その標高部のデータを基に擬似マスクが修正される(ステップS5〜S7)。
【選択図】 図1
Description
本発明は、半導体装置の製造技術に関し、特に、半導体基板の主面に形成されるSTI(Shallow Trench Isolation)の平坦化に適用して有効な技術に関するものである。
半導体装置のSTIを形成する技術には、素子分離する領域のパターンを有するマスクを用いたエッチングによって、半導体基板(あるいは半導体チップ、半導体ウェハ)の主面に溝(素子分離溝)を形成し、素子分離溝の内部を埋め込むように半導体基板の主面に絶縁膜を堆積(形成)した後、その絶縁膜を平坦化してSTIを形成する技術がある。
また、半導体基板(あるいは半導体チップ、半導体ウェハ)の表面を平坦化する技術には、CMP(Chemical Mechanical Polishing)を用いた平坦化技術がある。
特許文献1には、CMPを用いたSTIの形成において、局所的なオーバー研磨を防止して平坦性を向上するために、マスクパターンシミュレーションを実施して格子付の反転パターンマスク(反転マスク)を生成する方法が開示されている。
特許文献2には、CMPを用いたSTIの形成において、アクティブ領域(活性化領域)の疎密に対応してCMPのパターンレシオを計算して、そのパターンレシオが一定の範囲に入るように絶縁膜除去用のマスクパターンを生成する方法が開示されている。
特許文献3には、STIの平坦化研磨において、研磨段差を均一化するように絶縁膜の抜きパターンを生成する方法が開示されている。
特許文献4には、STIのリバースマスク(反転マスク、LRマスク)パターンをSTIの疎密の面積率に合わせてエッチングする部分を調整するリバースマスクパターンの生成方法が開示されている。
特許文献5〜7には、CMPにおける平坦性を向上するためのダミーパターンを挿入するパターンの生成方法が開示されている。
特許文献8には、CMPのプロセスシミュレーションによりCMPプロセスパラメータのフィッテングを行う方法が開示されている。
特開2004−111527号公報([0033]〜[0034]、[0039]〜[0040]、図1〜図2)
特開2004−193510号公報([0104]〜[0115]、[0163]〜[0178]、図16〜図21)
特開2001−274127号公報([0028]〜[0029]、図1)
特開2004−273962号公報([0084]〜[0086]、図20〜図21)
特開2003−347406号公報([0055]〜[0057]、図13)
特開2003−224098号公報([0013]、図2)
特開2003−282495号公報([0013]、図1〜図2)
特開2004−259830号公報([0160]〜[0161]、図9〜図10)
本発明者らが検討した半導体装置のSTI(Shallow Trench Isolation)を形成する技術について図26〜図32により説明する。図26は、本発明者らが検討した半導体装置の製造工程のSTI形成の概略を示すフロー図である。図27〜図32は、製造工程中の本発明者らが検討した半導体装置を模式的に示す要部断面図である。
図27に示すように、半導体基板(あるいは半導体チップ、半導体ウェハ)1の主面上に、例えば窒化膜(SiN膜)からなる保護膜2を形成(ステップS101)した後、保護膜2に対向するようにマスク3を配置する。なお、マスク3は、活性領域(素子領域)のパターンがパターニングされた例えばホトレジスト膜からなるマスクであり、また、エッチングによって半導体基板1の主面の素子分離溝および活性領域を形成するためのマスク(活性領域形成用マスク)である。
続いて、図28に示すように、前記マスク3を用いたエッチングによって保護膜2および半導体基板1の一部を除去し、素子分離溝4を形成(ステップS102)した後、素子分離溝4を埋め込むように保護膜2上に例えば酸化膜(SiO2)からなる絶縁膜5を堆積(形成)する(ステップS103)。
続いて、図29に示すように、絶縁膜5に対向するようにマスク106を配置する。なお、マスク6は、マスク3の反転マスクであって絶縁膜5の一部が除去される領域のパターンがパターニングされた例えばホトレジスト膜からなるマスクあり、また、エッチングによって絶縁膜5の一部を除去するためのマスク(絶縁膜除去用マスク)である。
続いて、図30に示すように、前記マスク106を用いたエッチングによって絶縁膜5の一部を除去(ステップS104)した後、溝107を形成する。
続いて、図31に示すように、CMP(Chemical Mechanical Polishing)によって、保護膜2を露出するように絶縁膜5を研磨除去すると共に、素子分離溝4に埋め込まれた絶縁膜5からなるSTI108を形成する(ステップS105)。なお、残存した保護膜2は残膜109となり、残膜109下には、活性化領域が配置(形成)されていることとなる。
ここで、CMPを用いて形成されたSTI108において、半導体基板1内の活性領域が密である領域(高密度領域)Anは、活性領域が疎である領域(低密度領域)Awに比べ、図30に示したように保護膜2表面より上部に存在する絶縁膜5の存在率(絶縁膜存在率)が高いため、局所的に研磨レートが遅くなる。また、保護膜5を削り込む過程においても、活性領域の高密度領域Anは、酸化膜からなる絶縁膜5よりも研磨レートの低い窒化膜からなる保護膜2の存在率(保護膜存在率)が高いため、局所的研磨レートが遅くなる。このため、半導体基板1の主面上の活性領域の疎密差によって、例えば高密度領域An、低密度領域Anごとに局所的に研磨レートの差異が発生し、保護膜2が削られて残った残膜109の膜厚にバラツキが生じてしまう。例えば、図31に示すように、高密度領域Anの残膜109の膜厚Tnは、低密度領域Awの残膜109の膜厚Twより厚くなってしまう。
続いて、図32に示すように、残膜109(保護膜2)を除去する(ステップS106)。
このようにしてCMPを用いたSTIの形成では、以下に示す課題があることを本発明者らは見出した。
まず、CMPを用いたSTIの形成では、半導体基板の表面からSTIの表面までの高さに不均一が生じてしまう。例えば0.15μmプロセスのように半導体装置の微細化が進むに従い、活性領域の疎密の差が大きくなる領域も生じ、半導体基板の表面からSTIの表面までの高さがより不均一になってしまう。したがって、STI工程以降の工程、例えば半導体素子であるMIS(Metal Insulator Semiconductor)トランジスタのゲート電極を形成する工程において、半導体基板1に例えばポリシリコン膜を形成するとき、そのポリシリコン膜の膜厚に不均一が生じ、ポリシリコン膜のエッチング残渣が発生する可能性がある。また、このエッチング残渣のために、ゲート電極間、または、ゲート電極と他の配線との間でショートする等の不具合が発生してしまう。
また、このように半導体基板の表面からSTIの表面までの高さに不均一が生じてしまうため、研磨マージンが狭くなり、半導体装置の製造におけるプロセスウィンドウが縮小してしまう。言い換えると、CMPを用いたSTI形成工程を含むプロセスウィンドウは、ある規格レンジに対して、STIの平坦性を向上することができれば拡大される。すなわち、ある規格レンジに対して、半導体装置の量産におけるウェハ面内に形成され、窒化膜(保護膜)からなる残膜の膜厚のバラツキ(残膜バラツキ)を抑制することができれば、CMPを用いたSTI形成工程を含むプロセスウィンドウを拡大することができる。
ここで、量産における窒化膜(保護膜)からなる残膜自体の膜厚のバラツキを抑制する要因の1つは、製造ラインに並べられた成膜装置、ドライエッチング装置および研磨装置などの製造装置の性能(制御性能など)である。このため、それら製造装置の性能を向上させない限り、残膜の膜厚のバラツキを抑えることによるプロセスウィンドウを狭くすることはできない。
そこで、製造装置の性能向上の他に、上記規格レンジを拡大することによって、プロセスウィンドウを拡大することが考えられる。なお、本願において規格レンジは、例えば半導体基板(チップ)内の保護膜の膜厚の最小値が20nm程度になるときの膜厚モニタパターンにおける保護膜の膜厚(QC膜厚)と、チップ内の保護膜の膜厚の最大値が研磨前の保護膜の膜厚から5nm程度差し引いた値になるときのQC膜厚とで決定されることとする。
したがって、規格レンジは、チップ内の保護膜の膜厚のバラツキを小さくすることができれば、それだけ拡大することができると考えられる。
また、前述したように、絶縁膜除去用マスクが有するパターンは、CMP研磨前の絶縁膜存在率の均一化を考慮した絶縁膜除去のパターンではなく、複数の製品(半導体装置)の共通した活性領域形成用マスクが有するパターンのみに応じた一律のルールの下で作成されていた。このため保護膜を研磨した後の残膜が所望の平坦性を得られないものと考えられる。さらに、活性領域上の保護膜の研磨はその周辺の活性領域の占有率(疎密)に依存して変化するため、STI形成工程後の保護膜の残膜バラツキが周辺の活性領域の占有率に依存すると考えられる。したがって、製品ごとにシミュレーションを用いて絶縁膜除去用マスクが有するパターンを最適化させることによって、保護膜の残膜バラツキを低減し、STIの平坦性を向上させることが有効であると考える。
また、大面積の活性領域の絶縁膜をエッチングする場合、単一開口パターンのマスクパターン、あるいは、単一開口パターンに代えて格子窓パターンを有する絶縁膜除去用マスクを用いることができる。研磨前の絶縁膜存在率を均一化し、研磨後の膜厚バラツキを低減するために、上記特許文献1では、小面積活性領域の絶縁膜もエッチングする技術、および、その際シミュレーションにより絶縁膜エッチングパターンの最適化を行う技術が開示されている。しかしながら、上記特許文献1には、シミュレーションによる最適化を行う際の、絶縁膜エッチングパターン変更の具体的方法の記載はなされておらず、示唆もされていない。
また、研磨後の保護膜(残膜)の膜厚が厚くなる領域および薄くなる領域における研磨レートのバラツキを抑え、研磨後の膜厚バラツキを低減するために、上記特許文献2では、絶縁膜エッチングパターンの占有率から、研磨後の膜厚分布を予測し、膜厚が厚くなる領域および薄くなる領域にダミーパターンを設け、膜厚が厚くなる領域の絶縁膜除去を行う技術が開示されている。また、上記特許文献2では、その際に、回帰計算により活性領域形成用マスクのパターン、絶縁膜除去用マスクのパターンの最適化を行う技術も開示されている。しかしながら、絶縁膜除去用マスクのパターンを変更するだけでなく、活性領域形成用マスクのパターンに新たなダミーパターンを加える必要が生じる。
本発明の目的は、半導体装置におけるSTIの平坦性を向上させることのできる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本発明による半導体装置の製造方法は、まず、下地を保護する保護膜を半導体基板の主面上に形成する。次いで、活性領域形成用マスク(第1マスク)を用いたエッチングによって、その下地に複数の素子分離溝を形成すると共に、その複数の素子分離溝により区画された活性領域を形成する。次いで、それら素子分離溝を埋め込むように保護膜上に絶縁膜を形成する。次いで、絶縁膜除去用マスク(第2マスク)を用いたエッチングによって、活性領域上の絶縁膜の一部を除去する。次いで、CMPによって、保護膜を露出するように絶縁膜を除去する。ここで、絶縁膜除去用マスクのパターンは、以下に示すシミュレーションによって形成される。まず、活性領域形成用マスクの反転マスクまたはその反転マスクを基に形成された擬似マスクを用いて絶縁膜の一部がエッチングされ、さらに保護膜を露出するように絶縁膜が研磨される。次に、保護膜の標高部が抽出され、その標高部のデータを基に擬似マスクが修正される。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
半導体装置におけるSTIの平坦性を向上させることができる。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
(実施の形態1)
本発明の実施の形態1では、半導体装置の製造過程におけるSTI(Shallow Trench Isolation)を形成する技術について図1〜図19により説明する。なお、本実施の形態1の半導体装置の製造工程は、前記発明が解決しようとする課題で説明した製造工程とほぼ同様である。
本発明の実施の形態1では、半導体装置の製造過程におけるSTI(Shallow Trench Isolation)を形成する技術について図1〜図19により説明する。なお、本実施の形態1の半導体装置の製造工程は、前記発明が解決しようとする課題で説明した製造工程とほぼ同様である。
まず、図26の絶縁膜の一部除去する工程(ステップS104)の際に用いられる絶縁膜除去用マスクを形成する技術を中心に説明する。概説すると、絶縁膜除去用マスクを形成する工程は、保護膜の研磨後の膜厚分布が推定可能なシミュレーションにより、活性領域形成用マスクの反転マスクのパターンから、そのパターンを構成する部分(パターン)を削除または追加の修正によって絶縁膜除去用マスクを形成するものである。その際、絶縁膜除去用マスクのパターン変更後の研磨後膜厚分布(標高差分布)を再計算する作業を繰り返し、絶縁膜除去用マスクのパターンの最適化が行われる。以下、詳細に説明する。
図1は、本発明の実施の形態1の絶縁膜除去用マスクのパターンを形成する工程の概略を示すフロー図である。
まず、例えばシミュレーションを行うコンピュータに、設計データ(通常、GDS−IIフォーマットのデータ)の読み込みを行う(ステップS1)。この設計データは、半導体基板の主面に形成されるSTIのデータ、すなわち活性領域形成用マスクのデータである。なお、絶縁膜除去用マスクのデータは、ステップS1における絶縁膜除去用マスクが活性領域形成用マスクの反転マスクであることから、設計データとして含まれている。
続いて、これら設計データを基に、1つのチップ内におけるSTIパターン密度分布、STIサイジングパターン密度分布および絶縁膜除去パターン密度分布を計算する(ステップS2)。図2は半導体チップ(以下、単に「チップ」と略する)1Cを模式的に示す説明図であり、(a)はチップ1C内のメッシュ領域Amを中心とした半径r0の領域を拡大して示し、(b)はチップ1Cの構成を示す。
図2に示すように、チップ1Cには、メモリが形成されるメモリ領域20およびロジックが形成されるロジック領域21〜23が配置されている。ここで、パターン密度とは、1つのチップ1Cを例えば1辺が20μm程度に区画された領域(以下、「メッシュ領域」と称する)Amに区切り、(あるメッシュ領域Amにおける種々のパターンの占有面積)/(あるメッシュ領域Amの面積)から求めた値である。また、パターン密度分布とは、チップ1C内のそれぞれのメッシュ領域Amにおけるパターン密度を示す分布である。なお、チップ1Cは、そのサイズが例えば8mm×8mm程度で例えば300mmの半導体ウェハから切り出されるものである。
よって、STIパターン密度分布は、1つのチップ内のそれぞれのメッシュ領域における単位メッシュ領域の面積あたりのSTIのパターンの占有面積の分布である。なお、STIのパターンは、STIの溝(素子分離溝)が活性領域と共に形成されるため、活性領域形成用マスクのデータから求めることができる。
また、絶縁膜除去パターン密度分布は、1つのチップ内のそれぞれのメッシュ領域における単位メッシュ領域の面積あたりの絶縁膜の一部が除去されるパターンの占有面積の分布である。なお、絶縁膜の一部が除去されるパターンは、絶縁膜除去用マスクのデータから求めることができる。
また、STIサイジングパターン密度分布は、チップ内のそれぞれのメッシュ領域における単位メッシュ領域の面積あたりのSTIのパターンの線幅をサイジング(線幅の増加または減少)後のSTIのパターンの占有面積の分布である。なお、STIのパターンの線幅の増減処理を、以降「サイジング処理」と称する。
ここで、このSTIサイジングパターン密度分布のデータは、絶縁膜のパターン密度分布を見積もるために必要なデータとなる。図3は、半導体装置を模式的に示す要部断面図である。図4は、サイジング後のSTIパターンを模式的に示す説明図である。
図3に示すように、例えばオゾン(O3)−TEOS(Tetra-Ethyl-Ortho-Silicate)法による絶縁膜(酸化膜)を、素子分離溝4を埋め込むように半導体基板1上に形成した場合、絶縁膜5が保護膜2を覆うように形成されるため、半導体基板1の主面と平行方向において、保護膜2上の絶縁膜5は保護膜2より広がって形成される。
絶縁膜5のCMP研磨の際に研磨パッドにあたる部分は、単に保護膜2上の絶縁膜5ではなく、半導体基板1の主面と平行方向において、保護膜2より広がった絶縁膜5であるため、STIパターンを広げたSTIサイジング後のSTIのパターン密度分布を計算する必要が生じる。
したがって、図4に示すように、サイジング処理後のパターンP2は、STIのパターンP1よりもδだけ増減処理される。なお、どの程度パターンを広げるか、または狭くするかは実際のプロセス後の断面SEM(Scanning Electron Microscopy)測定結果などを参考に決定する。
続いて、CMP後の保護膜の標高(膜厚)をシミュレーションする(ステップS3)。すなわち、上記STIパターン密度分布、STIサイジングパターン密度分布および絶縁膜除去パターン密度分布のそれぞれのデータから、CMP後の保護膜が存在するメッシュ領域を抽出し、そのメッシュ領域の標高をシミュレーションによって求める。図5は、チップ1Cにおける保護膜の標高を示す説明図であり、ハッチングの密度が高い程、標高が高くなるように図示している。
図5に示すように、ロジック領域21〜23よりメモリ領域20の標高が高く、そのメモリ領域20の中でも中央部の領域が高くなっていることがわかる。また、ロジック領域21よりロジック領域22、23の標高が高く、そのロジック領域22、23の中でも中央部の領域が高くなっていることがわかる。また、ロジック領域21の中でも中央部の領域が低くなっていることがわかる。
続いて、上記シミュレーションによって求められたメッシュ領域のうち、所定の範囲内にあるメッシュ領域を「標高部」として抽出し(ステップS4)、標高部データを求める。ここで、所定の範囲は、抽出されたメッシュ領域のうち、例えば下位5%となる領域とすることができる。以下は、標高部を下位5%にあるメッシュ領域として説明する。なお、メッシュ領域を抽出する条件は必要に応じて変えても良く、所定の領域を例えば上位5%となる領域とすることもできる。
図6は、チップ1Cにおける抽出された標高部を示す説明図である。図6に示すように、下位5%にあるメッシュ領域として抽出された標高部が、ロジック領域21〜23であることが分かる。
続いて、抽出された標高部データを規格化し(ステップS5)、規格化後データを求める。規格化は次のように実施することができる。標高部データのうち、最大値(最大高さ)をEmax、最小値(最小高さ)をEminとする。ここで、Emaxの値が「0」、Eminの値がRz(Rz=0〜1)となるように規格化する。なお、このとき標高部以外のメッシュ領域は「0」の値とする。図7は、チップ1Cにおける規格化された標高部を示す説明図であり、ハッチングの密度が高い程、規格化された値Rzが大きくなるように図示している。
図7に示すように、規格化された標高部の領域を比較すると、ロジック領域21がロジック領域22、23より規格化後の標高部データが高く、そのロジック領域の中でも中央部が高くなっていることがわかる。また、ロジック領域22、23の中でも中央部の領域が低くなっていることがわかる。
続いて、標高部データのスムージング処理を行い(ステップS6)、スムージング処理後データを求める。以下は、スムージング処理の内容について説明する。スムージング処理の目的は、CMP研磨時の研磨パッドの変形の影響を考慮するためであり、スムージング処理に使用する関数として応力応答関数を用いることが望ましい。
ここで、スムージング処理に用いる応力応答関数である関数F(r)について図8により説明する。図8は、注目しているメッシュ領域を注目点とし、注目点からの距離rに対するスムージング処理に用いる関数F(r)を示す説明図である。なお、本実施の形態では、図8に示す関数F(r)を用いるが、必要に応じてガウス型関数、ステップ関数などのうち適当なものを選択して使用しても良く、また上記のいずれかの関数もしくはこれらを組み合わせるなどして任意の関数を使用しても良い。
図8に示すように、関数F(r)は距離に対して減衰する特性を持ち、距離r0離れたところで注目点(中心値:距離r=0でのF(r)=1)に対して、F(r)=1/10=0.1の値になる。ここで、図2(a)に示すように、注目しているメッシュ領域から距離r0の範囲内にあるメッシュ領域の値M(r)とF(r)について積和S1を求める(式(1))。なお、式(1)のΣ記号は注目メッシュから距離r0の範囲内にあるメッシュについての和を取ることを意味する。
次いで、式(2)に示すように、この積和を注目しているメッシュから半径r0内のメッシュのF(r)の値の和S2を求める。
続いて、S1/S2の値を求めた後、その値を注目しているメッシュ領域の新たなデータとする。この処理をすべてのメッシュ領域に対して実行する。以上がスムージング処理の内容である。規格化後のデータをスムージング処理することによりスムージング処理後のデータを得ることができる。なお、本実施の形態では、半径r0の値はF(r0)の値が注目点の1/10になるよう設定したが、必要に応じて変えても良い。
図9は、チップ1Cにおけるスムージング処理後の標高部を模式的に示す説明図である。図9に示すように、図7で示した標高部と比較した場合、スムージングによって、ロジック領域21〜23の外周部が広がっていることがわかる。このように、スムージング処理後データから、スムージング処理のパターン密度分布を求めることができる。
続いて、絶縁膜除去用マスクのパターン密度分布からスムージング処理のパターン密度分布の減算処理を行う(ステップS7)。ここで、減算処理の際にいずれかのメッシュ領域において値が「負」となった場合には、その値を「ゼロ(0)」とする。図10は、チップ1Cにおける絶縁膜除去用マスクのパターン密度分布を模式的に示す説明図である。図11は、チップ1Cにおける減算処理後の絶縁膜除去用マスクのパターン密度分布を模式的に示す説明図である。なお、パターン密度が高いメッシュ領域ほど、ハッチングの密度を高くしている。
図10に示すように、チップ1C内において絶縁膜除去用マスクのパターンは、各メッシュ領域に存在することとなるので、チップ1C全体が高密度であることがわかる。また、図11に示すように、図10のパターン密度分布から図9のパターン密度分布が減算されている。すなわち、減算処理後の絶縁膜除去用マスクのパターンは、ロジック領域21〜23では、パターンの密度が低いことがわかる。
続いて、上記STIパターン密度、STIサイジングパターン密度分布および減算処理後の絶縁膜除去用マスクのパターン密度分布を用いて、再度CMPシミュレーションを実行する(ステップS8)。この結果からチップ内の標高の最大値(max)と最小値(min)から、最大標高差(判定値Tz:max−min)を求めることができる。この最大標高差の値が予め設定した規格値より大きい場合には再び研磨量を求める計算から以降の処理を実行する。最大標高差の値が規格値を満たす場合には最適化が終了したものと判断し繰り返し計算を中断する。図12は、繰り返し計算の回数nに対するチップ内の最大標高差の値(判定値Tz)の一例を示す説明図である。
規格値を例えば16mm程度とした場合、図12に示すように、20回目の計算で最大標高差の値が収束しており、その最大標高差の値が、規格値(16mm程度)を満たすものとして、21回目の計算で繰り返しを打ち切る。なお、収束判定に関しては、前回の計算結果より最大標高差の値が大きくなった場合に最適化が終了したものと判断する方法を用いても良い。
続いて、スムージング処理後のデータをN値化する(ステップS9)。ここで、N値化とは、0〜1までの値をとるスムージング処理後のデータについて、そのデータをN段階の値にすることである。例えばN=3とした場合、スムージング処理後のデータの各メッシュの値が、0以上0.33未満の場合には「0」、0.33以上0.75未満の場合には「0.5」、0.75以上1以下の場合には「1.0」とする。このようにして、スムージング処理後のデータは、「0」、「0.5」、「1.0」の3段階の値を持つデータとなり、N値化されたデータとして求めることができる。なお、N値化する際に更に区分を細かく、例えばN=5、10などとしても良い。
図13は、メッシュ領域をN値化した場合を示す説明図であり、「0」値のパターン31、「0.5」値のパターン32、「1.0」値のパターン33が示されている。なお、パターン31〜33の大きさは、前述したメッシュ領域と同じ大きさであり、例えば1辺が20μm程度である。
図13に示すように、N値化したメッシュの数値が「0」の場合には、何もパターンが生成されず、「0.5」の場合には半分だけパターンが生成され、「1.0」の場合には、メッシュ1個分の領域全てにパターンが生成される。
続いて、N値化されたデータを用いて、修正用マスクのデータを求める(ステップS10)。図14は、修正用マスクのパターンの一部を拡大して示す説明図である。
図14に示すように、修正用マスク25のパターンが存在する領域(ハッチングされている領域)と修正用マスクのパターンが存在しない領域(ハッチングされていない領域)が存在していることがわかる。
続いて、LSI設計ツールを用いて、修正用マスクのデータと、絶縁膜除去用マスクのデータとをAND演算し(ステップS11)、最適化された絶縁膜除去用マスクを求める。このAND演算処理によって、修正用マスクのデータにおける「0」の領域では、絶縁膜除去用マスクのパターンが生成せず、「0.5」の領域は、半分だけ生成される。また、「1.0」の部分では、最適化する前の絶縁膜除去用マスクのパターンがそのまま残る。このようにして最適化された絶縁膜除去用マスクが得られることとなる。
図15はチップにおける保護膜の標高を模式的に示す説明図であり、(a)は最適化前の絶縁膜除去用マスクを用いた場合、(b)は最適化した絶縁膜除去用マスクを用いた場合である。図15に示すように、研磨後の保護膜はほぼ均一に研磨されることがわかる。
なお、実際の製品に適用した場合、前述した絶縁膜除去用マスクの最適化手法を用いることにより、QC(Quality Control)膜厚が65nmの場合、最適化前にSTI研磨後のチップ内の標高バラツキが56nm程度であった製品が、最適化後には標高バラツキが46nm程度に改善されることが分かった。
なお、実際の製品に適用した場合、前述した絶縁膜除去用マスクの最適化手法を用いることにより、QC(Quality Control)膜厚が65nmの場合、最適化前にSTI研磨後のチップ内の標高バラツキが56nm程度であった製品が、最適化後には標高バラツキが46nm程度に改善されることが分かった。
次に、前述した最適化した絶縁膜除去用マスクを実際のチップに用いた半導体装置の製造方法について説明する。図16〜図19は、本実施の形態1の製造工程中の半導体装置を模式的に示す要部断面図である。
ここで、絶縁膜除去用マスクの最適化を行うにあたり、CMP着工装置として例えば「MIRRA3400(AMAT社製)」を適用した。また、その研磨パッドとして例えば「IC1400−050(K)+(P)+(WINDOW)−20”P9(ロデール・ニッタ社製)」および「IC1400−050(K)+(P)−20”P9(ロデール・ニッタ社製)」を適用した。また、ドレッサーとして例えば「MD100PC6Z(ノリタケ社製)」およびスラリーとして例えば「PL4218(フジミ社製)を用いた。
前記発明が解決しようとする課題の図27および図28を用いて前述したように、半導体基板1に窒化膜(SiN膜)である保護膜2を例えば170nm程度形成(成膜)し、活性化領域形成用マスク3を用いて保護膜2と半導体基板1をエッチング除去し、半導体基板に深さ350nm程度の素子分離溝4を形成する。その後、図28を用いて前述したように、半導体基板1の活性領域上、かつ、素子分離溝4を埋め込むように、O3−TEOS膜(酸化膜)からなる絶縁膜5を例えば650nm程度形成(成膜)する。
続いて、図16に示すように、絶縁膜5に対向するようにマスク6を配置する。なお、マスク6は、マスク3の反転マスクであって絶縁膜5の一部が除去される領域のパターンがパターニングされた例えばホトレジスト膜からなるマスクあり、また、エッチングによって絶縁膜5の一部を除去するためのマスク(絶縁膜除去用マスク)である。
続いて、図17に示すように、前記マスク6を用いたエッチングによって絶縁膜5の一部を除去した後、溝7を形成する。なお、エッチバック量は、例えば300nm程度である。
続いて、図18に示すように、CMP(Chemical Mechanical Polishing)によって、保護膜2を露出するように絶縁膜5を研磨除去すると共に、素子分離溝4に埋め込まれた絶縁膜5からなるSTI8を形成する。ここで、保護膜2は、研磨前の膜厚は110nm程度であるが、STI研磨に至るまでのエッチング、除去プロセス等により、ある程度削り込まれることとなる。
上記プロセスを経てSTI−CMP工程が完了したウェハを、光学式チップ内膜厚測定装置(例えば「MT2000(日立ハイテク社製)」)を用いて測定した結果、次の通り、チップ内の保護膜の膜厚バラツキを低減できていることが分かった。
ウェハQC部の保護膜の膜厚が55nm程度の場合、チップ内の標高バラツキレンジは最適化前が70nm程度であったのに対し、最適化後が54nm程度となった。また、ウェハQC部の保護膜の膜厚が75nm程度の場合、チップ内の標高バラツキレンジは最適化前が54nm程度であったのに対し、最適化後が50nm程度となった。
このように、本実施の形態によれば、絶縁膜除去用マスクを自動的に最適化し、最適化しない場合よりも平坦性を改善することが可能となる。また、望ましい研磨量(研磨時間)を同時に求めることができ、実際のプロセスにおける条件出し作業を軽減することができる。
また、図19に示すように、研磨後の保護膜の残膜バラツキが低減し、それにより活性化領域が形成されている半導体基板1の表面と、素子分離溝4に埋め込まれた絶縁膜5によって形成されたSTI8の表面との段差バラツキを低減させることができる。
また、この段差バラツキ低減により、半導体基板および素子分離溝に埋め込まれた絶縁膜上のゲート寸法バラツキが低減されるため、より高信頼性の半導体素子を得ることができる。また、CMPを用いたSTI形成工程では、ショット毎に存在するウェハQC部のTEG(Test Element Group)にて保護膜の残膜厚をモニタしているため、研磨後のチップ内の保護膜の膜厚バラツキを低減することによりプロセスウィンドウが拡大する。さらに、一連の最適化プロセスによって、あらかじめCMPを用いたSTI形成工程の保護膜の最適膜厚を求めることができる。
また、本発明の絶縁膜除去用マスクの修正方法の手順を記述したコンピュータプログラムと、前記プログラムを搭載したコンピュータおよび記憶装置と、前記コンピュータに指示を与えるための入力装置と、前記コンピュータからの出力を得るための出力装置と、外部システムと通信するための通信回線とからなるシステムを構築することによっても、STIの平坦性を向上することができる。
(実施の形態2)
前記実施の形態1では、ウェハ面内のチップのみを考慮して絶縁膜除去用マスクの最適化を実施したが、本実施の形態2では、ウェハ面内全体も考慮した最適化、さらには最適な研磨量について説明する。
前記実施の形態1では、ウェハ面内のチップのみを考慮して絶縁膜除去用マスクの最適化を実施したが、本実施の形態2では、ウェハ面内全体も考慮した最適化、さらには最適な研磨量について説明する。
前記実施の形態1で示したように、ウェハ面内のチップのみを考慮した絶縁膜除去用マスクの最適化は、処理時に扱うデータなどのデータ量が大きくなる問題から、チップ内だけの標高分布を求めることが、処理速度などにおいて有効となる。
しかしながら、CMPにおいては、チップを個別に処理(研磨)するのではなく、チップが多数積載されたウェハを研磨・平坦化する。この際、ウェハ面内において研磨速度の速い領域と遅い領域が生じ、ウェハ面内での研磨バラツキが生じる。ここで、ウェハ面内の研磨速度バラツキを考慮して最適化を実施すれば、チップ内のみならず、ウェハ内の研磨バラツキも最小化できると考えられる。
図20は、本発明の実施の形態2の絶縁膜除去用マスクのパターンを形成する工程の概略を示すフロー図である。なお、前記実施の形態1で示した絶縁膜除去用マスクのパターンを形成する工程(図1参照)とは、研磨レートを考慮した点で異なるため、以下は、この点を中心に説明する。
STIパターン密度分布、STIサイジングパターン密度分布および絶縁膜除去パターン密度分布の各データから、CMP後の保護膜が存在するメッシュ領域の標高をシミュレーションによって求める(ステップS3)際に、本実施の形態2では、研磨後において保護膜上に絶縁膜の残膜が発生する研磨量と、保護膜の膜厚がゼロになる(保護膜がなくなる)研磨量を求める。
続いて、これらの研磨量によって、最適な研磨量を設定する(ステップS21)。ここで、例えば、最適な研磨量は、(研磨残りが発生する研磨量+保護膜厚さがゼロとなる研磨量)/2で求めることができる。
また、STIパターン密度、STIサイジングパターン密度分布および減算処理後の絶縁膜除去用マスクのパターン密度分布を用いて、再度CMPシミュレーションを実行する(ステップS8)際に、本実施の形態2では、研磨に要する時間(研磨時間)を算出する。
続いて、研磨レートを±x%だけ変えてシミュレーションを実行する(ステップS22)。すなわち、この工程では、ウェハ面内では各チップの研磨時間が同一であるが、研磨レートにバラツキが存在するため、研磨レートを考慮したシミュレーションを実行している。なお、xの値はパターンの転写されていないウェハ(ブランクウェハ)を研磨してウェハ面内での研磨レートバラツキをあらかじめ求めて決定すればよい。
図21は、ウェハ面内位置に対する研磨レートの一例を示した説明図である。図21に示すように、例えば、ウェハ面内での各チップの研磨時間を同一とし、研磨レートの設定値を450nm/min程度とした場合、ウェハの中心(ウェハ面内位置が0mm程度)と、ウェハの外側(ウェハ面内位置が±80mm程度)と比較してもわかるように、研磨レートにバラツキが生じている。したがって、例えば、研磨レートを±50nm/min程度だけ変えてシミュレーションを実行することとなる。
続いて、−x%とした場合の保護膜の標高最大値から+x%とした場合の保護膜の標高最小値を引いた値を判定値Tz(nm)として計算する(ステップS23)。
続いて、収束判定は、判定値Tzの値があらかじめ設定した規格値になるかどうかで判断する(ステップS9)。
図22は、繰り返し計算の回数nに対する判定値Tzの一例を示す説明図である。規格値を例えば65nm程度とした場合、図22に示すように、19回目の計算で判定値Tzは最低値となるので、20回目の計算で繰り返しを打ち切る。なお、前回計算結果より判定値Tzが大きくなる段階をもって収束判定してもよい。
収束判定の工程(ステップS9)以降の処理においては、前記実施の形態1と同様であるので説明は省略する。
以上のように、本実施の形態2によれば、チップ内だけでなく、ウェハ面内の標高バラツキも改善可能な絶縁膜除去用マスクを自動的に作成することができる。
本実施の形態2で示した技術によって、実際の製品にて最適化を行った結果について説明する。図23は、QC膜厚が55nm程度の場合における活性化領域密度に対する保護膜の残膜厚を示す説明図である。図24は、QC膜厚が75nm程度の場合における活性化領域密度に対する保護膜の残膜厚を示す説明図である。
図23に示すように、QC膜厚が55nm程度において、チップ内の保護膜の残膜厚は、最適化前のマスクを用いた場合23〜93nm程度であるのに対し、最適化後のマスクを用いた場合19〜73nm程度となった。
また、図24に示すように、QC膜厚が75nm程度において、チップ内の保護膜の残膜厚は、最適化前のマスクを用いた場合44〜98nm程度であるのに対し、最適化後のマスクを用いた場合36〜86nm程度となった。
ここで、本実施の形態2に示す半導体装置のプロセスウィンドウについて説明する。図25は、QC膜厚に対するチップ内膜厚を示す説明図である。前述したようにSTI研磨後の保護膜の膜厚の規格レンジは、例えば半導体基板(チップ)内の保護膜の膜厚の最小値が20nm程度になるときのQC膜厚(膜厚モニタパターンにおける保護膜の膜厚)と、チップ内の保護膜の膜厚の最大値が研磨前の保護膜の膜厚から5nm程度差し引いた値になるときのQC膜厚とで決定される。
図25に示すように、「チップ内の保護膜の膜厚の最小値が20nmになるときのQC膜厚」は、55nm程度であることがわかる。また、「チップ内の保護膜の膜厚の最大値が研磨前の保護膜の膜厚から5nm程度差し引いた値になるときのQC膜厚」は、研磨前の保護膜を例えば110nm程度の膜厚で形成した場合、95nm程度であることがわかる。
以上より、STI研磨後の残膜の設定値を例えば75nm程度とした場合、本発明による絶縁膜除去用マスクの最適化により規格レンジは75±20nm(55nm〜95nm)程度となる。一方、最適化前の絶縁膜除去用マスクを用いたSTI研磨後の残膜の設定値は、例えば65nm程度とした場合、規格レンジは50nm〜75nm程度である。
したがって、本発明による絶縁膜除去用マスクの最適化により規格レンジが、最適化前の規格レンジの25nm程度から40nm程度へと拡大し、プロセスマージンが拡大することがわかる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば、前記実施の形態では、半導体装置のSTIを形成するための絶縁膜除去工程に本発明を適用した場合について説明したが、MISトランジスタのゲート電極上の絶縁膜、層間絶縁膜などを形成するための絶縁膜除去工程にも適用することができる。
また、例えば、前記実施の形態では、STI研磨にシリカ砥粒のスラリーを用いた場合について説明したが、セリア砥粒のスラリーを用いた場合、シリカ砥粒のスラリーとセリア砥流のスラリーの両方を用いた場合であっても良い。この場合であっても、前記実施の形態と同様の効果を奏する。
また、例えば、前記実施の形態では、研磨する対象は、酸化膜(SiO2)からなる絶縁膜であったが、フッ素またはその他のハロゲン、窒素、リン、ホウ素が含まれた酸化膜、または、左記元素が複数含まれた酸化膜であっても良い。また、研磨する対象は、銅および銅化合物、ルテニウムおよびルテニウム化合物、タンタルおよびタンタル化合物、あるいはチタンおよびチタン化合物であっても、前記実施の形態と同様の効果を奏する。
また、例えば、前記実施の形態では、酸化膜を形成(堆積)する工程として、オゾン−TEOS法を用いたが、HDP(High Density Plasma)法、P−TEOS(Plasma-TetraEthylOrthoSilicate)法、SOG(Spin On Glass)法などを用いても良い。この場合であっても、前記実施の形態と同様の効果を奏する。
本発明は、半導体装置を製造する製造業に幅広く利用されるものである。
1 半導体基板
1C チップ
2 保護膜
3 マスク(活性化領域形成用マスク)
4 溝(素子分離溝)
5 絶縁膜
6 マスク(絶縁膜除去用マスク)
7 溝
8 STI
9 残膜
20 メモリ領域
21、22、23 ロジック領域
25 修正用マスク
106 マスク(絶縁膜除去用マスク)
107 溝
108 STI
109 残膜
Am 領域(メッシュ領域)
An 領域(高密度領域)
Aw 領域(低密度領域)
P1、P2 パターン
Tn、Tw 膜厚
1C チップ
2 保護膜
3 マスク(活性化領域形成用マスク)
4 溝(素子分離溝)
5 絶縁膜
6 マスク(絶縁膜除去用マスク)
7 溝
8 STI
9 残膜
20 メモリ領域
21、22、23 ロジック領域
25 修正用マスク
106 マスク(絶縁膜除去用マスク)
107 溝
108 STI
109 残膜
Am 領域(メッシュ領域)
An 領域(高密度領域)
Aw 領域(低密度領域)
P1、P2 パターン
Tn、Tw 膜厚
Claims (12)
- (a)下地を保護する保護膜を半導体基板の主面上に形成し、第1マスクを用いたエッチングによって前記保護膜および下地に複数の溝を形成すると共に前記複数の溝で区画された領域を形成した後、前記溝を埋め込むように前記保護膜上に絶縁膜を形成する工程、
(b)シミュレーションによって前記絶縁膜をエッチングするための第2マスクのパターンを算出する工程、
(c)前記第2マスクを用いたエッチングによって前記絶縁膜の一部を除去した後、CMPによって前記保護膜を露出するように前記絶縁膜を除去する工程、
を含む半導体装置の製造方法であって、
前記シミュレーションでは、前記第1マスクの反転マスク、または、前記反転マスクを基に形成された擬似マスクを用いたエッチングによって前記絶縁膜の一部を除去し、前記保護膜を露出するように前記絶縁膜を研磨した後の前記保護膜の膜厚が前記半導体基板の面内で所定の範囲内に収まるように前記擬似マスクを修正し、前記擬似マスクを基に前記第2マスクのパターンを算出することを特徴とする半導体装置の製造方法。 - 前記工程(b)は、以下の工程を含むことを特徴とする請求項1記載の半導体装置の製造方法:
(b1)前記保護膜の膜厚から前記保護膜の標高差を算出し、前記標高差が所定の範囲内である前記領域を抽出する工程、
(b2)前記工程(b1)で抽出した前記領域と前記標高差とを乗算したデータを第1データとし、前記第1データを規格化して第2データを算出する工程、
(b3)前記第2データを所定の関数によりスムージングして第3データを算出する工程、
(b4)前記第3データを基に前記擬似マスクを修正する工程、
(b5)前記擬似マスクを用いたエッチングによって前記絶縁膜の一部を除去し、前記保護膜を露出するように前記絶縁膜を研磨した後の前記保護膜の膜厚を算出する工程。 - 前記工程(b1)の所定の範囲は、前記標高差のうちの上位5%または下位5%であることを特徴とする請求項2記載の半導体装置の製造方法。
- 前記工程(b)では、前記工程(b5)で算出した前記膜厚の値が規格値より低くなるまで前記工程(b1)〜(b5)が行われることを特徴とする請求項2記載の半導体装置の製造方法。
- 前記工程(b)は、更に、以下の工程を含むことを特徴とする請求項2記載の半導体装置の製造方法:
(b6)前記擬似マスクを用いたエッチングによって前記絶縁膜の一部を除去し、前記保護膜を露出するように前記絶縁膜を第1研磨レートで研磨した後の前記保護膜の膜厚を算出する工程、
(b7)前記擬似マスクを用いたエッチングによって前記絶縁膜の一部を除去し、前記保護膜を露出するように前記絶縁膜を前記第1研磨レートより低い第2研磨レートで研磨した後の前記保護膜の膜厚を算出する工程。 - 前記工程(b)では、前記第2研磨レートで研磨した前記保護膜の膜厚の最大値から前記第1研磨レートで研磨した前記保護膜の膜厚の最小値を減算した値が、規格値より低くなるまで前記工程(b1)〜(b7)が行われることを特徴とする請求項5記載の半導体装置の製造方法。
- 前記工程(b)では、前記工程(b5)で算出した値が規格値より低くなった場合、前記第3データをN値化して第4データを形成した後、前記反転マスクのデータと前記第4データとのAND演算を行い、前記第2マスクのデータを形成する工程を含むことを特徴とする請求項2記載の半導体装置の製造方法。
- 前記工程(a)では、前記絶縁膜を形成する方法が、オゾン−TEOS法、HDP法、P−TEOS法またはSOG法のいずれか、あるいはオゾン−TEOS法、HDP法、P−TEOS法、SOG法の組み合わせであることを特徴とする請求項2記載の半導体装置の製造方法。
- 前記工程(c)では、シリカ砥粒のスラリー、またはセリア砥粒のスラリーを用いることを特徴とする請求項2記載の半導体装置の製造方法。
- 前記絶縁膜が、MISトランジスタのゲート電極上の絶縁膜、または層間絶縁膜であることを特徴とする請求項2記載の半導体装置の製造方法。
- 前記絶縁膜が、酸化シリコン、またはフッ素、窒素、リン、ホウ素のいずれかが含まれた酸化シリコン、あるいはフッ素、窒素、リン、ホウ素が複数含まれた酸化シリコンであることを特徴とする請求項2記載の半導体装置の製造方法。
- 前記工程(b)が記述されたプログラムを搭載したコンピュータと、
前記プログラムを記憶する記憶装置と、
前記コンピュータに指示を与えるための入力装置と、
前記コンピュータからの出力を得るための出力装置と、
前記コンピュータと外部システムとで通信するための通信回線と、
を含むシステムが用いられることを特徴とする請求項2記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP2005232441A JP2007048980A (ja) | 2005-08-10 | 2005-08-10 | 半導体装置の製造方法 |
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CN110767531A (zh) * | 2018-07-26 | 2020-02-07 | 上海新昇半导体科技有限公司 | 外延片的制备方法 |
-
2005
- 2005-08-10 JP JP2005232441A patent/JP2007048980A/ja active Pending
Cited By (2)
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