JP3933619B2

JP3933619B2 - 研磨工程の残存膜厚判定方法および半導体装置の製造方法

Info

Publication number: JP3933619B2
Application number: JP2003352474A
Authority: JP
Inventors: 和彦浅川
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 2003-10-10
Filing date: 2003-10-10
Publication date: 2007-06-20
Anticipated expiration: 2023-10-10
Also published as: US7039488B2; JP2005116958A; US20050080506A1

Description

本発明は、ＣＭＰ（Chemical Mechanical Polishing；化学機械研磨）法を用いて、半導体装置の素子分離を行う技術に関する。

半導体装置の素子分離技術としては、例えば、ＳＴＩ(Shallow Trench Isolation)技術が知られている。ＳＴＩ技術では、半導体基板の表面に形成された浅いトレンチによって、素子分離が行われる。

以下、ＳＴＩ技術を用いた素子分離工程の一例について、図８および図９を用いて説明する。

（１）まず、シリコン基板８０１の表面に、膜厚１５ｎｍ程度の保護酸化膜８０２を形成する。続いて、この保護酸化膜８０２の表面に、例えばＬＰＣＶＤ(Low Pressure Chemical Vaper Deposition)法を用いて、窒化シリコン（ＳｉＮ）膜８０３を形成する。さらに、この窒化シリコン膜８０３の素子形成領域上に、通常のフォトリソグラフィ技術を用いて、レジストパターン８０４を形成する（図８（Ａ）参照）。

（２）レジストパターン８０４をマスクとして用いたドライエッチングを行い、窒化シリコン膜８０３、保護酸化膜８０２およびシリコン基板８０１を順次エッチングすることにより、トレンチ８０５を形成する。その後、レジストパターン８０４を除去する（図８（Ｂ）参照）。

（３）トレンチ８０５の内壁面に、丸め酸化処理を施す。これにより、酸化膜８０６が形成される。この酸化膜８０６により、その後の工程で酸化膜８０７を形成するときの（後述）、内壁面に対するダメージの防止、結晶欠陥発生防止、汚染防止を図ることができる。さらに、この酸化膜８０６により、トレンチ８０５の上端部の角を丸めることができるので、この角の上に隙間なく酸化膜８０７を形成することができる。

（４）次に、例えばＣＶＤ(Chemical Vaper Deposition) 法により、酸化膜８０７を形成する。これにより、酸化膜８０７がトレンチ８０５内に充填されるとともに、この酸化膜８０７によって窒化シリコン膜８０３の表面が覆われる（図８（Ｃ）参照）。

（５）続いて、ＣＭＰ法を用いて、窒化シリコン膜８０３の表面が露出するまで、ＣＶＤ酸化膜８０７を研磨する（図８（Ｄ）参照）。研磨剤としては、例えば、シリカスラリー（シリカ系材料からなる砥粒を含む研磨剤）を使用することができる。

（６）その後、ＣＶＤ酸化膜８０７の上面がシリコン基板８０１の表面近傍になるように、このＣＶＤ酸化膜８０７の表面をエッチングする（図９（Ａ）参照）。

（７）そして、熱りん酸溶液を用いて窒化シリコン膜８０３を除去し、さらに沸酸を用いて保護酸化膜８０２を除去する（図９（Ｂ）参照）。

ここで、半導体装置の歩留まりや信頼性を向上させるためには、ＣＭＰ工程（上記工程（５）参照）による研磨量を高精度に制御することが重要である。

しかしながら、ＣＭＰの研磨量を高精度に制御することは、非常に困難であった。なぜなら、シリコン基板８０１上の或る領域におけるＣＭＰの研磨速度は、被研磨領域における下地条件のみならず、当該被研磨領域の周辺領域における下地条件にも依存するからである。このため、従来は、ＣＭＰ工程後に、走査型電子顕微鏡(SEM:Scanning Electron Microscope)を用いて、シリコン基板８０１の断面を解析していた。しかし、断面をＳＥＭで解析する方法は、窒化シリコン膜８０３の残存膜厚を正確に知ることができるものの、シリコン基板８０１を破壊してしまうとともに、解析に多大な工程数および時間を必要とする。

ここで、研磨剤としてＣｅＯ（酸化セシウム、すなわちセリア）スラリーを使用することにより、研磨速度の下地依存性をある程度低減することも可能である。しかし、アクティブパターン密度（素子形成領域の面積占有率）の極端に小さい領域が存在する場合には、却って窒化シリコン膜８０３の正確な残存膜厚制御が困難になる。セリアスラリーを使用する場合は、研磨速度が非常に速くなるからである。このため、アクティブパターン密度が極端に小さい領域では、窒化シリコン膜８０３が完全に消失してしまう可能性がある。このような理由から、セリアスラリーを使用する場合には、アクティブパターン密度が極端に小さい領域が存在しないように、半導体集積回路を設計するべきである。しかしながら、このような設計条件の追加は、設計の負担を増大させる。加えて、設計条件の適正化のみでは、ＣＭＰの研磨量を高精度に制御することが困難な場合もある。

従来、ＣＭＰの研磨精度を向上させるための技術としては、例えば下記特許文献１、２に開示されたものが知られている。しかしながら、これらはいずれも配線パターン上に形成された膜をＣＭＰで平坦化する際の研磨精度向上を目的とした技術であり、素子分離工程への適用は困難である。下記特許文献１、２では、配線パターン上に形成された膜の平滑度を向上させるために、ダミーパターンを形成している。したがって、これら特許文献１、２の技術を上述のような素子分離工程（図８、図９参照）に適用しようとすると、ダミー・トレンチを形成することになる。しかしながら、ダミー・トレンチを形成することは、半導体装置の集積率の悪化や設計条件の複雑化を招き、現実的ではない。
特開２００２−１４０６５５号公報特開２００２−３４２３９９号公報

本発明の課題は、素子形成領域とトレンチ領域との面積比や研磨剤の種類等に拘わらず、素子分離工程におけるＣＭＰ研磨量を精度よく制御する技術を提供することにある。

第１発明に係る研磨工程の残存膜厚判定方法は、半導体基板上に所定の被覆膜を形成する第１ステップと、ライン幅およびスペース幅の少なくとも一方が相互に異なる複数のライン／スペースパターン・ブロックを有するレジストパターンを被覆膜上に形成する第２ステップと、レジストパターンをマスクとして被覆膜および半導体基板の表面をエッチングすることによりトレンチを形成する第３ステップと、レジストパターンを除去した後でトレンチ内を充填するとともに被覆膜の表面を覆う埋込絶縁膜を形成する第４ステップと、所定条件下で被覆膜の表面が露出するように埋込絶縁膜の表面を研磨する第５ステップと、複数の測定点における第５ステップ後の被覆膜の残存膜厚を測定する第６ステップとを含む測定プロセスと、所定の形状および面積を有し、測定点が属するライン／スペースパターン・ブロックを含み且つ他のライン／スペースパターン・ブロックをまたぐ参照領域を半導体基板の表面に概念的に規定する第７ステップと、参照領域の面積と参照領域内におけるラインの総面積との比を演算することにより互いに異なる値の複数のローカル・アクティブパターン密度を得る第８ステップと、残存膜厚とローカル・アクティブパターン密度値との関係を参照領域ごとに関連づけることにより所定条件下におけるローカル・アクティブパターン密度と残存膜厚との関係を求める第９ステップと、実際に作成する半導体装置の任意点における被覆膜の予想残存膜厚を、第９ステップで求めた関係に基づいて判定する第１０ステップとを含む演算プロセスとを備える。

第２の発明に係る半導体装置の製造方法は、半導体基板上に所定の被覆膜を形成する第１ステップと、ライン幅およびスペース幅の少なくとも一方が相互に異なる複数のライン／スペースパターン・ブロックを有するレジストパターンを被覆膜上に形成する第２ステップと、レジストパターンをマスクとして被覆膜および半導体基板の表面をエッチングすることによりトレンチを形成する第３ステップと、レジストパターンを除去した後でトレンチ内を充填するとともに被覆膜の表面を覆う埋込絶縁膜を形成する第４ステップと、所定条件下で被覆膜の表面が露出するように埋込絶縁膜の表面を研磨する第５ステップと、複数の測定点における、第５ステップ後の被覆膜の残存膜厚を測定する第６ステップとを含む測定プロセスと、所定の形状および面積を有し、測定点が属するライン／スペースパターン・ブロックを含み且つ他のライン／スペースパターン・ブロックをまたぐ参照領域を半導体基板の表面に概念的に規定する第７ステップと、参照領域の面積と参照領域内におけるラインの総面積との比を演算することにより互いに異なる値の複数のローカル・アクティブパターン密度を得る第８ステップと、残存膜厚とローカル・アクティブパターン密度値との関係を参照領域ごとに関連づけることにより所定条件下におけるローカル・アクティブパターン密度と残存膜厚との関係を求める第９ステップと、実際に作成する半導体装置の任意点における被覆膜の予想残存膜厚を第９ステップで求めた関係に基づいて判定する第１０ステップとを含む演算プロセスと、半導体基板上に被覆膜を形成する第１１ステップと、被覆膜上にレジストパターンを形成する第１２ステップと、レジストパターンをマスクとして被覆膜および半導体基板の表面をエッチングすることによりトレンチを形成する第１３ステップと、レジストパターンを除去した後でトレンチ内を充填するとともに被覆膜の表面を覆う埋込絶縁膜を形成する第１４ステップと、第１０ステップで被覆膜の残存膜厚が所定膜厚よりも小さくなると判定された特定領域に研磨抑制膜を形成する第１５ステップと、被覆膜の表面が露出するように埋込絶縁膜および研磨抑制膜を研磨する第１６ステップとを含む製造プロセスとを備える。

第１発明に係る残存膜厚判定方法によれば、ライン幅およびスペース幅の少なくとも一方が相互に異なる複数のライン／スペースパターン・ブロックを有するレジストパターンが形成され（第２ステップ）、且つ、測定点が属するライン／スペースパターン・ブロックを含み且つ他のライン／スペースパターン・ブロックをまたぐように参照領域が規定される（第７ステップ）。これにより、第８ステップで面積比を計算するときに、様々な値の面積比が得られる。したがって、第１発明によれば、第１０ステップで予想残存膜厚を判定するときに、高精度の判定を行うことができる。

第２発明に係る半導体装置の製造方法によれば、研磨抑制膜を形成する領域を第１発明に係る残存膜厚判定方法を用いて決定するので、残存膜厚のばらつき抑制の信頼性を高くすることができる。

以下、この発明の実施の形態について、図面を用いて説明する。なお、図中、各構成成分の大きさ、形状および配置関係は、この発明が理解できる程度に概略的に示してあるにすぎず、また、以下に説明する数値的条件は単なる例示にすぎない。

第１実施形態
まず、第１発明に係る残存膜厚判定方法の一実施形態について、図１〜４を用いて説明する。

本実施形態に係る残存膜厚判定方法は、測定プロセスと演算プロセスとを備える。

測定プロセスでは、トレンチと素子形成領域とによって構成されたＴＥＧ(Test Element Group)パターンを有する半導体基板を作製し、窒化シリコン膜（後述）の残存膜厚を測定する。図１は、このＴＥＧパターン（ダイ１個分）を概念的に示す平面図である。

図１に示したように、このＴＥＧパターンは、多数個のブロック１００，１００，・・・に分割されている。図１の例では、ブロック数は５６個である。これらのブロック１００は、それぞれ、ライン／スペースの繰り返しパターンを有している。図１の例では、４種類の大きさのブロック１００が設けられているが、２〜３種類或いは５種類以上でもよい。これらのブロック１００の大きさは、それぞれ任意である。また、同じ大きさのブロック１００であっても、ライン／スペースパターンのライン幅やスペース幅は、基本的には一致しない（一部に同じものがあってもよい）。各ブロック１００のライン幅およびスペース幅は任意であるが、演算プロセス（後述）で様々なアクティブパターン密度（素子形成領域の面積占有率）が得られるように、決定される。各ブロック１００内には、測定点パターン１０１が設けられる。この測定点パターンは、窒化シリコン膜（後述）の残存膜厚の測定点を規定する際の測定位置になる。測定点パターン１０１の寸法は、例えば８０μｍ×８０μｍである。

次に、このＴＥＧパターンを作成するプロセス、すなわち本実施形態の測定プロセスについて、図２を用いて説明する。

（１）まず、シリコン基板２０１の表面に、膜厚１５ｎｍ程度の保護酸化膜２０２を形成し、さらに、この保護酸化膜２０２の表面に例えばＬＰＣＶＤ法を用いて、窒化シリコン膜２０３を形成する。これらの膜２０２，２０３は、本発明の「被覆膜」に相当する。続いて、この窒化シリコン膜２０３の表面に、通常のフォトリソグラフィ技術を用いて、レジストパターン２０４を形成する（図２（Ａ）参照）。レジストパターン２０４は、上述のＴＥＧパターン（図１参照）のライン部分および測定点パターン１０１に対応させて形成される。

（２）次に、レジストパターン２０４をマスクとして用いたドライエッチングを用い、窒化シリコン膜２０３、保護酸化膜２０２およびシリコン基板２０１を順次エッチングすることにより、トレンチ２０５を形成する。このエッチングにより、シリコン基板２０１のうちレジストパターン２０４で覆われている部分はＴＥＧパターンのライン部分になり、覆われていない部分はスペース部分すなわちトレンチになる。また、これと同時に、測定点パターン１０１も形成される。その後、レジストパターン２０４を除去する（図２（Ｂ）参照）。

（３）丸め酸化処理により、トレンチ２０５の内壁面に酸化膜２０６を形成する。

（４）続いて、例えばＣＶＤ法により、酸化膜２０７を形成する。これにより、酸化膜２０７がトレンチ２０５内に充填されるとともに、この酸化膜２０７によって窒化シリコン膜２０３の表面が覆われる（図２（Ｃ）参照）。酸化膜２０７は、本発明の「埋込絶縁膜」に相当する。

（５）続いて、ＣＭＰ法を用いて、窒化シリコン膜２０３の表面が露出するまで、ＣＶＤ酸化膜２０７を研磨する（図２（Ｄ）参照）。研磨剤としては、例えば、セリアスラリーを使用することができる。

（６）その後、既知の膜厚測定技術（例えば上述の断面ＳＥＭ）を用いて、窒化シリコン膜２０３の残存膜厚を測定する。上述のように、この測定では、各測定点パターン１０１が測定点になる。

以上の工程により、図１に示したようなＴＥＧパターンが、素子形成領域のパターン（ラインパターンに相当）およびトレンチのパターン（スペースパターンに相当）として、形成される。

次に、本実施形態の演算プロセスについて、図３を用いて説明する。

（７）まず、図３に示したような、参照領域３００を概念的に規定する。参照領域３００の寸法は、例えば４mm×４mmである。参照領域３００は、この参照領域３００の中心点が各測定点パターン１０１と一致するように、概念的に配置される。図３の例では、参照領域３００を、大部分のＴＥＧパターン・ブロック１００よりも大きくなるように規定している。これにより、様々な値のラインパターン面積占有率が得られる。以下、参照領域３００の面積を、参照面積Ａと称す。

（８）次に、参照領域３００内の素子形成領域（ラインパターンの部分）について、サイジング(sizing)処理を行う。本実施形態の工程（４）で形成されるＣＶＤ酸化膜２０７の凹凸の幅は、ＴＥＧパターンの幅とは一致しない（図２（Ｃ）のΔｘ参照）。例えば、ライン幅（素子形成領域の幅）が０．４μｍの場合、他の条件にもよるが、ＣＶＤ酸化膜２０７の凸部の幅は０．６μｍ程度になる場合がある。ＣＭＰの研磨速度は、実際には、素子形成領域の幅ではなく、ＣＶＤ酸化膜２０７の凸部の幅に依存する。したがって、サイジング処理によってライン幅を補正した方が、ＣＭＰの研磨速度を高精度に制御できる。

（９）続いて、参照領域３００内の素子形成領域について、サイジング処理後の総面積Ｂを計算する。そして、参照面積Ａと素子形成領域面積Ｂとの比Ｂ／Ａを計算する。この計算結果Ｂ／Ａが、参照領域３００内におけるアクティブパターン密度（素子形成領域の面積占有率）である。以下、参照領域３００内におけるアクティブパターン密度を、「ローカル・アクティブパターン密度」と記す。

演算プロセス（７）〜（９）は、各測定点パターン１０１毎に行われる。上述のように、参照領域３００の大きさは大部分のブロック１００よりも大きく、且つ、各ブロックのライン幅およびスペース幅はブロック１００毎に異なる。したがって、ローカル・アクティブパターン密度も、測定点パターン１０１毎に異なる。

（１０）その後、実測工程で測定した各測定パッドの残存膜厚（上記工程（６）参照）と、アクティブパターン密度（上記工程（９）参照）との関係を求める。

図４は、ローカル・アクティブパターン密度と残存膜厚との関係を示すグラフであり、横軸はローカル・アクティブパターン密度、縦軸は残存膜厚である。図４の例では、ローカル・アクティブパターン密度が１０％以下の場合はＣＶＤ酸化膜２０７の残存膜厚がローカル・アクティブパターン密度に大きく依存しており、その一方で、ローカル・アクティブパターン密度が１０％以上の場合はこの残存膜厚はローカル・アクティブパターン密度にあまり依存していない。図４のグラフを用いるにより、実際に製品として製造する半導体装置の、任意点におけるＣＶＤ酸化膜２０７の残存膜厚を、高い精度で判定（予想）することが可能になる。

ここで、ローカル・アクティブパターン密度と残存膜厚との関係は、ＣＭＰ前のトレンチ形状、窒化シリコン膜２０３の膜厚、ＣＭＰ研磨量、ＣＭＰ条件、研磨剤の種類など、他の条件によっても異なる。また、参照面積Ａの大きさの最適な設定値も、製造条件やＴＥＧパターンなどによって異なる。したがって、実際に製造する半導体装置の製造条件に合わせて最適条件を決定した上で、上記測定プロセスを行うことが望ましい。

以上説明したように、本実施形態に係る研磨工程の残存膜厚判定方法によれば、ＴＥＧパターンを形成したシリコン基板２０１を用いて、ローカル・アクティブパターン密度と残存膜厚との関係を求めることができる。したがって、実際に製品として半導体装置を製造する際に、ＣＶＤ酸化膜２０７の残存膜厚を測定しなくても、かかる残存膜厚を高い精度で判定することができる。

本実施形態に係る研磨工程の残存膜厚判定方法を用いることにより、許容されるローカル・アクティブパターン密度の最小値を、設計段階に正確に知ることができる。したがって、設計作業の負担増大を抑えつつ、歩留まりや信頼性が高い半導体装置を設計することが容易になる。

また、ＣＶＤ酸化膜２０７の残存膜厚が許容残存膜厚よりも小さくなると判定された領域に対して、ＣＭＰの研磨を抑制する処理（第２、第３実施形態参照）を施すことにより、さらなる設計負担低減や歩留まり・信頼性向上を図ることができる。

本実施形態ではローカル・アクティブパターン密度と残存膜厚との関係をグラフ化したが、この関係を他の方法（例えば関係式など）で規定することとしてもよいことは、もちろんである。

第２実施形態
次に、第２の発明に係る半導体装置の製造方法の一実施形態について、図５および図６を用いて説明する。

図５は、本実施形態に係る製造プロセスを説明するための断面工程図である。

（１）まず、従来技術（図８、図９参照）と同様にして、シリコン基板５０１の表面に、保護酸化膜５０２、窒化シリコン膜５０３を形成する。これらの膜５０２，５０３は、本発明の「被覆膜」に相当する。続いて、窒化シリコン膜５０３の表面に、レジストパターン５０４を形成した後、窒化シリコン膜５０３、保護酸化膜５０２およびシリコン基板５０１を順次エッチングする。これにより、トレンチ５０５が形成される（図５（Ａ）参照）。

（２）レジストパターン５０４を除去した後、トレンチ５０５の内壁面に酸化膜５０６を形成し、さらに、例えばＣＶＤ法により酸化膜５０７を形成する。これにより、酸化膜５０７がトレンチ５０５内に充填されるとともに、この酸化膜５０７によって窒化シリコン膜５０３の表面が覆われる（図５（Ｂ）参照）。酸化膜５０７は、本発明の「埋込絶縁膜」に相当する。

（３）続いて、酸化膜５０７上に、例えば２０ｎｍ程度の膜厚を有する窒化シリコン膜を形成する。そして、既知のフォトリソグラフィー技術を用いて、窒化シリコン膜をパターニングする。これにより、窒化シリコン膜パターン５０８が形成される（図５（Ｃ）参照）。この窒化シリコン膜パターン５０８は、研磨工程残存膜厚の判定結果（窒化シリコン膜５０３の予想残存膜厚）が所定膜厚よりも小さい領域にのみ、形成される。窒化シリコン膜パターン５０８は、本発明の「研磨抑制膜」に相当する。

図６は、窒化シリコン膜パターン５０８を概念的に示す平面図である。図６の例では、窒化シリコン膜パターン５０８は、１μｍ×１μｍの寸法を有し、０．５μｍ間隔で配置されている。

なお、研磨工程残存膜厚の判定方法は、特に限定されないが、本発明の判定方法（第１実施形態参照）を使用することができる。第１実施形態の判定方法を用いる場合には、ローカル・アクティブパターン密度が１０％以下の領域にのみ、窒化シリコン膜パターン５０８を形成すればよい（図４参照）。

（４）続いて、ＣＭＰ法を用いて、窒化シリコン膜５０３の表面が露出するまで、ＣＶＤ酸化膜５０７を研磨する（図５（Ｄ）参照）。研磨剤としては、例えば、セリアスラリーを使用することが望ましい。この研磨により、上述の窒化シリコン膜パターン５０８も、除去される。本実施形態では、研磨工程残存膜厚の判定結果が小さい領域に窒化シリコン膜パターン５０８を設けたので、研磨後の残存膜厚を均一化することができる。

（５）その後、従来技術と同様、ＣＶＤ酸化膜５０７の表面をエッチングし、さらに、窒化シリコン膜５０３および保護酸化膜５０２を除去する。

以上説明したように、本実施形態によれば、研磨工程残存膜厚の判定結果が小さい領域に窒化シリコン膜パターン５０８を形成した後でＣＶＤ酸化膜５０７を研磨することとしたので、窒化シリコン膜５０３の残存膜厚のばらつきを抑制することができる。

特に、研磨工程残存膜厚の判定方法として本発明の判定方法を使用する場合には、ばらつき抑制の信頼性を非常に高くすることができる。

なお、本実施形態では、研磨抑制膜として窒化シリコン膜パターン５０８を使用したが、他の材料膜を使用できることはもちろんである。すなわち、研磨速度に応じて膜厚、寸法、間隔などを適当に設定することにより、どのような材料の膜でも研磨抑制膜として使用することができる。

第３実施形態
次に、第２の発明に係る半導体装置の製造方法の他の実施形態について、図７を用いて説明する。

本実施形態に係る製造方法は、研磨抑制膜を形成する工程（第２実施形態の工程（３）参照）を除いて、第２実施形態と同様である。本実施形態は、研磨抑制膜を形成する際に、研磨工程残存膜厚の判定結果に応じて研磨抑制膜の面積占有率を変化させる点で、上述の第２実施形態と異なる。

なお、本実施形態では、研磨工程残存膜厚の判定方法として第１実施形態の方法を使用した場合を例に採って説明する。

図７は、本実施形態に係る研磨抑制膜（窒化シリコン膜パターン７０１）を概念的に示す平面図である。

図７の例では、窒化シリコン膜パターン７０１の寸法を、ローカル・アクティブパターン密度が５％未満の領域では２．５μｍ×２．５μｍとし、ローカル・アクティブパターン密度が５％以上１０％以下の領域では１μｍ×１μｍとした。また、窒化シリコン膜パターン７０１の配置間隔は、ローカル・アクティブパターン密度に拘わらず、０．５μｍとした。これにより、窒化シリコン膜パターン７０１の面積占有率は、ローカル・アクティブパターン密度が５％未満の領域では６９．４％となり、ローカル・アクティブパターン密度が５％以上１０％以下の領域では４４．４％になった。ローカル・アクティブパターン密度が１０％より高い領域に窒化シリコン膜パターン７０１を設けない点は、上述の第２実施形態と同じである。

以上説明したように、本実施形態によれば、研磨工程残存膜厚の判定結果に応じて研磨抑制膜の面積占有率を変化させるので、第２実施形態よりもさらに、窒化シリコン膜５０３の残存膜厚のばらつきを抑制することができる。

第２実施形態と同様、研磨工程残存膜厚の判定方法として本発明の判定方法を使用する場合には、ばらつき抑制の信頼性を非常に高くすることができる。研磨抑制膜として他の材料膜を使用できる点も、第２実施形態と同様である。

本実施形態では、研磨抑制膜の面積占有率を２段階に分けたが、３段階以上に分けてもよいことはもちろんである。

本発明は、ＣＭＰのみならず、他の研磨技術を用いた半導体製造工程にも適用することができる。

第１実施形態に係るＴＥＧパターンの構造を概念的に示す平面図である。第１実施形態に係る測定プロセスを示す工程断面図である。第１実施形態に係る演算プロセスを説明する平面図である。第１実施形態における、測定プロセスの測定結果と演算プロセスの演算結果との関係を示すグラフである。第２実施形態に係る半導体装置の製造方法を示す断面工程図である。第２実施形態に係る研磨抑制膜の構成を概念的に示す平面図である。第３実施形態に係る研磨抑制膜の構成を概念的に示す平面図である。従来の半導体装置の製造方法例を示す断面工程図である。従来の半導体装置の製造方法例を示す断面工程図である。

符号の説明

１００ＴＥＧパターン・ブロック
１０１測定点パターン
２０１シリコン基板
２０２保護酸化膜
２０３窒化シリコン膜
２０４レジストパターン
２０５トレンチ
２０６丸め酸化処理による酸化膜
２０７ＣＶＤ酸化膜
３００参照領域

Claims

半導体基板上に所定の被覆膜を形成する第１ステップと、
ライン幅およびスペース幅の少なくとも一方が相互に異なる複数のライン／スペースパターン・ブロックを有するレジストパターンを、前記被覆膜上に形成する第２ステップと、
前記レジストパターンをマスクとして、前記被覆膜および前記半導体基板の表面をエッチングすることにより、トレンチを形成する第３ステップと、
前記レジストパターンを除去した後で、前記トレンチ内を充填するとともに前記被覆膜の表面を覆う埋込絶縁膜を形成する第４ステップと、
所定条件下で、前記被覆膜の表面が露出するように前記埋込絶縁膜の表面を研磨する第５ステップと、
複数の測定点における、前記第５ステップ後の前記被覆膜の残存膜厚を測定する第６ステップと、
を含む測定プロセスと、
所定の形状および面積を有し、前記測定点が属する前記ライン／スペースパターン・ブロックを含み且つ他の前記ライン／スペースパターン・ブロックをまたぐ参照領域を、前記半導体基板の表面に概念的に規定する第７ステップと、
前記参照領域の面積と、該参照領域内における前記ラインの総面積との比を演算することにより、互いに異なる値の複数のローカル・アクティブパターン密度を得る第８ステップと、
前記残存膜厚と前記ローカル・アクティブパターン密度との関係を前記参照領域ごとに関連づけることにより、前記所定条件下における該ローカル・アクティブパターン密度と該残存膜厚との関係を求める第９ステップと、
実際に作成する半導体装置の任意点における前記被覆膜の予想残存膜厚を、前記第９ステップで求めた関係に基づいて判定する第１０ステップと、
を含む演算プロセスと、
を備えることを特徴とする研磨工程の残存膜厚判定方法。
前記被覆膜が、前記半導体基板上に形成された保護酸化膜と該保護酸化膜上に形成された窒化シリコン膜とを有する積層膜であることを特徴とする請求項１に記載の研磨工程の残存膜厚判定方法。
前記研磨工程が化学機械研磨工程であることを特徴とする請求項１または２に記載の研磨工程の残存膜厚判定方法。
前記第８ステップの演算に使用する、前記参照領域内における前記ラインの総面積が、前記第４ステップで形成された前記埋込絶縁膜の凸部の、該参照領域内における総面積であることを特徴とする請求項１〜３のいずれかに記載の研磨工程の残存膜厚判定方法。
半導体基板上に所定の被覆膜を形成する第１ステップと、
ライン幅およびスペース幅の少なくとも一方が相互に異なる複数のライン／スペースパターン・ブロックを有するレジストパターンを、前記被覆膜上に形成する第２ステップと、
前記レジストパターンをマスクとして、前記被覆膜および前記半導体基板の表面をエッチングすることにより、トレンチを形成する第３ステップと、
前記レジストパターンを除去した後で、前記トレンチ内を充填するとともに前記被覆膜の表面を覆う埋込絶縁膜を形成する第４ステップと、
所定条件下で、前記被覆膜の表面が露出するように前記埋込絶縁膜の表面を研磨する第５ステップと、
複数の測定点における、前記第５ステップ後の前記被覆膜の残存膜厚を測定する第６ステップと、
を含む測定プロセスと、
所定の形状および面積を有し、前記測定点が属する前記ライン／スペースパターン・ブロックを含み且つ他の前記ライン／スペースパターン・ブロックをまたぐ参照領域を、前記半導体基板の表面に概念的に規定する第７ステップと、
前記参照領域の面積と、該参照領域内における前記ラインの総面積との比を演算することにより、互いに異なる値の複数のローカル・アクティブパターン密度を得る第８ステップと、
前記残存膜厚と前記ローカル・アクティブパターン密度との関係を前記参照領域ごとに関連づけることにより、前記所定条件下における該ローカル・アクティブパターン密度と該残存膜厚との関係を求める第９ステップと、
実際に作成する半導体装置の任意点における前記被覆膜の予想残存膜厚を、前記第９ステップで求めた関係に基づいて判定する第１０ステップと、
を含む演算プロセスと、
半導体基板上に被覆膜を形成する第１１ステップと、
前記被覆膜上にレジストパターンを形成する第１２ステップと、
前記レジストパターンをマスクとして、前記被覆膜および前記半導体基板の表面をエッチングすることにより、トレンチを形成する第１３ステップと、
前記レジストパターンを除去した後で、前記トレンチ内を充填するとともに前記被覆膜の表面を覆う埋込絶縁膜を形成する第１４ステップと、
前記第１０ステップで前記被覆膜の残存膜厚が所定膜厚よりも小さくなると判定された特定領域に研磨抑制膜を形成する第１５ステップと、
前記被覆膜の表面が露出するように前記埋込絶縁膜および前記研磨抑制膜を研磨する第１６ステップと、
を含む製造プロセスと、
を備えることを特徴とする半導体装置の製造方法。
前記研磨抑制膜が、所定間隔で配置された所定寸法の研磨抑制膜パターンであることを特徴とする請求項５に記載の半導体装置の製造方法。
前記残存膜厚の判定結果が小さい前記特定領域ほど前記研磨抑制膜の面積占有率が高くなるように、該特定領域毎に前記研磨抑制膜パターンの配置間隔または寸法が設定されたことを特徴とする請求項６に記載の半導体装置の製造方法。
前記被覆膜が、前記半導体基板上に形成された保護酸化膜と該保護酸化膜上に形成された窒化シリコン膜とを有する積層膜であることを特徴とする請求項５〜７のいずれかに記載の半導体装置の製造方法。
前記研磨工程が、化学機械研磨工程であることを特徴とする請求項５〜８のいずれかに記載の半導体装置の製造方法。