JP4792200B2 - リセスエッチング前のインタフェロメトリによるin−situモニタリングを伴う平坦化エッチング方法 - Google Patents

リセスエッチング前のインタフェロメトリによるin−situモニタリングを伴う平坦化エッチング方法 Download PDF

Info

Publication number
JP4792200B2
JP4792200B2 JP2003541047A JP2003541047A JP4792200B2 JP 4792200 B2 JP4792200 B2 JP 4792200B2 JP 2003541047 A JP2003541047 A JP 2003541047A JP 2003541047 A JP2003541047 A JP 2003541047A JP 4792200 B2 JP4792200 B2 JP 4792200B2
Authority
JP
Japan
Prior art keywords
etching
recess
sccm
hard mask
etch
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2003541047A
Other languages
English (en)
Other versions
JP2005508091A5 (ja
JP2005508091A (ja
Inventor
ブレイリィ・リンダ
バヘディ・バヒド
エデルバーグ・エリック
ミラー・アラン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Lam Research Corp
Original Assignee
Lam Research Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Lam Research Corp filed Critical Lam Research Corp
Publication of JP2005508091A publication Critical patent/JP2005508091A/ja
Publication of JP2005508091A5 publication Critical patent/JP2005508091A5/ja
Application granted granted Critical
Publication of JP4792200B2 publication Critical patent/JP4792200B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304Mechanical treatment, e.g. grinding, polishing, cutting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/7684Smoothing; Planarisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/32115Planarisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/3213Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • H01L21/32137Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas of silicon-containing layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/763Polycrystalline semiconductor regions
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Plasma & Fusion (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Drying Of Semiconductors (AREA)
  • Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Weting (AREA)

Description

本発明は、ウェーハ処理方法に関し、特に、効率的で費用対効果に優れたウェーハの平坦化エッチング工程に関する。
半導体デバイスの製造では、ウェーハ平坦化工程が必要となる。通常、集積回路デバイスは、多層構造の形態となる。平坦化およびリセスエッチングは、更に一般的になりつつある混載デバイスの集積化にとって重要な処理である。混載デバイスの集積化における中間ステップの一つは、以前にエッチングされた媒体の深いトレンチ(または接点)にポリシリコンを充填し、特定の深度まで再度エッチングすることである。均一な充填を保証するために、余分なポリシリコン層(3000Aまで)を、窒化ケイ素マスクの上に堆積させる。結果として、ポリシリコン充填物の特定の深度までの除去は、主に二つのステップ、即ち、平坦化とリセスエッチングとを有する。平坦化ステップは、余分なポリシリコン層をマスクレベルまで除去することであり、リセスエッチングステップは、トレンチ内部に堆積させたポリシリコンを特定の深度まで除去することである。通常の混載デバイス集積化方式には、いくつかのリセスエッチングステップが存在する。第三のリセスエッチングの適用(通常はリセス3と呼ばれる)は、マスク下での望ましい深度が非常に浅いため、極めて難しい。制御可能で均一な浅い深度をウェーハ上の全てのトレンチ(接点)において確保するために、通常は、非常に均一な平坦化ステップが利用される。特に、一般には、化学機械平坦化(CMP)工程を使用して、リセスエッチング処理の間にポリシリコン充填物を平坦化する。平坦化しなければ、更なるポリシリコン層の作成は、表面構造の変化により、更に大幅に難しくなる。
ウェーハを研磨するのに通常利用される化学機械平坦化(CMP)システムは、ウェーハの表面を処理して、物理的に研磨するシステム構成要素を含む。こうした構成要素は、例えば、軌道研磨パッドまたはリニアベルト研磨パッドにすることができる。エッチング工程の間にウェーハを平坦化するには、通常、エッチング機械からCMP装置へウェーハを輸送する必要がある。結果として、CMP装置とエッチング装置との間でウェーハが輸送される時に時間が失われる。加えて、ウェーハを輸送することは、汚染のリスクを増やす可能性があり、輸送中の汚染を最小化するために付加的なコストおよび経費が必要になり得る。更に、CMP装置とエッチング装置との間でウェーハを輸送するデバイスが必要になり得る。
更に、CMP装置の利用は、ウェーハ処理工程に関する厄介な付加的問題を有する可能性がある。例えば、通常のCMP装置は、余分なポリシリコンを磨き取ることでウェーハの層を平坦化できる場合があるが、この処理において、研磨(または平坦化)処理の終点は、通常、第一の層が磨き取られた後、ウェーハの異なる層との接触を感知することで検出される。残念なことに、この方法では、研磨により第二の層の一部が除去される前に、平坦化処理を停止するのが困難な場合がある。全てのエッチングにおいて単一のSiN保護層が利用される場合が多いため、結果として、これにより多数のエッチング手順において問題が発生し得る。こうした状況では、エッチング処理が完了する前に、SiN層の一部または全部がはぎ取られる場合があり、結果として一貫性のないウェーハ処理が生じ、ウェーハにダメージを与える可能性がある。
したがって、ウェーハ研磨の程度を正確にモニタし得る状態で、エッチングチャンバからウェーハを取り出すことなく、エッチングチャンバにおいてウェーハを正確に平坦化する方法を有することで従来技術の問題を克服する装置に対する必要性が存在する。
大まかに言って、本発明は、一つの装置においてウェーハをエッチングし、正確に平坦化する方法を提供することで、こうした必要性を満たす。本発明は、処理、装置、システム、デバイス、または方法を含め、多数の方法で実施できると理解するべきである。本発明のいくつかの発明実施形態について、下で説明する。
一実施形態では、基板におけるリセスエッチング作業を行う方法が提供される。この方法は、基板上へのハードマスクの形成と、ハードマスクを使用して行う基板へのトレンチのエッチングとを含む。この方法は、更に、ハードマスク上およびトレンチ内への誘電層の形成を含み、誘電層は、トレンチの内側を覆う。その後、導電材料のブランケットがハードマスク上を覆い且つトレンチを充填するように、導電材料を誘電層上に付加する。この方法は、更に、導電材料を実質的に平坦化するための導電材料のエッチングを含み、導電材料のエッチングは、ハードマスクを覆う誘電層上から全ての導電材料が除去される直前を終点とする。その後、ハードマスクを覆う誘電層上の導電材料が除去され且つトレンチ内から導電材料の少なくとも一部が除去されるように、導電材料がリセスエッチングされる。
別の実施形態では、基板におけるリセスエッチング作業を行う方法が提供される。この方法は、以下の工程を備える。(a)基板上へのハードマスクの形成。(b)ハードマスクを使用して行う、基板へのトレンチのエッチング。(c)ハードマスク上およびトレンチ内への誘電層の形成。なお、誘電層は、トレンチの内側を覆う。(d)導電材料のブランケットがハードマスク上を覆い、かつトレンチを充填するように行う、誘電層上への導電材料の付加。(e)導電材料を実質的に平坦化するための、第一の化学反応を利用して行う導電材料のエッチング。なお、導電材料のエッチングは、ハードマスクを覆う誘電層上から全ての導電材料が除去される直前を終点とする。そして、終点は、インタフェロメトリ・モニタリングを使用してトリガされる。(f)ハードマスクを覆う誘電層上の導電材料が除去され、且つトレンチ内から導電材料の少なくとも一部が除去されるように、第二の化学反応、ならびにインタフェロメトリ・モニタリングおよび時限式エッチングの一方を使用して行われる、導電材料のリセスエッチング。(g)トレンチ内に導電材料の複数の層を形成するために行われる、(c)ないし(f)の一回以上の繰り返し。
更に別の実施形態では、基板におけるリセスエッチング作業を行う方法が提供される。この方法は、基板上へのハードマスクの形成と、ハードマスクを使用して行う、基板へのトレンチのエッチングと、を含む。この方法は、また、ハードマスク上およびトレンチ内への二酸化ケイ素層の形成を含み、二酸化ケイ素層は、トレンチの内側を覆う。この方法は、さらに、ポリシリコン材料のブランケットがハードマスク上を覆い、かつトレンチを充填するように行う、誘電層上へのポリシリコン材料の付加を含む。そして、ポリシリコン材料が、実質的に平坦化されるようにエッチングされる。ここで、ポリシリコン材料のエッチングは、ハードマスクを覆う二酸化ケイ素層上から全てのポリシリコン材料が除去される直前を終点とする。終点は、インタフェロメトリ・モニタリングを使用してトリガされ、ポリシリコン材料のエッチングは、Cl2、He、およびSF6を含む第一の化学反応を使用する。その後、この方法は、ハードマスクを覆う二酸化ケイ素層上のポリシリコン材料が除去され、且つトレンチ内からポリシリコン材料の少なくとも一部が除去されるように、インタフェロメトリ・モニタリングおよび時限式エッチングの一方を使用して、ポリシリコン材料をリセスエッチングする。リセスエッチングは、ArおよびSF6を含む第二の化学反応を使用する。
本発明の利点は無数にある。最も顕著なものとしては、エッチングおよびin−situインタフェロメトリを利用してウェーハを平坦化する方法を創出することで、ウェーハの生産は、均一性が高まり、必要な時間が短くなり得るため、ウェーハの歩留まりを高め、ウェーハ生産コストを低減できる。この方法には、多数のエッチング化学反応と、エッチングチャンバ条件とが関与するため、リセスエッチングと平坦化エッチングとに関して、異なるエッチング工程を使用し得る。加えて、平坦化処理(および一部の実施形態においては、リセスエッチング)に関しては、インタフェロメトリが利用されるため、研磨の正確な終点をin−situでモニタし得る。これにより、ウェーハをCMP装置に輸送する必要なく、エッチングおよび平坦化の両方をエッチング装置において正確に実行し得る。更に、平坦化は、CMPを利用して通常可能となるものよりも正確な形で実行し得る。この結果、より制御された平坦化処理が達成され、そのため、CMP処理によってハードマスクが除去される場合を恐れることなく、単一のハードマスクを多数のリセスエッチングに利用し得る。追加として、ウェーハをエッチング装置から取り出し、平坦化のためにCMP装置に輸送する必要がないため、ウェーハを大幅に低減し、ウェーハスループットを大幅に増加させ得る。結果として、本発明の方法を利用することで、ウェーハ生産量およびウェーハ歩留まりを増加させ得る。
本発明のその他の態様および利点は、本発明の原理を例示する添付図面と併せて、以下の詳細な説明から明らかになろう。
本発明は、添付図面と併せて以下の詳細な説明から容易に理解されよう。説明を簡易化するために、同様の参照符号は同様の構造要素を示す。
リセスエッチング手順の間に、ウェーハをエッチング装置から移動させる必要なく、高度かつ正確にウェーハを平坦化する方法に関して、発明を開示する。以下の説明では、本発明の完全な理解を提供するために、多数の具体的な詳細について述べる。しかしながら、当業者により理解されるように、本発明は、こうした具体的な詳細の一部または全部を伴わずに実施してもよい。別の事例において、広く知られた処理工程については、本発明を不必要に曖昧にしないために、詳細に説明していない。
大まかに言えば、本発明は、リセスエッチング作業の間に、ウェーハをエッチング装置から取り出す必要なく、効率的かつ正確にウェーハを平坦化するために、in−situインタフェロメトリと共に、エッチング処理を利用し得る方法を対象とするものである。こうした方法を使用することで、CMP装置を利用する必要がないことから、ウェーハ処理工程は、より正確かつ効率的になり得る。
図1は、本発明の一実施形態による、ウェーハの基板106にエッチングされたトレンチ100の断面図を示している。図1において、トレンチ100は、基板106にエッチングされている。基板106は、一実施形態において、ケイ素材料である。通常、トレンチ100は、初期エッチング工程108の使用によって基板内に形成され得る。
トレンチ100は、ウェーハから製造するデバイスに望ましい仕様に応じて、任意の深さにしてよいと理解するべきである。一実施形態において、トレンチ100は、約10,000A(オングストローム)ないし約200Aの深さであり、好適な実施形態において、トレンチ100は、深さ約15,000Aである。当業者が理解するように、本発明の方法は、0.10μ技術、0.13μ技術、0.18μ技術、0.25μ技術、その他といった、任意のタイプまたはサイズのトランジスタ技術で利用してよい。
トレンチ100を生成するためには、最初に、基板106上にハードマスク104が形成される。ハードマスク104では、トレンチが作成される位置に開口部を作ってもよい。この開口部は、例えば、フォトリソグラフィおよびエッチングといった、任意の最適な工程で作成してよい。例えば、フォトリソグラフィが利用される時には、レジスト膜をハードマスク104上にスピンコートしてよい。次に、(複数の)開口部の位置を示すパターンを有するレチクルが利用される。次に、レチクルを通じて光を投射することが可能であり、その後、レジストの露光領域が除去される。
レジストの露光領域によって示されるハードマスク104の部分は、その後、基板106までエッチングされる。次に、レジストを除去し、ハードマスク104の(複数の)開口部によって露出される基板106の(複数の)部分を、初期エッチング工程108によってエッチングしてよい。初期エッチング工程108は、ケイ素を選択的にエッチングし、ハードマスク104を実質的にエッチングしない任意のタイプのエッチング処理にしてよいと理解するべきである。一実施形態において、基板106での初期エッチング工程108は、図3を参照して下で説明するようなリセスエッチング130−1にしてもよい。
ハードマスク104は、トレンチを形成することが望ましくない基板106の領域を覆う。これにより、トレンチは、基板106上で選択的に形成され得る。ハードマスク104には任意のタイプの材料を利用してよいが、一実施形態では、窒化ケイ素が使用される。一実施形態において、ハードマスク104は、約1,000Aないし約2,000Aの厚さであり、好適な実施形態において、ハードマスク104は、約1,500Aの厚さである。
図2は、本発明の一実施形態による、トレンチ100の表面に誘電層120が加えられ、トレンチ100にポリシリコン122−1が充填された後の基板106の図を示している。本明細書に含まれる例示的実施形態においてはポリシリコン材料が使用されているが、他の任意のタイプの導電材料をポリシリコンの代わりに利用してもよいと理解するべきである。誘電層120は、比較的低い誘電定数を有する任意のタイプの酸化物層にしてよい。一実施形態において、誘電層120は、二酸化ケイ素層であり、約50Aないし約100Aの厚さである。
ポリシリコン122−1は、ウェーハ処理の精度または速度が大幅に損なわれない限り、ハードマスク104上方の任意の厚さまで、トレンチ100を充填およびカバーしてよい。一実施形態において、ハードマスク上方のポリシリコン122−1の厚さは、約1000Aないし約5000Aにしてよい。基板106の構造の違いを担保するため、余分な量のポリシリコン122−1を加え、均一な充填を確保する。この実施形態では、平坦化エッチング124−1を利用して、ライン132によって表示されるハードマスク104上方のレベルまで、ポリシリコン122−1を平坦化する。
一実施形態において、平坦化エッチング124−1は、イオンアシストエッチングであり、表Aに示すような化学反応およびエッチング装置条件を利用する。
Figure 0004792200
平坦化エッチング124−1の一実施形態において、エッチングチャンバのトップ出力は、約300ワットないし約1200ワットであり、好適な実施形態において、トップ出力は、約1000ワットである。エッチングチャンバのボトム出力は、一実施形態において、約30ワットないし約300ワットであり、好適な実施形態は約66ワットを利用する。エッチングチャンバにおいて利用される化学物質の流量については、Cl2およびHeは、約20sccmないし約200sccmの流量を有し、最も好適な流量は、約100sccmである。SF6は、約2sccmないし約50sccmの流量を有し、好適な実施形態において、SF6は、約10sccmの流量を有する。エッチングチャンバの圧力は、一実施形態において約3mTorrないし約20mTorrであり、好適な実施形態において、圧力は、約5mTorrである。エッチングチャンバ内の温度は、一実施形態において、約−10C(摂氏温度)ないし約80Cであり、好適な実施形態において、温度は、約30Cである。
表Aに表示されるような実施形態における例示的な化学物質の代わりに、その他の化学物質を利用してもよいと理解するべきである。例えば、Ar、その他のような任意の希ガスを、Heに置き換えてもよい。別の実施形態では、例えば、NF3、CF4、CHF3、その他のような任意のフッ素含有化合物を、SF6に置き換えてもよい。更に別の実施形態では、HBrおよびHClその他のような他の化学物質を、Cl2の代用としてもよい。
平坦化エッチング124−1は、ハードマスク104上方のポリシリコン122−1が平坦化された程度に関するin−situモニタリングを達成するために、インタフェロメトリと共に使用される。平坦化のモニタリングが正確に実行できる限り、任意のタイプのインタフェロメトリを利用して、エッチング処理をモニタしてよいと理解するべきである。一実施形態では、図13を参照して更に詳細に説明するように、インタフェロメトリ終点(IEP)検出の使用により、異なる波長を有する二種類の光信号を利用して、平坦化エッチング124−1によって基板106の表面から十分なポリシリコン122−1が除去され、十分に平坦な表面が達成された時期を判断する。一実施形態において、平坦化エッチング124−1は、ハードマスク104および誘電層120がエッチングされないように、ポリシリコン122−1を過不足なく平坦化する。この実施形態では、平坦化エッチング124−1が完了した後、約10Aないし約300Aの厚さのポリシリコン122−1が、ハードマスク104および誘電層120上に残る。好適な実施形態では、平坦化エッチング124−1後に、約50Aないし約200Aのポリシリコン122−1が、ハードマスク104および誘電層120上に残る。
図3は、本発明の一実施形態による、平坦化エッチング124−1が実行された後の図2のトレンチ100を例示している。この時点で、一実施形態においてはイオンアシストエッチングであるリセスエッチング130−1を利用して、トレンチ100内のポリシリコン122−1を部分的にエッチングしてよい。表Bは、リセスエッチング130−1の例を定義する化学物質条件およびエッチング装置条件の一実施形態を示している。
Figure 0004792200
表Bに示すように、一実施形態においてはAr/SF6が利用される。例えば、ヘリウムその他のような、任意の希ガスを、Arの代用としてもよいと理解することができる。例えば、CF4のような他の任意のフッ素含有化合物を、SF6の代わりに利用してもよい。この実施形態において、トップ出力の範囲は、約130ないし約300ワットである。好適な実施形態において、トップ出力は、約175ワットである。ボトム出力は、一実施形態において、約0ないし約30ワットにしてよい。一実施形態において、Arの流量は、約0ないし300sccmにしてよい。Arの好適な流量は、約200sccmである。一実施形態において、SF6の流量は、約10ないし約100sccmである。SF6の好適な流量は、約15sccmである。ガス(即ち、Ar/SF6)の圧力は、約5ないし約20mTorrであり、好適な圧力は、10mTorrである。ガスの好適な温度は、約10ないし約60Cであり、最も好適な温度は、約30Cである。表1の「処方」での実施形態を使用することにより、基板106におけるポリシリコン122−1の選択的エッチングを制御し得るため、正しい量のリセスエッチングを実行し得る。一実施形態において、こうした量のエッチングは、エッチングの時間を変化させることで達成してもよい(例えば、時限式エッチング)。別の実施形態では、(図13を参照して説明する)インタフェロメトリを利用してもよい。追加として、リセスエッチング130−1は、選択的であるため、ハードマスク104は、ほぼ完全に残り、リセスエッチング130−1処理中に厚さが失われるとしてもほんの僅かである。一実施形態において、リセスエッチング130−1の表Aの処方により除去されるハードマスク104は、200A未満である。
図4は、本発明の一実施形態による、リセスエッチング130−1が完了した後のトレンチ100の例示的構造を示している。この実施形態において、第一のリセスエッチング(リセス−1エッチングとしても知られる)は、ポリシリコン122−1が充填されたトレンチ100の一部を残す。リセス−1エッチングは、ポリシリコン122−1によって形成される層の望ましい厚さに応じて、トレンチ100内に任意の量のポリシシリコン122−1を残してよいと理解するべきである。
図5は、本発明の一実施形態による、図4に示すもののような構造に沿って誘電層を配置し、ポリシリコン122−2を充填した後のトレンチ100の例示的構造を示している。一実施形態では、平坦化エッチング124−2を利用して、ポリシリコン122−2の上面を、ハードマスク104の上にある誘電層120のすぐ上まで平坦化する。平坦化エッチング124−2では、図2を参照して説明したもののような化学反応およびエッチング装置条件を利用してもよい。加えて、図13を参照して説明するようなインタフェロメトリを利用して、ポリシリコン122−2を正確に平坦化してもよい。平坦化エッチング124−2の後、誘電層120およびハードマスク104の上のポリシリコン122−2の厚さは、約50ないし約200Aにしてよい。
図6は、本発明の一実施形態による、リセス−2構造のために平坦化エッチング124−2が利用された後のトレンチ100の例示的構造を示している。平坦化エッチング124−2が図5において説明した構造で完了した後、リセスエッチング130−2を使用して、リセス−2エッチングを実施してもよい。リセス−2エッチングは、トレンチ100内において第二のポリシリコン構造を定める第二のリセスエッチングである。この実施形態では、図3を参照して説明したリセスエッチングにおいて利用したような化学反応およびエッチングチャンバ条件を利用して、リセス−2エッチングを実施してもよい。リセス−2エッチングは、図13を参照して説明するようなインタフェロメトリと併せて実行し、トレンチ100内のポリシリコン122−2を特定の深度まで除去してもよい。リセス−2エッチングは、ポリシリコン122−2の厚さに関する要求に応じて、ポリシリコン122−2を任意の深度までエッチングしてよいと理解するべきである。
図7は、本発明の一実施形態による、リセス−2エッチングが完了した後のトレンチ100の例示的構造を示している。ポリシリコン122−2が、リセスエッチング130−2のような選択的エッチングによってエッチングされている。
図8は、本発明の一実施形態による、図7に示すようなトレンチ構造に沿って二酸化ケイ素120を配置し、ポリシリコン122−3を充填した後のトレンチ100の例示的構造を示している。この実施形態において、平坦化エッチング124−3は、図2を参照して説明したような化学反応およびエッチング装置条件と共に利用される。そのため、ポリシリコン122−3は、ハードマスク104の上にポリシリコン122−3の薄層が残るように平坦化される。ここでも、ハードマスク104は完全に残され、平坦化エッチング124−3は、図13を参照して更に詳細に説明するようなインタフェロメトリ終点検出を使用して停止される。ハードマスク104上の誘電層120とポリシリコン122−3との厚さは、一実施形態において、図3および5のポリシリコン122−1および122−2を参照して説明したようになる。CMPを利用する必要がなく、平坦化エッチング124−3はハードマスク104および誘電層120の上方の全てのポリシリコンが平坦化エッチング124−3において除去される前に停止されるため、結果として、ハードマスク104は、多数のリセスエッチングを通じて完全な状態で残る。一実施形態において、全三回のリセスエッチング後に残るハードマスク104は、約500Aの厚さである。
図9は、本発明の一実施形態による、リセス−3エッチング工程中のトレンチ100の構造を示している。この実施形態において、リセスエッチング130−3は、第三のリセスエッチング工程(即ち、リセスエッチング−3)において実施される。一実施形態において、リセスエッチング130−3は、図3を参照して表Bにおいて説明したような化学反応およびエッチング装置条件により実施される。本発明のリセスエッチング(即ち、リセスエッチング130−1、130−2、および130−3)は、リセス−1、リセス−2、およびリセス−3エッチングにおいて利用し、例えば、ポリシリコン122−1、122−2、および122−3層の全てが同じ厚さである状態、或いはポリシリコン122−1、122−2、および122−3の一つまたは二つが他の(複数の)層より厚い状態のように、任意のタイプのポリシリコン122−1、122−2、および122−3の厚さを生成してもよい。一実施形態において、リセスエッチング130−3は、インタフェロメトリ終点(IEP)検出と共に利用し、ポリシリコン122−1および122−2に関するエッチングに伴うものより少ない量のポリシリコン122−3のエッチングを生成する。一実施形態において、ポリシリコン122−3は、ポリシリコン122−3の上面がハードマスク104の底面の下方約300Aとなるまでエッチングされる。
図10は、本発明の一実施形態による、リセスエッチング−3によりポリシリコン122−3の一部が除去され、ハードマスク104が除去された後の図9のトレンチ100の構造を示している。この実施形態では、基板106の上面とポリシリコン122−3の上面との間には隙間が残される。隙間280は、望ましいトレンチ構造に応じて、任意のサイズにしてよいと理解するべきである。一実施形態において、隙間280は、約100Aないし約800Aの深さである。好適な実施形態において、隙間280は、約300Aである。加えて、ハードマスク104は、例えば、HF溶液といった、任意の適切なハードマスク除去剤により除去してよい。
図11は、本発明の一実施形態による、トレンチ100に追加された誘電層120と、トレンチ100上を覆う層間誘電体(ILD)とを含む、図10に示すような三回のリセスエッチング後のトレンチ100を示している。この実施形態において、図10に示すようなトレンチ構造内のポリシリコン122−3上方の隙間280は、例えば、二酸化ケイ素等の誘電体により充填してよい。充填後、トレンチ100は、層間誘電体(ILD)290によって覆ってもよい。ILD290は、例えば、二酸化ケイ素、窒化ケイ素、その他といった、低い誘電定数を有する任意のタイプの材料にしてよい。
ポリシリコン122−1、122−2、および122−3は、一実施形態において、それぞれT292、T294、およびT296によって示す厚さを有する。この実施形態において、T292は、約10000Aないし約100000Aの厚さにしてよく、T294は、約2000Aないし約10000Aの厚さにしてよく、T296は、約300Aないし約2000Aの厚さにしてよい。
図12は、本発明の一実施形態による、導電線342、344、および346が三つのポリシリコン層に入り込んだトレンチ100’の構造を示している。この実施形態において、ポリシリコン122−1、122−2、および122−3は、キャパシタに関するプレート(または層)の役割を果たし得る。誘電層によって分離された多数のレベルのポリシリコンを含むトレンチ100’に示すようなタイプの構造は、例えば、DRAMまたはeDRAM(混載DRAM)内のストレージノードとしてマルチレベル・ポリシリコン・キャパシタを使用すること等、様々な目的で利用してよい。
図13は、本発明の一実施形態による、y軸が二つの光信号の強度を示し、x軸が平坦化エッチング124−1、124−2、および124−3中のエッチング時間を示す、インタフェロメトリグラフ400を示している。図2、5、および8を参照して上で説明したように、インタフェロメトリ終点検出(IEP)は、平坦化エッチング124−1、124−2、および124−3の停止点を決定するために利用される。IEPでは、平坦化される材料を部分的に透過可能な特定の波長で、フォトンのビームを利用する。このビームは、材料に適用され、ビームの一部は材料の上面によって反射され、ビームの他の一部は材料の下方部分によって反射される。ビームの反射部分は、利用している波長を検出可能な任意のタイプの光検出器によって検出してよい。ビームの反射部分は、式2d=N(λ/n)に従って、互いに光学的に干渉する。ここでλはビームの波長であり、dは材料の厚さであり、nは材料の屈折率である。界面(例えば、材料の上面および下面)において位相の反転が生じない時、整数値のNは、強度の極大値を生成し、半分の値のNは、強度の極小値を生成する。一方の界面で位相の反転が生じる場合、整数値のNは、強度の極小となり、半分の整数値のNは、強度の極大となる。材料の厚さが0に近い時、正弦曲線は、不規則な形で変動する。隣接する極大の間隔と、隣接する極小の間隔とは、式1/2(λ/n)によって認識され得る。そのため、強度曲線を観察することで、除去された材料の量を計算してもよい。加えて、エッチングされた材料の更に正確な示度は、上記の方法と共に多数の光ビームを使用し、多数の正弦曲線とエッチング済み材料の関連する量とをモニタすることで得てもよい。
結果として、異なる波長の二つの光ビームを使用することで、例えば、インタフェロメトリグラフ400のような、多数の反射光信号の正弦曲線を表すグラフが生成され得る。グラフ400は、エッチング時間の増加と共に振動する二つの異なる光信号402および404を示している。光信号402および404は、終点検出の正確な測定を可能にする任意の波長にしてよいと理解するべきである。加えて、任意の数の波長を利用して、終点検出を達成してもよい。一実施形態において、光信号402および404は、それぞれ500nmおよび800nmである。エッチングが継続するにつれ、グラフ400は、二つの光信号に関するピークと谷間とを示すことになる。上で説明したように、ピークと谷間とにおいてどの程度のエッチングが発生するかを知ることで、光信号の振動をモニタして、望ましい量のポリシリコンが除去された時期を判断し得る。その結果、平坦化エッチング124は、線406で示すような、全てのポリシリコン層が除去される直前の点で停止させ得る。エッチング時間が線406を過ぎて進む場合、光信号402および404の正弦波の特徴は、不規則となり、エッチングされていた材料の全てが除去され、除去処理が次の層に入っていることを示す。そのため、IEPと共にリセスエッチングおよび平坦化エッチングに関して異なる化学反応を利用することで、CMP装置を使用する必要なく、正確な終点検出を実施し得る。
以上、本発明をいくつかの好適な実施形態に基づき説明してきたが、上述した明細書を読み且つ図面を検討することで当業者がその様々な変形例、追加例、置換例、および等価物を認識し得ることは理解されよう。したがって、本発明は、本発明の本来の趣旨および範囲に入るこうした全ての変形例、追加例、置換例、および等価物を含むものである。
本発明の一実施形態による、ウェーハにエッチングされたトレンチの断面図 本発明の一実施形態による、トレンチの表面に誘電層が加えられ、トレンチにポリシリコンが充填された後の基板を示す図 本発明の一実施形態による、平坦化エッチングが実行された後の図2のトレンチを例示する図 本発明の一実施形態による、リセスエッチングが完了した後のトレンチの例示的構造を示す図 本発明の一実施形態による、図4に示すもののような構造に沿って誘電層を配置し、ポリシリコンを充填した後のトレンチの例示的構造を示す図 本発明の一実施形態による、リセス−2構造のために平坦化エッチングが利用された後のトレンチの例示的構造を示す図 本発明の一実施形態による、リセス−2エッチングが完了した後のトレンチの例示的構造を示す図 本発明の一実施形態による、図7に示すようなトレンチ構造に沿って二酸化ケイ素を配置し、ポリシリコンを充填した後のトレンチの例示的構造を示す図 本発明の一実施形態による、リセス−3エッチング工程中のトレンチの構造を示す図 本発明の一実施形態による、リセスエッチング−3によりポリシリコンの一部が除去され、ハードマスクが除去された後の図9のトレンチの構造を示す図 本発明の一実施形態による、トレンチに追加された誘電層と、トレンチ上を覆う層間誘電体(ILD)とを含む、図10に示すような三回のリセスエッチング後のトレンチを示す図 本発明の一実施形態による、導電線が三つのポリシリコン層に入り込んだトレンチの構造を示す図 本発明の一実施形態による、y軸が二つの光信号の強度を表し、x軸が平坦化エッチング中のエッチング時間を表す、インタフェロメトリグラフを示す図

Claims (15)

  1. 基板におけるリセスエッチング作業を行う方法であって、
    a)前記基板上にハードマスクを形成し、
    b)前記ハードマスクを使用して、前記基板にトレンチをエッチングし、
    c)前記ハードマスク上およびトレンチ内に誘電層を形成し、前記誘電層は、前記トレンチの内側を覆うように構成され、
    d)前記誘電層上に導電材料を、前記導電材料のブランケットが前記ハードマスク上を覆い、かつ前記トレンチを充填するように、付加し、
    )前記導電材料を平坦化エッチングして前記導電材料を実質的に平坦化し、
    e2)前記ハードマスクを覆う前記誘電層上前記導電材料の一部を残すように、前記平坦化エッチングの終点を特定するために、インタフェロメトリ終点検知を行い、
    e3)前記平坦化エッチングの前記終点が特定されると、前記平坦化エッチングを終了し、
    f)前記ハードマスクを覆う前記誘電層上の導電材料が除去され、且つ前記トレンチ内から前記導電材料の少なくとも一部が除去されるように、前記平坦化エッチングを行うために使用される化学反応とは異なる化学反応を使用して、前記導電材料をリセスエッチング
    g)前記トレンチ内に前記導電材料の複数の層を形成するために、前記(c)ないし前記(f)を一回以上繰り返す、
    工程を備え
    前記平坦化エッチングの終点を特定するために前記インタフェロメトリ終点検知を利用することで、複数回のリセスエッチングに使用され得るように前記ハードマスクが保護され、
    前記導電材料の前記平坦化エッチングは、Cl 2 、He、およびSF 6 を含む第一の化学反応を利用し、
    前記リセスエッチングは、ArおよびSF 6 を含む第二の化学反応を利用する、基板におけるリセスエッチング作業を行う方法。
  2. 請求項1記載の基板におけるリセスエッチング作業を行う方法であって、
    前記平坦化エッチングおよび前記リセスエッチングが、エッチングチャンバで起こり、これによりウェーハ生産スループットが増加する、方法。
  3. 請求項記載の基板におけるリセスエッチング作業を行う方法であって、
    Cl2の流量が、20sccmないし200sccmであり、
    Heの流量が、20sccmないし500sccmであり、
    SF6の流量が、sccmないし50sccmである、方法。
  4. 請求項記載の基板におけるリセスエッチング作業を行う方法であって、
    Arの流量が、sccmないし300sccmであり、
    SF6の流量が、10sccmないし100sccmである、方法。
  5. 請求項1記載の基板におけるリセスエッチング作業を行う方法であって、
    前記リセスエッチングを、インタフェロメトリ終点(IEP)検出と、実行されるリセスエッチングの量を規定するエッチングの時間と、の一方と共に使用して、前記導電材料の除去をモニタする、方法。
  6. 基板におけるリセスエッチング作業を行う方法であって、
    a)前記基板上にハードマスクを形成し、
    b)前記ハードマスクを使用して、前記基板にトレンチをエッチングし、
    c)前記ハードマスク上およびトレンチ内に誘電層を形成し、前記誘電層は、前記トレンチの内側を覆うように構成され、
    d)前記誘電層上に導電材料を、前記導電材料のブランケットが前記ハードマスク上を覆い、かつ前記トレンチを充填するように、付加し、
    )第一の化学反応を利用して前記導電材料を平坦化エッチングし、前記導電材料を実質的に平坦化し、
    e2)前記ハードマスクを覆う前記誘電層上前記導電材料の一部を残すように、前記平坦化エッチングの終点を特定するために、インタフェロメトリ終点検知を行い、
    e3)前記平坦化エッチングの前記終点が特定されると、前記平坦化エッチングを終了し、
    f)前記ハードマスクを覆う前記誘電層上の導電材料が除去され、且つ前記トレンチ内から前記導電材料の少なくとも一部が除去されるように、第二の化学反応、ならびにインタフェロメトリ・モニタリングと、実行されるリセスエッチングの量を規定するエッチングの時間と、の一方を使用して、前記導電材料をリセスエッチングし、
    g)前記トレンチ内に前記導電材料の複数の層を形成するために、前記(c)ないし前記(f)を一回以上繰り返す、
    工程を備え
    前記平坦化エッチングの終点を特定するために前記インタフェロメトリ終点検知を利用することで、複数回のリセスエッチングに使用され得るように前記ハードマスクが保護され、
    前記第一の化学反応は、Cl 2 、He、およびSF 6 を含み、
    第二の化学反応は、ArおよびSF 6 を含む、
    基板におけるリセスエッチング作業を行う方法。
  7. 請求項6記載の基板におけるリセスエッチング作業を行う方法であって、
    前記平坦化エッチングおよび前記リセスエッチングが、エッチングチャンバで起こり、これによりウェーハ生産スループットが増加する、方法。
  8. 請求項記載の基板におけるリセスエッチング作業を行う方法であって、
    Cl2の流量が、20sccmないし200sccmであり、
    Heの流量が、20sccmないし500sccmであり、
    SF6の流量が、sccmないし50sccmである、方法。
  9. 請求項記載の基板におけるリセスエッチング作業を行う方法であって、
    Arの流量が、sccmないし300sccmであり、
    SF6の流量が、10sccmないし100sccmである、方法。
  10. 基板におけるリセスエッチング作業を行う方法であって、
    a)前記基板上にハードマスクを形成し、
    b)前記ハードマスクを使用して、前記基板にトレンチをエッチングし、
    c)前記ハードマスク上およびトレンチ内に二酸化ケイ素層を形成し、前記二酸化ケイ素層は、前記トレンチの内側を覆うように構成され、
    d)前記誘電層上にポリシリコン材料を、前記ポリシリコン材料のブランケットが前記ハードマスク上を覆い、かつ前記トレンチを充填するように、付加し、
    Cl 2 、He、およびSF 6 を含む第一の化学反応を使用して、前記ポリシリコン材料を平坦化エッチングして前記ポリシリコン材料を実質的に平坦化し、
    e2)前記ハードマスクを覆う前記二酸化ケイ素層上前記ポリシリコン材料の一部を残すように、前記平坦化エッチングの終点を特定するために、インタフェロメトリ終点検知を行い、
    e3)前記平坦化エッチングの前記終点が特定されると、前記平坦化エッチングを終了し、
    f)前記ハードマスクを覆う前記二酸化ケイ素層上のポリシリコン材料が除去され、且つ前記トレンチ内から前記ポリシリコン材料の少なくとも一部が除去されるように、インタフェロメトリ・モニタリングと、実行されるリセスエッチングの量を規定するエッチングの時間と、の一方を使用して、前記ポリシリコン材料をリセスエッチングし、
    前記リセスエッチングは、ArおよびSF6を含む第二の化学反応を使用
    g)前記トレンチ内に前記ポリシリコン材料の複数の層を形成するために、前記(c)ないし前記(f)を一回以上繰り返す、
    工程を備え
    前記平坦化エッチングの終点を特定するために前記インタフェロメトリ終点検知を利用することで、複数回のリセスエッチングに使用され得るように前記ハードマスクが保護され、
    基板におけるリセスエッチング作業を行う方法。
  11. 請求項10記載の基板におけるリセスエッチング作業を行う前記方法であって、
    前記工程(e1)において、
    前記第一の化学反応は、
    流量100sccmのCl 2 と、
    流量100sccmのHeと
    流量10sccmのSF 6 定められる、方法。
  12. 請求項10記載の基板におけるリセスエッチング作業を行う前記方法であって、
    前記工程(f)において、
    前記第二の化学反応は、
    流量200sccmのArと
    流量15sccmのSF 6 定められる、方法。
  13. 請求項10記載の基板におけるリセスエッチング作業を行う前記方法であって、
    前記工程(e1)において、
    前記平坦化エッチングが、
    800ワットないし1200ワットのトップ出力と、
    40ワットないし100ワットのボトム出力と、
    3mTorrないし10mTorrのガス圧力と、
    10度Cないし60度Cの温度と、を利用するエッチングチャンバ内で起こる、方法。
  14. 請求項10記載の基板におけるリセスエッチング作業を行う前記方法であって、
    前記工程(e1)において、
    平坦化エッチングが、
    1000ワットのトップ出力と、
    66ワットのボトム出力と、
    5mTorrのガス圧力と、
    30度Cの温度と、を利用するエッチングチャンバ内で起こる、方法。
  15. 請求項10記載の基板におけるリセスエッチング作業を行う前記方法であって、
    前記工程(e2)において、
    前記インタフェロメトリ終点検知は、第一の波長を有する第一の光信号と、第二の波長を有する第二の光信号と、の使用を含み、前記第一の波長は前記第二の波長と異なる、方法。
JP2003541047A 2001-10-31 2002-10-30 リセスエッチング前のインタフェロメトリによるin−situモニタリングを伴う平坦化エッチング方法 Expired - Fee Related JP4792200B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US10/002,676 2001-10-31
US10/002,676 US7204934B1 (en) 2001-10-31 2001-10-31 Method for planarization etch with in-situ monitoring by interferometry prior to recess etch
PCT/US2002/035058 WO2003038890A2 (en) 2001-10-31 2002-10-30 Method for planarization etch with in-situ monitoring by interferometry prior to recess etch

Publications (3)

Publication Number Publication Date
JP2005508091A JP2005508091A (ja) 2005-03-24
JP2005508091A5 JP2005508091A5 (ja) 2006-01-05
JP4792200B2 true JP4792200B2 (ja) 2011-10-12

Family

ID=21701926

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003541047A Expired - Fee Related JP4792200B2 (ja) 2001-10-31 2002-10-30 リセスエッチング前のインタフェロメトリによるin−situモニタリングを伴う平坦化エッチング方法

Country Status (7)

Country Link
US (1) US7204934B1 (ja)
EP (1) EP1440466A2 (ja)
JP (1) JP4792200B2 (ja)
KR (1) KR100965442B1 (ja)
CN (1) CN1328776C (ja)
TW (1) TW569367B (ja)
WO (1) WO2003038890A2 (ja)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
AU2003267260A1 (en) * 2002-09-17 2004-04-08 Shielding For Electronics Equipment and methods for producing continuous metallized thermoformable emi shielding material
TW200634983A (en) * 2005-03-18 2006-10-01 United Microelectronics Corp Method of forming a plug
KR100672721B1 (ko) * 2005-12-29 2007-01-22 동부일렉트로닉스 주식회사 플래쉬 메모리의 제조방법
JP4754380B2 (ja) * 2006-03-27 2011-08-24 東京エレクトロン株式会社 プラズマエッチング方法、制御プログラム、記憶媒体及びプラズマ処理装置
CN101634880A (zh) * 2008-07-23 2010-01-27 鸿富锦精密工业(深圳)有限公司 电磁干扰挡片制造方法
US8778204B2 (en) * 2010-10-29 2014-07-15 Applied Materials, Inc. Methods for reducing photoresist interference when monitoring a target layer in a plasma process
US8629063B2 (en) * 2011-06-08 2014-01-14 International Business Machines Corporation Forming features on a substrate having varying feature densities
CN103094087B (zh) * 2011-11-01 2015-08-19 上海华虹宏力半导体制造有限公司 刻蚀沟槽多晶硅栅的方法
CN105428299B (zh) * 2014-08-22 2019-01-11 中芯国际集成电路制造(上海)有限公司 一种深槽隔离结构的制作方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01126513A (ja) * 1987-11-11 1989-05-18 Honda Motor Co Ltd 空気流量計
EP0511448A1 (en) * 1991-04-30 1992-11-04 International Business Machines Corporation Method and apparatus for in-situ and on-line monitoring of a trench formation process
US5436190A (en) * 1994-11-23 1995-07-25 United Microelectronics Corporation Method for fabricating semiconductor device isolation using double oxide spacers
US5539255A (en) * 1995-09-07 1996-07-23 International Business Machines Corporation Semiconductor structure having self-aligned interconnection metallization formed from a single layer of metal
US5926722A (en) 1997-04-07 1999-07-20 Taiwan Semiconductor Manufacturing Co., Ltd. Planarization of shallow trench isolation by differential etchback and chemical mechanical polishing
US6232233B1 (en) 1997-09-30 2001-05-15 Siemens Aktiengesellschaft Methods for performing planarization and recess etches and apparatus therefor
US6081334A (en) * 1998-04-17 2000-06-27 Applied Materials, Inc Endpoint detection for semiconductor processes
US6074954A (en) 1998-08-31 2000-06-13 Applied Materials, Inc Process for control of the shape of the etch front in the etching of polysilicon
US6136712A (en) 1998-09-30 2000-10-24 Lam Research Corporation Method and apparatus for improving accuracy of plasma etching process
EP1126513A1 (en) 2000-02-16 2001-08-22 Semiconductor 300 GmbH & Co. KG Process for planarization and recess etching of polysilicon in an overfilled trench
US6635573B2 (en) * 2001-10-29 2003-10-21 Applied Materials, Inc Method of detecting an endpoint during etching of a material within a recess

Also Published As

Publication number Publication date
TW569367B (en) 2004-01-01
WO2003038890A3 (en) 2003-12-18
KR20050042049A (ko) 2005-05-04
EP1440466A2 (en) 2004-07-28
WO2003038890A2 (en) 2003-05-08
KR100965442B1 (ko) 2010-06-24
US7204934B1 (en) 2007-04-17
CN1328776C (zh) 2007-07-25
CN1582490A (zh) 2005-02-16
JP2005508091A (ja) 2005-03-24

Similar Documents

Publication Publication Date Title
US5372673A (en) Method for processing a layer of material while using insitu monitoring and control
US6080636A (en) Photolitography alignment mark manufacuturing process in tungsten CMP metallization
US5747380A (en) Robust end-point detection for contact and via etching
US6696759B2 (en) Semiconductor device with diamond-like carbon layer as a polish-stop layer
KR101127431B1 (ko) 통합형 계측 툴을 이용한 챔버 안정성 모니터링
JP4792200B2 (ja) リセスエッチング前のインタフェロメトリによるin−situモニタリングを伴う平坦化エッチング方法
US6895360B2 (en) Method to measure oxide thickness by FTIR to improve an in-line CMP endpoint determination
US5834375A (en) Chemical-mechanical polishing planarization monitor
US6593242B2 (en) Process for planarization and recess etching of integrated circuits
US6723646B2 (en) Method for controlling and monitoring a chemical mechanical polishing process
US20040018733A1 (en) Method of planarizing a surface of a semiconductor wafer
US6180489B1 (en) Formation of finely controlled shallow trench isolation for ULSI process
US6087262A (en) Method for manufacturing shallow trench isolation structure
CN1185080C (zh) 化学机械研磨的监控测量方法
JP2004071862A (ja) 半導体装置の製造方法及び半導体装置の製造装置
KR20020053435A (ko) 반도체 소자의 평탄화 방법
KR100190067B1 (ko) 반도체장치의 소자분리방법
CN115274447A (zh) 用于形成半导体器件的方法和装置
JP2006100299A (ja) 半導体デバイス製造方法および製造システム
Kaplita et al. Polysilicon planarization and plug recess etching in a decoupled plasma source chamber using two endpoint techniques
JPH0794453A (ja) 薄膜の表面平坦化方法
JP2003045956A (ja) 半導体装置の製造方法
JP2018060920A (ja) 半導体装置の製造方法
JP2002134449A (ja) 半導体装置の製造方法および半導体装置
JP2006080264A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20051026

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20051026

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20091104

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20100203

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20100210

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20100216

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100506

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20110628

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20110725

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140729

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees