KR100190067B1 - 반도체장치의 소자분리방법 - Google Patents

Abstract

본 발명은 반도체기판의 소자분리방법에 있어서 형성하고자 하는 트랜치의 깊이의 80%∼100%정도의 두께를 갖는 반도체기판과 유사한 식각율을 갖는 물질막을 이용하여 트랜치를 형성한다.

따라서 트랜치형성을 위한 기판의 식각과정에서 상기 물질막을 식각마스크로 사용하므로써 상기 물질막도 함께 유사한 식각율로 식각되어 상기 물질막 아래의 다른 물질막의 계면이 노출되면 식각을 종료시킨다. 이에 따라 매 트랜치 형성공정마다 트랜치의 깊이를 균일하게 형성할 수 있다. 이와 같은 결과를 바탕으로 이후의 평탄화 공정을 안정적로 진행할 수 있으며 활성영역과 필드영역간의 단차를 제거할 수 있는 잇점을 얻을 수 있다.

Description

반도체장치의 소자분리방법

본 발명은 반도체장치의 소자분리방법에 관한 것으로서, 특히 트랜치형 소자분리방법에서 트랜치를 형성하는 방법에 관한 것이다.

반도체장치가 점점 더 고집적화 되면서 소자들간의 간격은 더욱 좁아지고 있고, 소자들간의 전기적인 접촉 가능성은 한층 더 높아지고 있다. 따라서 반도체소자들간, 예컨대 메모리 셀간의 전기적인 분리가 더욱 중요해지고 있다.

이에 따라 소자들을 분리시키기위한 다양한 소자분리구조나 방법이 제시되고 있는데, 기존의 소자분리방법에서 사용되는 대표적인 것으로 로코스(LOCOS)형과 트랜치(trench)형 소자분리방법이 있다. 로코스형은 집적도를 크게 고려하지 않을 경우에는 매우 유익한 소자분리방법이 되지만, 현재와 같이 고 집적화 상황에서는 버즈비크(bird's beak)에 의해 소자 형성영역인 활성영역이 상당부분 침범된다. 따라서 활성영역이 좁아지므로 집적도를 더 높게하는 결과를 가져온다. 상기 트랜치형은 반도체기판에 일정깊이의 트랜치를 형성한 다음, 트랜치에 소자분리용 산화막을 형성하는 것으로 좁은 간격으로 길게 형성할 수 있고 로코스형에서 처럼 버즈비크가 형성되지 않아서 활성영역의 침범을 막을 수 있는 장점이 있다. 상기 트랜치형을 형성하는 과정에서 고려해야할 것은 반도체기판에 일정한 깊이를 갖는 트랜치를 균일하게 형성해야한다는 것이다. 현재 이와 같은 트랜치를 형성하기 위해 사용하고 있는 식각방법은 시간을 정해놓고 식각을 실시하는 타임에칭(time etching)라는 방법이다. 이 방법은 식각하는 시간을 정확히 측정하면 되므로 매우 유효한 방법이다. 그러나 이 방법은 사용하는 식각장비가 식각을 준비하는 단계에서부터 종료할 때 까지 정확히 동일한 상태를 유지해야 하는데, 실제 공정에서는 장비의 상태가 약간씩 변한다. 따라서 단위시간당 식각량 즉, 식각율(etch rate)이 매 식각공정시 마다 달라진다. 따라서 웨이퍼에 따라 트랜치의 깊이가 조금씩 달라지는 경우가 발생한다. 트랜치의 깊이가 달라질 경우 트랜치를 채우는 소자분리막을 형성한 후 실시되는 평탄화 공정에서 양호한 평탄면을 얻을 수 없다. 이와 관련해서는 반도체기판에 형성되는 트랜치 깊이와 절연막의 평탄도의 관계를 나타내는 도 1 내지 도 3을 참조한다.

도 1 내지 도 3에서 (a)도는 반도체기판(10)에 트랜치가 정상치보다 깊게 형성된 경우이고 (b)도는 정상적인 깊이로 트랜치가 형성된 경우이다. 그리고 (c)도는 정상적인 깊이보다 얕게 형성된 경우를 나타낸다. 도 1은 반도체기판(10)에 트랜치(12a, 12b 및 12c)를 형성하는 단계이다. 도 1에서 참조번호 14는 (a) 내지 (c)도의 트랜치 깊이를 비교하기 위한 기준선으로 편의상 도입한 것이며 정상적으로 형성된 트랜치를 나타내는 (b)도의 트랜치 깊이를 기준으로 하였다. 도 2는 트랜치(12a, 12b, 12c)를 채우는 절연막(16)을 형성하는 단계이다. 상기 트랜치(12a, 12b, 12c)를 채우고 남을 정도로 충분히 형성한다. 도 3은 상기 절연막(16)의 전면을 에치 백이나 화학기계적 폴리싱(Chemical Mechanical Polishing:이하, CMP라 한다)방법을 사용하여 평탄화하는 단계이다. 평탄화 공정에서 트랜치(12a, 12b, 12c)의 깊에 따라 평탄도가 달라진다. 즉, 트랜치의 깊이가 정상깊이보다 깊은 경우인 (a)도에서는 평탄화 공정에 의해 평탄면이 트랜치(12a)의 상단보다 낮게 형성된다. 그리고 트랜치가 정상적인 깊이로 형성된 경우인 (b)도를 보면, 평탄면이 트랜치(12b)의 상단과 동일하게 형성된다. 트랜치가 정상적인 깊이보다 얕게 형성된 경우인 (c)도를 보면 평탄면이 트랜치(12c)의 상단보다 높게 형성된 것을 볼 수 있다. (a)도나 (c)도에서와 같은 평탄면은 이후 계속되는 다수의 박막형성공정에서 높은 단차를 형성하므로 각종 패턴의 스텝 커버리지가 좋지않게 된다.

종래 기술에 의한 반도체장치의 소자분리방법중 트랜치를 이용하는 방법을 첨부된 도면을 참조하여 상세하게 설명한다. 도 4 내지 도 13은 종래 기술에 의한 반도체장치의 트랜치형 소자분리 방법을 단계별로 나타낸 도면들이다. 도 4는 식각마스크로 사용되는 제1 및 제2 절연막(22, 24)을 형성하는 단계이다. 구체적으로, 반도체기판(20) 상에 서로 다른 물리 화학적 성질을 갖는 제1 및 제2 절연막(22, 24)을 순차적으로 형성한다. 제1 절연막(22)은 트랜치를 형성하는 공정에서 식각마스크로 사용된다. 그리고 상기 제2 상기 절연막(24)은 트랜치 형성공정에서 제1 절연막(22)을 보호하기 위한 막이다. 상기 제1 절연막(22)은 질화막(SiN)으로 형성하고 상기 제2 절연막(24)은 산화막(oxide)으로 형성한다.

도 5는 트랜치를 형성할 영역을 한정하는 포토레지스트 패턴을 형성하는 단계이다. 구체적으로, 상기 제2 절연막(24)의 전면에 포토레지스막을 형성한 다음 상기 제2 절연막(24) 계면의 일정영역을 한정하여 노출시키는 포토레지스트 패턴(26)으로 패터닝한다. 상기 포토레지스트 패턴(26)으로 한정되는 영역에 대응하는 반도체기판에 트랜치가 형성되므로 상기 포토레지스트 패턴(26)은 결국 트랜치를 형성할 영역을 한정한다.

도 6은 제1 및 제2 절연막 패턴(22a, 24a)을 형성하는 단계이다. 구체적으로, 상기 포토레지스트 패턴(26)을 식각마스크로하여 제2 절연막(24)의 전면을 이방성식각한다. 이때, 이방성식각은 한정된 부분의 제1 절연막(22)이 제거되어 기판의 계면이 노출될 때 까지 실시한다. 이와 같은 이방성식각의 결과 포토레지스트 패턴에 의해 한정된 부분이 제거된 제1 및 제2 절연막 패턴(22a, 24a)이 형성된다. 이어서 상기 포토레지스트 패턴(26)을 제거한다. 이 결과 상기 제1 및 제2 절연막 패턴(22a, 24a)는 트랜치를 형성할 영역 즉, 필드영역을 한정하게 된다. 이에 따라 자연히 활성영역도 한정된다. 활성영역은 상기 제1 및 제2 절연막 패턴(22a, 24a)이 형성되어 있는 부분이다.

도 7은 반도체기판(20)에 트랜치(28)를 형성하는 단계이다. 구체적으로 상기 제1 및 제2 절연막 패턴(22a, 24a)을 식각마스크로하여 반도체기판(20)의 한정된 부분을 이방성식각하여 반도체기판(20)에 일정한 깊이의 트랜치(28)를 형성한다. 상기 이방성식각은 타임식각으로써 트랜치의 깊이를 사전에 설정해놓고 기판물질의 식각율을 고려하여 식각시간을 산정한 다음, 이 시간에 맞춰서 식각을 실시한다. 그러나 이와 같은 타임식각은 상술한 바와 같은 이유로 형성되는 트랜치의 깊이가 달라질 수 있다. 따라서 이후의 평탄화 공정이 불안정하게 이루어질 수 있다.

계속해서 상기 결과물을 열 처리하여 상기 트랜치(28)내벽에 열 산화막(30)을 형성한다(도 8). 이어서 상기 트랜치(28)가 형성된 반도체기판(20a) 전면에 상기 트랜치(28)을 채우는 제3 절연막(32)을 충분한 두께로 형성한다(도 9). 제3 절연막(32)은 소자분리용 절연막으로 사용된다. 상기 제3 절연막(32) 전면에는 트랜치영역을 한정하는 제1 포토레지스트 패턴(34)을 형성한다(도 10). 상기 제1 포토레지스트 패턴(34)을 식각마스크로하여 상기 제3 절연막(32) 전면을 이방성식각함으로써 활성영역과 트랜치영역간에 단차가 있는 제3 절연막 패턴(32a)을 형성한다(도 11).

도 12는 상기 결과물 전면을 평탄화하는 단계이다. 구체적으로, 상기 제3 절연막 패턴(32a)의 전면을 에치 백이나 CMP방법으로 평탄화한다. 상기 평탄화 공정에서 상기 제3 절연막 패턴(32a)과 제2 절연막 패턴(24a)이 완전히 제거되고 상기 제1 절연막 패턴(22a)은 얇은 두께만이 남는다.

도 13은 트랜치형 소자분리막을 완성하는 단계이다. 구체적으로 도 12에서 제1 절연막 패턴(22a)을 습식식각으로 스트립한다. 이 결과 활성영역에서는 절연막이 완전히 제거되고 트랜치(28)에만 절연막이 남아 있게되어 완전한 트랜치형 소자분리막이 형성된다. 상기 소자분리막은 도 1 내지 도 3에 도시한 바와 같이 트랜치의 깊이에 따라 다르게 형성된다. 도 13에 도시한 소자분리막은 정상적으로 형성된 경우이다.

상술한 바와 같이 종래 기술에 의한 반도체장치의 소자분리방법에서는 반고체기판에 트랜치를 형성하는데 있어서, 타임식각을 실시한다. 따라서 식각장비의 상태에 따라 식각율이 달라져서 웨이퍼마다 서로 다른 깊이를 갖는 트랜치가 형성될 수 있다. 트랜치의 깊이가 달라지면, 트랜치에 절연물질을 채운 후 진행되는 평탄화 공정이 불안정하게 진행된다.

따라서 본 발명의 목적은 상술한 문제점을 해결하기 위하여, 일정한 깊이를 갖는 트랜치를 균일하게 형성할 수 있고 또한 쉽게 트랜치의 깊이를 확인할 수 있는 반도체장치의 소자분리 방법을 제공함에 있다.

도 1 내지 도 3은 반도체기판에 형성되는 트랜치 깊이와 절연막의 평탄도의 관계를 나타낸 도면들이다.

도 4 내지 도 13은 종래 기술에 의한 반도체장치의 트랜치형 소자분리방법을 단계별로 나타낸 도면들이다.

도 14 내지 23도는 본 발명의 일 실시예에 의한 반도체장치의 트랜치형 소자분리방법을 단계별로 나타낸 도면들이다.

도면의 주요부분에 대한 부호설명

20a:반도체기판. 28:소자분리 절연막.

40:제3 절연막.

상기 목적을 달성하기 위하여, 본 발명에 의한 반도체장치의 소자분리방법은

반도체기판의 한정된 영역에 트랜치를 형성하는 단계를 포함하는 반도체장치의 소자분리방법에 있어서, 상기 트랜치는 반도체기판 상에 형성된 식각종말점 검출층(이하, EPD층이라 한다)과 상기 EPD층 상에 형성된 상기 반도체기판과 식각율이 유사한 물질막을 식각마스크로 사용하여 형성한다.

상기 EPD층은 단층 또는 다수의 절연막으로 형성한다. 예를 들어, 상기 다수의 절연막으로는 2개의 절연막으로 구성되는 것을 생각할 수 있으며, 제1 및 제2 절연막이라 한다. 상기 물질막은 절연막(이하, 제3 절연막이라 한다)으로 형성한다. 상기 제3 절연막은 도핑되지 않은 폴리실리콘막으로 형성한다. 상기 물질막의 두께는 상기 트랜치의 깊이에 따라 다르게 형성한다. 상기 물질막의 두께는 상기 트랜치 깊이의 80%∼100%정도로 형성하는 것이 바람직하다. 상기 물질막은 상기 트랜치의 형성과정에서 함께 식각한다. 그러나 상기 물질막이 상기 트랜치를 형성한 후 남아있을 경우는 과도식각하여 제거하거나,

상기 트랜치내벽에 열산화막을 형성하는 단계; 상기 트랜치가 형성된 반도체기판의 전면에 상기 트랜치를 채우는 절연막(이하, 제4 절연막이라 한다)을 형성하는 단계; 및 상기 제4 절연막 전면을 평탄화하는 단계로 제거한다.

상기 평탄화 단계에서 평탄화 수단으로는 에치 백이나 CMP를 사용한다. 본 발명은 타임식각대신 종말점 검출(End Point Detection:이하, EDP라 한다)방법으로 반도체기판에 트랜치를 형성한다. EDP를 실시하기 위해서 사용하는 수단으로 트랜치형성공정에서 식각에 의해 활성영역이 식각되는 것을 방지하는 식각마스크를 사용하는데, 상기 식각마스크를 종래의 식각마스크처럼 산화막과 질화막으로 구성되는 복층절연막에 더해서 트랜치가 형성되는 반도체기판과 유사한 식각율을 갖는 물질층을 사용한다. 따라서 식각장비의 상태 변화에 의해 식각율이 달라지더라도 트랜치의 깊이를 매 식각공정에서 균일하게 형성할 수 있으므로 이어지는 절연막의 평탄화 공정을 안정적으로 진행할 수 있다. 이 결과 트랜치를 채우는 소자분리막의 높이를 트랜치와 동일한 높이로 형성할 수 있을 뿐만 아니라 이어지는 후막 공정까지 결과물 표면의 평탄도를 유지할 수 있다.

이하, 본 발명에 의한 반도체장치의 소자분리방법을 첨부된 도면을 참조하여 상세하게 설명한다. 아래에서 기술하는 도면설명에서 종래 기술을 설명하는데 사용된 참조번호와 동일한 참조번호는 동일한 부재를 나타낸다.

도 14 내지 23도는 본 발명의 일 실시예에 의한 반도체장치의 트랜치형 소자분리방법을 단계별로 나타낸 도면들이다. 도 14는 물질막(40)을 형성하는 단계이다. 구체적으로, 반도체기판(20) 전면에 질화막으로 형성된 제1 절연막(22)과 고온 열 산화막(High Temperature Oxide:이하, HTO라 한다)으로 형성된 제2 절연막(24)으로 구성된 복층 절연막을 형성하고 상기 제2 절연막(24) 전면에 상기 반도체기판(20)과 유사한 식각율을 갖는 물질막(40)을 형성한다. 상기 물질막(40)은 절연막(이하, 제3 절연막이라 한다)으로 형성한다. 상기 복층 절연막(22, 24)중 제2 절연막(24)은 EPD층으로 사용된다. 상기 제3 절연막(40)은 트랜치(trench) 형성공정에서 트랜치를 형성하는데 있어서 매우 주요한 역할을 한다. 즉, 상기 제3 절연막(40)의 두께에 의해 트랜치의 깊이가 결정된다. 따라서 상기 제3 절연막(40)을 형성하기 전에 형성하고자 하는 트랜치의 깊이를 미리 결정하여야 한다. 트랜치의 깊이를 상기 제3 절연막(40)의 두께를 이용하여 결정하려면, 상기 제3 절연막(40)이 식각된 후에 식각공정은 멈추어져야 한다. 즉, 식각종말점을 검출할 수 있는 수단이 있어야 한다. 이러한 목적으로 상기 제2 절연막(24)을 사용한다. 따라서 상기 제3 절연막(40)이 식각되어 제2 절연막(24)의 계면이 노출되면 식각공정은 중단되고 반도체기판(20a)에는 상기 제3 절연층(40)의 두께에 해당하는 깊이를 갖는 트랜치가 형성된다.

상기 제3 절연층(40)을 트랜치의 깊이를 결정하는 수단으로 사용하기 위해서는 상기 제3 절연층(40)은 상술한 바와 같이 식각율이 반도체기판(20)과 유사해야한다. 이러한 조건을 만족시키기 위해서는 상기 제3 절연막(40)을 반도체기판(20)을 형성하는 물질을 사용하여 형성해야 한다. 예를 들어, 상기 반도체기판(20)을 형성하는 물질이 실리콘이라면, 상기 제3 절연막(40)도 실리콘성분으로 형성된 물질을 사용하여 형성한다. 단, 상기 제3 절연막(40)의 형성에 사용되는 실리콘에는 도전성불순물이 도핑되어서는 안된다. 이러한 제약은 도핑농도의 양에 따라 상기 제3 절연막(40)의 식각율이 변하기 때문이다. 상기 제3 절연막(40)은 후에 실시하는 과도식각과 트랜치 내벽 산화공정에 의해 모두 제거되어야 한다. 따라서 그 형성두께는 얇게는 형성하고자 하는 트랜치 깊이의 80%까지 두껍게는 형성하고자 하는 트랜치 깊이의 100%까지 형성할 수 있다.

도 15는 활성영역과 필드영역을 한정하는 단계이다. 구체적으로, 제3 절연막(40)의 전면에 일정간격 이격된 포토레지스트 패턴(42)을 형성한다. 상기 포토레지스트 패턴(42)에 의해 덮혀진 부분은 식각공정에서 보호되어야할 활성영역이고 상기 포토레지스트 패턴(42)에 의해 노출된 부분은 식각되는 부분으로 필드영역이 된다.

도 16은 필드영역에 해당하는 반도체기판(40)의 계면을 노출시키는 단계이다. 구체적으로, 상기 포토레지스트 패턴(42)을 식각마스크로하여 상기 제3 절연막(40)과 제2 및 제1 절연막(24, 22)의 상기 필드영역으로 한정된 부분을 순차적으로 식각한다. 이 결과 상기 포토레지스트 패턴(42)에 의해 한정되지 않은 부분의 반도체기판(40)은 그 계면이 노출되고 활성영역은 제3 절연막 패턴(40a)과 그 아래의 제1 및 제2 절연막 패턴(22a, 24a)에 의해 한정된다.

도 17은 반도체기판(20)에 트랜치(28)를 형성하는 단계이다. 구체적으로, 도 16의 최종 결과물 전면을 건식식각한다. 상기 식각과정에서 활성영역을 한정하고 있는 절연막 패턴들중 상층에 있는 제3 절연막 패턴(40a)은 점차적으로 식각되고 동시에 반도체기판(20a)의 필드영역도 점차적으로 식각된다. 상기 식각은 EPD수단으로도 사용되는 상기 제2 절연막 패턴(24a)의 계면이 검출되면 종료된다. 식각이 종료되면, 상기 반도체기판(20a)의 필드영역에는 상기 제3 절연막 패턴(40a)의 두께에 해당하는 깊이의 트랜치(28)가 형성된다. 상기 제3 절연막 패턴(40a)은 상기 반도체기판(20a)을 형성하는 물질과 유사한 물질로 형성하므로 식각장비의 식각율의 완급이 변해도 상기 제3 절연막 패턴(40a)과 반도체기판(20a)은 유사한 완급으로 식각되므로 유사한 깊이의 트랜치(28)를 형성할 수 있다. 상기 제3 절연막 패턴(40a)은 도시하지는 않았지만, 상기 트랜치(28)를 형성하고난 후에도 완전히 제거되지 않고 상기 제2 절연막 패턴(24a) 상에 일부 남아 있을 수 있다. 이와 같은 상기 제3 절연막 패턴(40a)은 이후에 잠간동안 실시되는 과도식각에서 완전히 제거할 수 있다.

도 18 내지 도 21은종래 기술에 의한 소자분리방법의 단계를 나타낸 도 8 내지 도 11과 동일한 공정으로 진행한다. 즉, 상기 트랜치(28) 내벽에 열 산화막(30)을 형성한다(도 18). 상기 열 산화막(30) 형성공정에서 상기 제2 절연막 패턴(24a) 상에 상기 제3 절연막 패턴(도 16의 40a)이 남아 있다면, 산화막(도시하지 않음)으로 형성된다. 이와 같은 산화막은 후에 실시하는 평탄화공정에서 완전히 제거할 수 있다. 계속해서 도 18의 최종 결과물 전면에 두꺼운 절연막(32:이하, 제4 절연막이라 한다)을 형성한다(도 19). 이어서, 상기 제4 절연막(32) 상에 필드영역을 한정하는 제1 포토레지스트 패턴(34)을 형성한다(도 20). 상기 제1 포토레지스트 패턴(34)을 식각마스크로하여 상기 제4 절연막(32) 전면을 이방성식각한 다음, 제1 포토레지스트 패턴(34)을 제거한다. 상기 이방성식각에 의해 상기 제4 절연막(32)의 활성영역에 대응하는 부분의 제4 절연막(32)의 두께는 매우 얇아진다(도 21).

도 22는 평탄화 단계이다. 구체적으로 도 21의 최종 결과물의 전면을 에치 백 또는 CMP방법으로 평탄화한다. 상기 평탄화는 상기 활성영역 상에서 상기 제4 절연막(32)과 제2 절연막 패턴(24a)을 완전히 제거하고 상기 제1 절연막 패턴(22a)도 일정두께 제거한다. 이때, 상기 제2 절연막 패턴(24a) 상에 형성된 상기 제3 절연막 패턴(도 16의 40a)에 의한 산화막(도시하지 않음)도 함께 제거된다. 필드영역 상에서는 상기 평탄화 공정에 의해 활성영역 상에 형성되어 있는 제1 절연막 패턴(22a)과 동등한 높이의 제4 절연막 패턴(32a)이 형성된다. 상기 제4 절연막 패턴(32a)은 실질적으로 상기 트랜치(28)를 채우는 소자분리용 절연막이다.

도 23은 활성영역 상에 형성된 제1 절연막 패턴(22a)을 제거하는 단계이다. 구체적으로, 도 22의 최종 결과물에서 상기 활성영역을 한정하는 상기 제1 절연막 패턴(22a)을 습식식각으로 제거한다. 이후 건조 공정을 거치면, 반도체기판(20a)은 활성영역과 필드영역으로 완전히 구분된다. 상기 필드영역에는 소자분리용 절연막이 채워져 있는데, 상기 제4 절연막 패턴(32a)이다. 도 23을 참조하면 알 수 있듯이, 상기 활성영역과 필드영역간에는 단차가 거의 형성되지 않는다. 따라서 이후 이어지는 박막공정에서는 적어도 단차로 인한 문제점은 발생하지 않을 것이다. 이와 같은 결과는 반도체기판에 형성되는 트랜치의 깊이를 별도의 절연막을 이용하여 식각장비의 영향으로부터 배제할 수 있기 때문이다.

이상, 본 발명에 의한 반도체장치의 소자분리방법은 타임식각대신 EDP방법으로 반도체기판에 트랜치를 형성한다. EDP를 실시하기 위해서 사용하는 수단으로서 트랜치 형성공정에서 식각에 의해 활성영역이 식각되는 것을 방지하는 식각마스크를 사용하는데, 상기 식각마스크를 종래의 식각마스크처럼 산화막과 질화막으로 구성되는 복층절연막에 트랜치가 형성되는 반도체기판과 유사한 식각율을 갖는 물질층을 더 사용한다.

따라서 식각장비의 상태 변화에 의해 식각율이 달라지더라도 트랜치의 깊이를 매 식각공정에서 균일하게 형성할 수 있으므로 이어지는 절연막의 평탄화 공정을 안정적으로 진행할 수 있다. 이 결과 트랜치를 채우는 소자분리 절연막의 높이를 트랜치와 동일한 높이로 형성할 수 있을 뿐만 아니라 이어지는 후막 공정까지 결과물 표면의 평탄도를 유지할 수 있다.

본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당분야에서의 통상의 지식을 가진자에 의하여 실시가능함은 명백하다.

Claims (10)

1. 반도체기판의 한정된 영역에 트랜치를 형성하는 단계를 포함하는 반도체장치의 소자분리방법에 있어서,

   상기 트랜치는 반도체기판 상에 형성된 식각종말점 검출층(이하, EPD층이라 한다)과 상기 EPD층 상에 형성된 상기 반도체기판과 식각율이 유사한 물질막을 식각마스크로 사용하여 형성하는 것을 특징으로 하는 반도체장치의 소자분리방법.
2. 제1항에 있어서, 상기 EPD층은 복층으로서 제1 및 제2 절연막으로 순차적으로 형성하는 것을 특징으로 하는 반도체장치의 소자분리방법.
3. 제2항에 있어서, 상기 제1 및 제2 절연막은 각각 질화막(SiN) 및 고온 열 산화막(HTO)으로 형성하는 것을 특징으로 하는 반도체장치의 소자분리방법.
4. 제1항에 있어서, 상기 물질막의 두께는 상기 트랜치의 깊이와 유사하게 형성하는 것을 특징으로 하는 반도체장치의 소자분리방법.
5. 제1항에 있어서, 상기 물질막의 두께는 상기 트랜치 깊이의 80%∼100%정도로 형성하는 것을 특징으로 하는 반도체장치의 소자분리방법.
6. 제1항에 있어서, 상기 물질막은 상기 트랜치의 형성과정에서 함께 식각하는 것을 특징으로 하는 반도체장치의 소자분리방법.
7. 제1항에 있어서, 상기 물질막이 상기 트랜치를 형성한 후 남아 있을 경우는 과도식각을 실시하여 제거하는 것을 특징으로 하는 반도체장치의 소자분리방법.
8. 제7항에 있어서, 상기 물질막이 상기 트랜치를 형성한 후 남아 있을 경우는

   상기 트랜치내벽에 열산화막을 형성하는 단계;

   상기 트랜치가 형성된 반도체기판의 전면에 상기 트랜치를 채우는 제4 절연막을 형성하는 단계; 및

   상기 제4 절연막 전면을 평탄화하는 단계로 제거하는 것을 특징으로하는 반도체장치의 소자분리방법.
9. 제1항 또는 제4항 내지 제8항에 있어서, 상기 물질막은 제3 절연막으로 형성하는 것을 특징으로 하는 반도체장치의 소자분리방법.
10. 제9항에 있어서, 상기 제3 절연막은 도핑되지 않은 실리콘막으로 형성하는 것을 특징으로 하는 반도체장치의 소자분리방법.