KR20000017363A - 트렌치 캐패시터 및 반도체 트랜지스터 구조체와 그 형성 방법 - Google Patents

트렌치 캐패시터 및 반도체 트랜지스터 구조체와 그 형성 방법 Download PDF

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KR20000017363A
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포만 제프리 엘
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칼 하인쯔 호르닝어
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Abstract

본 발명은 트렌치 캐패시터를 형성하는 방법에 관한 것으로, 그 방법은 기판 내에 트렌치를 형성하는 단계와, 제 1 도전 재료로 트렌치를 부분적으로 충진하는 단계와, 제 1 도전 재료 위의 트렌치 부분을 칼라(collar) 재료로 라이닝하는 단계와, 칼라 재료를 트렌치의 상부 밑의 스트랩 깊이까지 에칭하는 단계와, 트렌치를 제 2 도전 재료로 충진하는 방법을 포함하며, 스트랩 깊이와 트렌치의 최상부 사이에 위치하는 부분의 제 2 도전 재료가 매립된 스트랩을 포함한다.

Description

트렌치 캐패시터 및 반도체 트랜지스터 구조체와 그 형성 방법{DRAM CAPACITOR STRAP}
본 발명은 전반적으로 트렌치 캐패시터와 반도체 트랜지스터 간의 전기적 접속부의 형성에 관한 것으로서, 보다 상세하게는 이와 같은 전기적 접속부를 만들기 위해 매립된 스트랩(strap)을 형성하는 개선된 방법에 관한 것이다.
트렌치 저장 셀은 트렌치 구조로 칩 공정 중에 고도의 평탄도를 얻을 수 있기 때문에 동적 랜덤 액세스 메모리(dynamic random access memory: DRAM) 제품에 사용된다. 트렌치 DRAM 공정과 관련된 과제 중의 하나는 트렌치 캐패시터와 어레이 소자 통과 트랜지스터의 확산 영역 간의 전기적 접속부를 형성하는 것이다.
통상적으로, 도 1f에 도시한 바와 같이, 매립된 스트랩(120) 접속부가 트렌치(100)의 상부와 트렌지스터(130)의 확산 영역(즉, 드레인(134)) 사이에 만들어진다. 매립된 스트랩(120) 접속부에 의해 별개의 리소그래피의 패터닝 레벨이 필요없게 된다. 그러나, 매립된 스트랩(120)을 형성하기 위해서는 여러 번의 다결정 실리콘 형성, 평탄화, 에칭 리세스(recess) 단계가 필요하다.
보다 구체적으로는, 매립된 스트랩을 형성하는 통상적인 공정이 도 1a 내지 1f에 도시되어 있다. 도 1a는 건식 에칭과 SF6, CF4, O2, N2를 포함할 수 있는 가스 혼합물을 사용하여 포토리소스래피 및 Cl2, Hbr, O2, N2, NF3를 포함할 수 있는 가스 혼합물을 이용한 건식 에칭과 같은 통상적인 수단에 의해 기판(101) 및 패드 실리콘 질화물(104) 내에 패드 질화물 아래 1.5 내지 2μm 두께로 형성된 트렌치(100)를 도시한다. 이어서, (실리콘 이산화물 또는 실리콘 산화질화물(oxynitride)과 같은) 칼라(collar) 유전체 산화물(103)을 패드 질화물(104) 및 트렌치(100) 위에 증착한다.
도 1b에 도시한 바와 같이, CHF3, Ar, O2, C4F8, CO 중의 일부를 포함할 수 있는 혼합가스를 이용하는 반응성 이온 에칭(reactive ion etching: RIE)과 같은 비등방성 건식 에칭 공정으로 칼라 산화물을 에칭한다. 비등방성 건식 에칭 또는 측벽 스페이서 에칭에 의해 수직 방향으로는 높은 속도로 재료가 제거되지만, 수평 방향으로는 비교적 낮은 속도로 재료가 제거된다. 따라서, 고 선택도의 비등방성 스페이서 에칭에 의해 트렌치의 측벽 위에 있는 재료는 남고 수평 표면으로부터는 재료가 제거된다.
도 1c에 도시한 바와 같이, 이어서 제 2 레벨의 다결정 실리콘(110)으로 트렌치를 충진한다. 그 다음, 건식 에칭을 이용하여 제 2 레벨의 다결정 실리콘을 0.1 μm 내지 0.5 μm 깊이까지 리세스한다. 이어서, 도 1d에 도시한 바와 같이, HF와 같은 습식 에칭을 이용하여 칼라 산화물을 제 2 레벨의 다결정 실리콘(110)의 레벨까지 에칭한다.
도 1e에 도시한 바와 같이, 제 3 레벨의 다결정 실리콘(120)을 증착하고, 구조를 평탄화하며, 건식 에칭 공정을 이용하여 패드 질화물(104) 밑으로 리세스한다. 제 3 레벨의 다결정 실리콘(120)이 트랜지스터의 확산 영역과 접촉하는 스트랩이 된다.
도 1e에 도시한 구조는 도 1f에 도시한 금속 산화물 반도체 전계 효과 트랜지스터(metal oxide semiconductor field effect transistor: MOSFET)와 같은 트랜지스터(130)와 결부되어 형성된다. 더 구체적으로는, 트랜지스터는 게이트(131), 게이트 산화물(132), 소스 영역(133), 드레인 영역(134), 얕은 트렌치 영역(shallow trench region: STI)(135)을 포함한다. 트랜지스터(130)의 형성 공정은 당업자에게 잘 알려져 있으므로 여기서는 설명의 간결함을 위해 서술하지 않을 것이다.
제 3 레벨의 다결정 실리콘(120)은 스트랩을 포함하여 제 1 및 제 2 다결정 실리콘(102, 110)과 트랜지스터(130)의 드레인(134) 간의 전기적 접속부를 형성한다. 이 유형의 스트랩은 기판(101)의 상부 표면 밑에 존재하기 때문에 매립된 스트랩으로 알려져 있다. 이와 같은 매립된 스트랩을 이용함으로써, 반도체 소자의 크기를 줄일 수 있고, 외부 스트랩이 필요 없기 때문에 반도체 소자 내의 다른 구조에 대한 손상 위험 또한 줄일 수 있다.
그러나 위에서 설명한 바와 같이, 통상적인 공정에서는 적어도 세 번의 다결정 실리콘 증착 및 에칭 단계가 요구된다. 이에 따라 그와 같은 구조의 생산비용이 증가한다. 또한, 여러 단계가 필요하기 때문에 각 공정 단계가 추가됨에 따라 에러나 오염의 위험이 증가한다. 따라서, 통상적인 공정의 결함율이 과도하다. 따라서 트렌치 캐패시터와 트랜지스터 간의 매립된 스트랩 접속부를 제조하는 데 이용되는 공정의 복잡도와 비용을 줄일 필요성이 오래 전부터 제기되어 왔다.
따라서, 본 발명의 목적은 통상적인 공정에 비해 보다 단순화된 공정으로 매립된 스트랩을 생성하는 구조 및 방법을 제공하는 것이다.
본 발명에 따르면, 칼라(collar) 산화물을 과도 에칭(overetching)하여 다결정 실리콘 층 전체를 제거한다. 보다 구체적으로는, 본 발명에 따라 제 2 다결정 실리콘층을 증착하기에 앞서 칼라 산화물을 오버 에칭함으로써 트렌치의 상부 부분 전체가 제 2 다결정 실리콘층으로 충진되도록 한다. 따라서, 본 발명에 따르면, 제 2 다결정 실리콘층은 반도체 소자의 드레인 영역과 접촉한다.
보다 구체적으로는, 본 발명은 트렌치 캐패시터 및 반도체 트렌지스터 구조를 형성하는 방법을 포함하며, 그 방법은 기판 내에 트렌치를 형성하는 단계와, 트렌치를 제 1 도전 재료로 부분적으로 충진하는 단계와, 제 1 도전 재료 위에 있는 트렌치 부분을 칼라 재료로 라이닝하는 단계와, 칼라 재료를 트렌치의 상부 아래의 스트랩 깊이까지 에칭하는 단계와, 트렌치를 스트랩 깊이와 트렌치의 최상부 사이에 위치하는 부분이 매립된 스트랩을 포함하는 제 2 도전 재료로 충진하는 단계와, 확산 영역을 갖는 반도체 트랜지스터를 형성하는 단계와, 매립된 스트랩을 반도체 트랜지스터의 확산 영역에 접속시키는 단계를 포함한다.
매립된 스트랩은 제 1 도전 재료와 제 2 도전 재료를 반도체 트랜지스터의 확산 영역에 전기적으로 접속시킨다. 트렌치 형성 단계는 깊은 트렌치 캐패시터의 크기를 제공하도록 기판을 에칭하는 단계를 포함한다. 칼라 재료 에칭 단계는 칼라 재료의 비등방성 건식 반응성 이온 에칭 단계를 포함한다. 기판은 실리콘 기판을 포함하고, 칼라 재료는 칼라 산화물을 포함하며, 제 1 도전 재료와 제 2 도전 재료는 다결정 실리콘을 포함한다.
또한 본 발명은 하부 부분과 상부 부분을 갖는 트렌치를 구비하는 기판과, 트렌치의 하부 부분 내에 위치하는 제 1 도전층과, 제 1 도전층 위에서 트렌치의 상부 부분 내에 위치하되 스트랩 부분과 스트랩 부분 밑의 칼라 부분을 구비하는 제 2 도전층과, 트렌치와 제 2 도전층의 칼라 부분 사이에 위치하는 칼라층과, 제 2 도전층의 스트랩 부분에 접속되는 반도체 트랜지스터를 포함하되, 제 2 도전층의 스트랩 부분이 매립된 스트랩을 갖는 반도체 소자를 포함한다.
제 2 도전층은 모노리식(monolithic) 균질 구조를 포함한다. 반도체 트랜지스터는 확산 영역을 포함하며, 매립된 스트랩은 제 2 도전층을 확산 영역에 전기적으로 접속시킨다. 제 1 도전층 및 제 2 도전층은 다결정 실리콘을 포함하고, 칼라 재료는 칼라 산화물을 포함한다. 제 1 도전층은 제 2 도전층에 전기적으로 접속된다.
도 1a 내지 1f는 통상적인 캐패시터 스트랩 형성 공정을 도시하는 도면,
도 2a 내지 2d는 본 발명에 따른 캐패시터 스트랩 형성 공정을 도시하는 도면.
도면의 주요 부분에 대한 부호의 설명
200 : 트렌치 201 : 기판
202: 제 1 도전 재료층 203 : 칼라 산화물
204: 패드 질화물 205 : 스트랩 깊이
210 : 제 2 다결정 실리콘층 230 : 트랜지스터
231: 게이트 232 : 게이트 산화물
233: 소스 영역 234 : 드레인 영역
235: 얕은 트렌치 격리 영역
이상에서 언급한 목적, 특징, 장점과 다른 목적, 특징, 장점은 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 후술하는 상세한 설명으로부터 보다 용이하게 이해될 것이다.
도면, 보다 상세하게는 도 2a를 참조하면, 기판 내에 형성된 트렌치(200)가 도시되어 있다. 기판(201)은 바람직하게는 실리콘 기판이다. 트렌치(200)는 이 예에서는 깊은 트렌치 캐패시터이다. 그러나 본 발명은 깊은 트렌치 캐패시터에 한정되지 않고 어떠한 유형의 유사한 트렌치도 포함할 수 있다.
전술한 바와 같이, 우선 트렌치(200)를 유전체 절연층으로 라이닝할 수 있다. 이어서, 바람직하게는 다결정 실리콘이지만 금속이나 다른 도전 재료도 포함할 수 있는 제 1 도전 재료층(202)으로 트렌치를 부분적으로 충진하고 실리콘 질화물과 같은 패드 질화물(204)을 형성한다. 당업자에게 알려져 있듯이, 트렌치(200)는 리소그래피, 마스크 에칭, 마스크 제거, 습식 세정을 포함하는 통상적인 공정에 의해 형성된다. 이와 유사하게 제 1 도전 재료층(202)의 형성은 저압 화학 기상 증착(low pressure chemical vapor deposition: LPCVD), 건식 다결정 에칭 및 평탄화, 건식 및 습식 스트립핑(stripping)을 통한 (트렌치의 상부로부터의) 모든 유전체의 리세스를 포함한다. 제 1 도전 재료층(202)은 바람직하게는 깊은 트렌치(200)의 약 85%를 충진한다.
기판(201) 상부 위에, 트렌치(200)의 벽을 따라, 제 1 도전 재료층(202) 위에 칼라 산화물(203)을 형성한다. 칼라 산화물(203)은 유전체이며, 실리콘 이산화물, 실리콘 산화질화물 또는 기타 유사한 유전체 재료를 포함할 수 있다. 도 2a에 도시한 이 결과에 따른 구조는 전술한 바 있는 도 1a에 도시한 구조와 유사하다.
칼라 산화물(203)을, 예를 들어 도 1c에 대해 서술한 바와 같이, 비등방성 건식 RIE로 에칭한다. 이와 같은 RIE는 C3F8, C2F6, He, CHF3, Ar, O2, C4F8, CO의 일부를 포함할 수 있는 가스의 혼합물을 사용할 수 있다. 비등방성 건식 에칭 또는 측벽 스페이서 에칭은 수직 방향으로는 높은 속도로 재료를 제거하지만, 수평 방향으로는 비교적 낮은 속도로 재료를 제거한다.
그러나 통상적인 공정과 달리 본 발명에서는, 칼라 산화물(203)이 전술한 통상적인 제 2 다결정 실리콘층(110)의 맨 윗 부분을 통상적으로 나타내는 지점(예를 들어, 트렌치의 깊이의 약 95%)까지의 트렌치(200)의 벽 위에만 잔류하도록, 칼라 산화물을 스트랩 깊이(205)까지 과도 에칭한다. 스트랩 깊이(205)는 (얕은 트렌치 격리부(235)와 같은) 후속 소자 격리 깊이보다 작도록 선택된다. 그것은 또한 스트랩의 전기적 연속성을 보장하기 위해 통상적인 제 2 다결정 실리콘층(210)의 후속 리세스 깊이보다 깊어야 한다.
또한, 건식 에칭 공정 조건은 패드 질화물(204)의 부식을 최소화하기 위해 칼라 산화물(203)과 패드 질화물(204) 막 사이에 에칭 속도 선택도를 제공하도록 선택될 수도 있다.
이어서, 트렌치(200)의 남은 부분을 제 2 레벨 도전 재료(210)로 완전히 충진한다. 이 경우에도, 도전 재료는 다결정 실리콘, 금속 또는 기타 유사한 도전 재료를 포함할 수 있다. 제 1 도전 재료(202)는 제 2 레벨 도전 재료(210)와 같은 것일 수도 있고 같지 않은 것일 수도 있다. 제 2 레벨 도전 재료(210)를 예를 들어, 건식 에칭 공정을 이용하여 패드 질화물(204) 밑으로 리세스한다. 이 리세스의 깊이는 바람직하게는 10 내지 50 nm이며, 후속 공정 중에 형성되는 게이트 전도체의 영역으로부터의 전기적 격리를 제공한다.
도 2c에 도시한 구조는 기능적으로 도 1e에 도시한 통상적인 구조와 동등하다. 그러나, 본 발명에 따라 오직 두 번의 도전층 증착과 에칭 단계만이 요구되기 때문에, 본 발명은 통상적인 구조에 비해 제조하는 데 훨씬 비용이 적게 들고 간단하다.
도 1e에 도시한 전술한 구조와 마찬가지로, 도 2c에 도시한 트렌치(200)는 도 2d에 도시한 MOSFET 트랜지스터와 같은 트랜지스터(230)와 결부되어 형성된다. 보다 구체적으로는, 트랜지스터(230)는 게이트(231), 게이트 산화물(232), 소스 영역(233), 드레인 영역(234), 얕은 트렌치 격리 영역(235)을 포함한다.
도 2d에 도시한 바와 같이, 제 2 도전층은 매립된 스트랩을 포함하고 깊은 트렌치 캐패시터(200)와 트랜지스터의 확산 영역(예를 들어, 드레인 영역(234)) 간의 전기적 접속부를 형성한다. 전술한 경우와 마찬가지로, 트랜지스터(230)를 구성하는 구체적 구성요소와 그 형성 방법은 모두 당업자에게 잘 알려져 있으므로 설명의 간결, 명료함을 위해 서술하지 않을 것이다.
도 2a 내지 2d에 도시한 예에서 (DRAM과 같은) 깊은 트렌치 캐패시터를 도시하고 있지만, 본 발명은 얕은 트렌치 소자뿐만 아니라 다른 어떤 유사한 경우의 구성요소에도 마찬가지로 적용될 수 있다.
따라서, 전술한 바와 같이, 본 발명의 공정은 통상적인 공정에 비해 매우 간단하며 따라서 통상적인 공정에 비해 빠르고, 비용이 적게 들며 결함을 덜 생성한다.
본 발명을 바람직한 실시예의 측면에서 서술하였지만, 당업자라면 첨부한 특허 청구 범위의 사상과 범주 내에서 본 발명에 변형을 가하여 실시할 수 있음을 인식할 것이다.
본 발명에 따라 통상적인 공정에 비해 더 단순하며 비용이 적게 들고 결함이 적은 공정으로 매립된 스트랩을 생성하는 구조 및 방법이 제공된다.

Claims (20)

  1. 트렌치 캐패시터를 형성하는 방법에 있어서,
    기판 내에 트렌치를 형성하는 단계와,
    상기 트렌치를 제 1 도전 재료로 부분적으로 충진하는 단계와,
    상기 트렌치 중에서 상기 제 1 도전 재료 위의 부분을 칼라(collar) 재료로 라이닝(lining)하는 단계와,
    상기 칼라 재료를 상기 트렌치의 최상부 밑의 스트랩 깊이까지 에칭하는 단계와,
    상기 트렌치를 제 2 도전 재료로 충진하는 단계를 포함하되,
    상기 제 2 도전 재료 중에서 상기 스트랩 깊이와 상기 트렌치의 상기 최상부 사이에 위치하는 부분이 매립된 스트랩(buried strap)을 포함하는
    트렌치 캐패시터 형성 방법.
  2. 제 1 항에 있어서,
    상기 매립된 스트랩이 상기 제 1 도전 재료와 상기 제 2 도전 재료를 반도체 트랜지스터의 확산 영역에 전기적으로 접속시키는
    트렌치 캐패시터 형성 방법.
  3. 제 1 항에 있어서,
    상기 트렌치 형성 단계가 깊은 트렌치 캐패시터의 크기를 제공하도록 상기 기판을 에칭하는 단계를 포함하는
    트렌치 캐패시터 형성 방법.
  4. 제 1 항에 있어서,
    상기 칼라 재료 에칭 단계가 상기 칼라 재료의 비등방성 건식 반응성 이온 에칭 단계를 포함하는
    트렌치 캐패시터 형성 방법.
  5. 제 1 항에 있어서,
    상기 기판이 실리콘 기판을 포함하고, 상기 칼라 재료가 칼라 산화물을 포함하며, 상기 제 1 도전 재료가 다결정 실리콘을 포함하고, 상기 제 2 도전 재료가 다결정 실리콘을 포함하는
    트렌치 캐패시터 형성 방법.
  6. 트렌치 캐패시터 및 반도체 트렌지스터 구조체를 형성하는 방법에 있어서,
    기판 내에 트렌치를 형성하는 단계와,
    상기 트렌치를 제 1 도전 재료로 부분적으로 충진하는 단계와,
    상기 트렌치 중의 상기 제 1 도전 재료 위의 부분을 칼라(collar) 재료로 라이닝하는 단계와,
    상기 칼라 재료를 상기 트렌치의 최상부 밑의 스트랩 깊이까지 에칭하는 단계와,
    상기 트렌치를 제 2 도전 재료로 충진하는 단계 ― 상기 제 2 도전 재료 중에서 상기 스트랩 깊이와 상기 트렌치의 상기 최상부 사이에 위치하는 부분이 매립된 스트랩을 포함함 ―와,
    확산 영역을 갖는 반도체 트랜지스터를 형성하는 단계와,
    상기 매립된 스트랩을 상기 반도체 트랜지스터의 상기 확산 영역에 접속시키는 단계를 포함하는
    트렌치 캐패시터 및 반도체 트렌지스터 구조체 형성 방법.
  7. 제 6 항에 있어서,
    상기 매립된 스트랩이 상기 제 1 도전 재료와 상기 제 2 도전 재료를 상기 반도체 트랜지스터의 상기 확산 영역에 전기적으로 접속시키는
    트렌치 캐패시터 및 반도체 트렌지스터 구조체 형성 방법.
  8. 제 6 항에 있어서,
    상기 트렌치 형성 단계가 깊은 트렌치 캐패시터의 크기를 제공하도록 상기 기판을 에칭하는 단계를 포함하는
    트렌치 캐패시터 및 반도체 트렌지스터 구조체 형성 방법.
  9. 제 6 항에 있어서,
    상기 칼라 재료 에칭 단계가 상기 칼라 재료의 비등방성 건식 반응성 이온 에칭 단계를 포함하는
    트렌치 캐패시터 및 반도체 트렌지스터 구조체 형성 방법.
  10. 제 6 항에 있어서,
    상기 기판이 실리콘 기판을 포함하고, 상기 칼라 재료가 칼라 산화물을 포함하며, 상기 제 1 도전 재료가 다결정 실리콘을 포함하고, 상기 제 2 도전 재료가 다결정 실리콘을 포함하는
    트렌치 캐패시터 및 반도체 트렌지스터 구조체 형성 방법.
  11. 깊은 트렌치 캐패시터에 있어서,
    하부 부분과 상부 부분을 갖는 트렌치를 구비하는 기판과,
    상기 트렌치의 상기 하부 부분 내에 위치하는 제 1 도전층과,
    상기 트렌치의 상기 상부 부분 내에서 상기 제 1 도전층 위에 위치하는 제 2 도전층 ― 상기 제 2 도전층은 스트랩 부분과 상기 스트랩 부분 밑의 칼라 부분을 구비함 ―과,
    상기 트렌치와 상기 제 2 도전층의 상기 칼라 부분 사이에 위치하는 칼라층을 포함하되,
    상기 제 2 도전층의 상기 스트랩 부분이 매립된 스트랩을 포함하는
    깊은 트렌치 캐패시터.
  12. 제 11 항에 있어서,
    상기 제 2 도전층이 모노리식(monolithic) 균질 구조를 포함하는
    깊은 트렌치 캐패시터.
  13. 제 11 항에 있어서,
    상기 매립된 스트랩이 상기 깊은 트렌치 캐패시터와 외부 소자 사이의 전기적 접속부를 포함하는
    깊은 트렌치 캐패시터.
  14. 제 11 항에 있어서,
    상기 제 1 도전층 및 상기 제 2 도전층이 다결정 실리콘을 포함하고, 상기 칼라 재료가 칼라 산화물을 포함하는
    깊은 트렌치 캐패시터.
  15. 제 11 항에 있어서,
    상기 제 1 도전층이 상기 제 2 도전층에 전기적으로 접속되는
    깊은 트렌치 캐패시터.
  16. 반도체 소자에 있어서,
    하부 부분과 상부 부분을 갖는 트렌치를 구비하는 기판과,
    상기 트렌치의 상기 하부 부분 내에 위치하는 제 1 도전층과,
    상기 트렌치의 상기 상부 부분 내에서 상기 제 1 도전층 위에 위치하는 제 2 도전층 ― 상기 제 2 도전층은 스트랩 부분과 상기 스트랩 부분 밑의 칼라 부분을 가짐 ―과,
    상기 트렌치와 상기 제 2 도전층의 상기 칼라 부분 사이에 위치하는 칼라층과,
    상기 제 2 도전층의 상기 스트랩 부분에 접속된 반도체 트랜지스터를 포함하되,
    상기 제 2 도전층의 상기 스트랩 부분이 매립된 스트랩을 포함하는
    반도체 소자.
  17. 제 16 항에 있어서,
    상기 제 2 도전층이 모노리식 균질 구조를 포함하는
    반도체 소자.
  18. 제 16 항에 있어서,
    상기 반도체 트랜지스터가 확산 영역을 포함하고, 상기 매립된 스트랩이 상기 제 2 도전층을 상기 확산 영역에 전기적으로 접속시키는
    반도체 소자.
  19. 제 16 항에 있어서,
    상기 제 1 도전층 및 상기 제 2 도전층이 다결정 실리콘을 포함하고, 상기 칼라 재료가 칼라 산화물을 포함하는
    반도체 소자.
  20. 제 16 항에 있어서,
    상기 제 1 도전층이 상기 제 2 도전층에 전기적으로 접속되는
    반도체 소자.
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