JP4143038B2 - Ｄｒａｍセルの製造方法 - Google Patents

Description

本発明は、ＤＲＡＭセルの製造方法に係り、特に、不純物の固相拡散による導電性領域の形成に関する。

１つのＭＯＳトランジスタと１つのキャパシタによりメモリセルが構成されるＤＲＡＭのメモリセル構造として、半導体基板にトレンチを形成し、その内壁をキャパシタとして用いるトレンチ型セルが知られている。このようなトレンチ型ＤＲＡＭセルでは、ＭＯＳトランジスタのソース／ドレインとキャパシタの一方の電極とを接続する必要がある。

従来、ＭＯＳトランジスタのソース／ドレインとキャパシタの一方の電極とを接続する技術として、深いトレンチ内にキャパシタのＡｓドープポリシリコンを埋め込み、トレンチ上部の側壁からＡｓドープポリシリコン中のＡｓを固相拡散させ、半導体基板にＡｓ拡散領域を形成する方法が知られている（例えば、特許文献１、特許文献２参照）。

このような方法で形成された高濃度As拡散領域の接合リーク電流を低減するため、Ａｓ拡散領域を低濃度のP拡散領域で包む構造が考えられる。

このような構造は、トレンチ内に埋め込まれたＡｓドープポリシリコン中にイオン注入によりＰをドープしたポリシリコンからのＡｓ及びＰの固相拡散により得ることが出来る。しかし、イオン注入によるＰのドープでは、垂直方向に所定の深さへの導入に限られるため、種々の問題が生ずる。例えば、数１０ＫｅＶの高い加速電圧を用い、トレンチの深い領域にＰをイオン注入した場合には、固相拡散に要する距離が長いため、長期間の熱処理が必要となり、拡散領域の制御を良好に行うことが出来ない。そのため、拡散したＰはトレンチの端部から５００Ａ離れた隣接するトランジスタにも影響を与え、トランジスタパンチスルー等の問題が発生する。

このような現象を抑制するため、例えば５ＫｅＶ以下の低い加速電圧を用い、トレンチの浅い領域にＰをイオン注入した場合には、Ａｓドープのポリシリコン層の表層部にＰの拡散領域を形成して、Ａｓドープのポリシリコン層の上をＰ拡散領域で覆うことは可能であるが、１０００Ａ程度の深さにＰを拡散させて、Ａｓドープのポリシリコン層の底部をＰ拡散領域でカバーすることは困難となる。そのため、Ａｓ拡散領域を低濃度のP拡散領域で包むことが出来ず、Ａｓ拡散領域の接合リーク電流を低減することが困難である。
米国特許第５，３６０，７５８号 米国特許第６，１１０，７９２号

本発明は、以上のような事情の下になされ、拡散領域の接合リーク電流を効果的に低減したＤＲＡＭセルの製造方法を提供することを目的とする。

上記課題を解決するため、本発明の一態様は、半導体基板に形成された、トレンチ内に一方の電極を有するトレンチキャパシタの一方の電極と、前記半導体基板に形成されたＭＯＳトランジスタのソース又はドレイン領域とを、底部が低濃度の第２の不純物を含む領域によりカバーされた高濃度の第１の不純物を含む領域により接続する構造を有するＤＲＡＭセルの製造方法において、前記一方の電極上の前記トレンチ内にポリシリコン又はアモルファスシリコンからなる第１の半導体膜を形成する工程、前記第１の半導体膜表面に第１の不純物を吸着させる工程、前記第１の不純物が吸着された第１の半導体膜表面に第２の不純物を吸着させる工程、前記第１及び第２の不純物が吸着された第１の半導体膜表面にポリシリコン又はアモルファスシリコンからなる第２の半導体膜を形成する工程、並びに前記トレンチ内に形成された前記第１及び第２の半導体膜に隣接する半導体基板の領域への前記第１の不純物及び第２の不純物の固相拡散により、前記底部が低濃度の前記第２の不純物を含む領域によりカバーされた高濃度の前記第１の不純物を含む領域を形成する工程を具備し、前記第１の不純物及び第２の不純物は、Ａｓ、Ｐ、Ｓｂ、Ｂ、Ａｌ、Ｇａ、及びＩｎからなる群から選択され、前記第２の不純物は、第１の不純物よりも大きい拡散係数を有し、かつ前記第１の不純物と同一導電型であることを特徴とするＤＲＡＭセルの製造方法を提供する。

また、本発明の他の態様は、半導体基板に形成された、トレンチ内に一方の電極を有するトレンチキャパシタの一方の電極と、前記半導体基板に形成されたＭＯＳトランジスタのソース又はドレイン領域とを、底部が低濃度の第２の不純物を含む領域によりカバーされた高濃度の第１の不純物を含む領域により接続する構造を有するＤＲＡＭセルの製造方法において、前記一方の電極上の前記トレンチ内にポリシリコン又はアモルファスシリコンからなる第１の半導体膜を形成する工程、前記第１の半導体膜表面に第１の不純物を吸着させる工程、前記第１の不純物を吸着させる工程の途中から前記第１の半導体膜表面に第２の不純物を吸着させる工程、前記第１及び第２の不純物が吸着された第１の半導体膜表面にポリシリコン又はアモルファスシリコンからなる第２の半導体膜を形成する工程、並びに前記トレンチ内に形成された前記第１及び第２の半導体膜に隣接する半導体基板の領域への前記第１の不純物及び第２の不純物の固相拡散により、底部が低濃度の前記第２の不純物を含む領域によりカバーされた高濃度の前記第１の不純物を含む領域を形成する工程を具備し、前記第１の不純物及び第２の不純物は、Ａｓ、Ｐ、Ｓｂ、Ｂ、Ａｌ、Ｇａ、及びＩｎからなる群から選択され、前記第２の不純物は、第１の不純物よりも大きい拡散係数を有し、かつ前記第１の不純物と同一導電型であることを特徴とするＤＲＡＭセルの製造方法を提供する。

以上のように構成される本発明によると、高濃度の不純物を含む領域の接合リーク電流を効果的に低減したＤＲＡＭセルを得ることが可能である。

以下、図面を参照して、本発明の実施形態について説明する。
本発明の一実施形態に係る半導体装置の製造方法では、第１の半導体膜表面に第１の不純物及び第２の不純物を順次吸着させており、他の実施形態に係る半導体装置の製造方法では、第１の半導体膜表面に第１の不純物を吸着させ、その吸着の途中から第１の不純物とともに第２の不純物を吸着させている。このような半導体装置の製造方法によれば、まず第１の不純物を吸着させた第１の半導体膜表面に第２の不純物を吸着させるので、第１の不純物の吸着量が高濃度、第２の不純物の吸着量が低濃度となるように、第１の不純物と第２の不純物の吸着量を容易に制御することが出来る。

これらの吸着工程は、間に半導体膜を形成する工程を挟んで、複数サイクル繰り返すことが好ましい。サイクル数は、必要な不純物の吸着量、膜厚等を考慮して、適宜決定することが出来る。この場合、第１の不純物の吸着量と第２の不純物の吸着量の差を所望の値にするために複数サイクルのうち少なくとも１サイクルは、第２の不純物を吸着させる工程を含まないものとすることが出来る。

また、第２の不純物は、第１の不純物よりも大きい拡散係数を有するものであることが好ましい。これら第１及び第２の不純物は、例えばＡｓ、Ｐ、Ｓｂ、Ｂ、Ａｌ、Ｇａ、Ｉｎの中から同一導電型のものを適宜選定することが出来る。

このように、第２の不純物として第１の不純物よりも大きい拡散係数を有するものを用いることにより、後の熱工程によって第２の不純物は第１の不純物よりも深く拡散し、底部が低濃度の記第２の不純物を含む領域によりカバーされた高濃度の第１の不純物を含む領域を確実に形成することが出来る。

第１の不純物を含む領域の第１の不純物の濃度は、第２の不純物を含む領域の第２の不純物の濃度の５〜１００００倍であることが望ましい。これは、本願発明をＤＲＡＭセルに適用した場合に、キャパシタ電極とＭＯＳＦＥＴのソース又はドレイン電極とを接続する埋め込みストラップを、底部が低濃度の第２の不純物を含む領域でカバーされた高濃度の第１の不純物を含む領域により構成する上で、特に望ましい。

第１の不純物を含む領域の第１の不純物の濃度が、第２の不純物を含む領域の第２の不純物の濃度の５倍未満の場合には、第２の不純物を含む領域の第２の不純物の濃度が高すぎて、第２の不純物の拡散係数の大きさによってはトランジスタパンチスルー等の問題が発生し、逆に１００００倍を越えると、第２の不純物を含む領域の第２の不純物の濃度が低すぎて、第１の不純物を含む領域の接合リーク電流を低減する効果が得にくくなる。

半導体膜表面への第１の不純物及び第２の不純物の吸着は、それぞれ半導体膜を第１の不純物を含むガス及び第２の不純物を含むガス雰囲気にさらすことにより行うことが出来る。この場合、第１の不純物と第２の不純物の吸着量は、第１の不純物を含むガスと第２の不純物を含むガスの分圧をコントロールすることにより制御することが出来る。

特に、第１の不純物を吸着させる工程の途中に第２の不純物を吸着させる際に、第１の不純物を含むガスと第２の不純物を含むガスの分圧比を適切な値にコントロールすることにより、第１及び第２の不純物の吸着量を所望の値に制御することが可能であり、それによって、第１の不純物を含む領域の不純物濃度と第２の不純物を含む領域の不純物濃度を適切な値とすることが出来る。

例えば、第１の不純物をＡｓとし、第２の不純物をＰとした場合、第１の不純物を含むガスとしてＡｓＨ_３、第２の不純物を含むガスとしてＰＨ_３を用い、その分圧比（ＡｓＨ_３／ＰＨ_３）を１〜５０の範囲の適切な値に選択することにより、第１の不純物を含む領域の第１の不純物の濃度と、第２の不純物を含む領域の第２の不純物の濃度とが所望の値（例えば、第１の不純物の濃度が第２の不純物の濃度の５〜１００００倍）となるように、第１及び第２の不純物の吸着量を適切に制御することが出来る。

図１及び２は、本発明の一実施形態に係るＤＲＡＭトレンチセルの製造方法を工程順に示す断面図である。

まず、図１（ａ）に示すように、単結晶シリコン基板１に、トレンチ２を形成し、このトレンチ２の下部の内面からＡｓをドープして、高Ａｓ濃度拡散領域からなるプレート電極３を形成する。

次いで、トレンチ２の内面を窒化及び酸化し、ＳｉＮ膜／ＳｉＯ_２膜を形成する。その後、トレンチ２内をＡｓドープポリシリコンで埋め込む。

次に、反応性イオンエッチングを施し、埋め込まれたＡｓドープポリシリコン層の上部をリセスエッチングし、更に、露出するトレンチ２の内面のＳｉＮ膜／ＳｉＯ_２膜をウエットエッチング（エッチャント：Ｈ_３ＰＯ_４）により除去する。その結果、図１（ｂ）に示すように、トレンチ２の下部内面に残されたＳｉＮ膜／ＳｉＯ_２膜からなるキャパシタ絶縁膜４が形成され、トレンチ２の下部に残されたＡｓドープポリシリコンからなるストレージノード電極５が形成される。

その後、トレンチ２の上部内面にＳｉＯ_２膜を形成した後、反応性イオンエッチングを施すことによりＳｉＯ_２膜の底部及び上部を除去して、カラー酸化膜６を形成する（図１（ｂ））。

次いで、トレンチ２内のストレージノード電極５上に、図３に示すガスシーケンスに従った手順でポリシリコンの成膜及びＡｓ及びＰの吸着を行い、Ａｓ及びＰを含むポリシリコンを埋め込む。なお、ポリシリコンの成膜及びＡｓ及びＰの吸着は、温度範囲４５０〜６５０℃、圧力範囲０．０５〜５Ｔｏｒｒの条件下にて行う。

まず、ＳｉＨ_４ガスを流してポリシリコンを成膜する。次いで、このようにして成膜されたポリシリコン膜７上に、ＡｓＨ_３ガスを流して、第１の不純物としてＡｓを吸着させる。引き続き、Ａｓが吸着されたポリシリコン膜７上に、ＰＨ_３ガスを流して、第２の不純物としてＰを吸着させる。図２（ａ）において、参照符号８は、Ａｓ及びＰの吸着層を示す。

更に、Ａｓ及びＰの吸着層８を表面に有するポリシリコン又はアモルファスシリコン膜７上にＳｉＨ_４ガスを流して、ポリシリコン膜９を成膜する。このようにして、トレンチ内の上部に、Ａｓ及びＰがドープされたポリシリコンで埋め込まれた構造が得られる。

なお、Ａｓ及びＰの所定の吸着量を得るため、必要に応じて、これらの工程は複数回繰り返される。この場合、後工程において形成されるＡｓ不純物領域の濃度をＰ不純物領域の濃度の５〜１００００倍とするために、Ｐの吸着工程を適宜省略することが望ましい。例えば、Ａｓの吸着工程２回に対し、Ｐの吸着工程１回の割合とすることが出来る。

トレンチ２内のストレージノード電極５上へのポリシリコンの成膜及びＡｓ及びＰの吸着は、図４に示すガスシーケンスに従った手順で行うことも可能である。このガスシーケンスでは、まず、ＳｉＨ_４ガスを流してポリシリコン膜７を成膜した後、ＡｓＨ_３ガスを流し、その途中からＰＨ_３ガスを流す。即ち、最初にＡｓＨ_３ガスを流してＡｓを吸着させ、次いでＡｓＨ_３ガスを流しつつＰＨ_３ガスをも流して、ＡｓとＰを同時に吸着させている。ＡｓＨ_３ガス及びＰＨ_３ガスの停止後は、図３に示すガスシーケンスと同様、ＳｉＨ_４ガスを流すことによりポリシリコン膜９が成膜される。

このようなガスシーケンスによると、ＡｓＨ_３ガスとＰＨ_３ガスの流量比（分圧比）を適宜制御することにより、ＡｓとＰの吸着量を適切な値にコントロールすることが出来る。

これらの工程が複数回繰り返されてもよいこと、Ｐの吸着工程を適宜省略し得ることは、図３に示すガスシーケンスの場合と同様である。
なお、図３に示すガスシーケンスにおけるＡｓ及びＰの吸着工程と、図４に示すガスシーケンスにおけるＡｓ及びＰの吸着工程とを適宜組合せることも可能である。例えば、第１のサイクルでＡｓ及びＰの吸着を別々に行い、第２のサイクルでＡｓの吸着中にＰの吸着を行うことが出来る。また場合によっては、Ａｓの吸着及びＰの吸着の間にＳｉＨ_４によるポリシリコン膜の成膜を行う工程を挟んだサイクルを組合せてもよい。

このようにして成膜されたポリシリコン膜中のＡｓ及びＰの濃度（吸着量）を下記表に示す。下記表において、試料Ｎｏ．１はＡｓのみを吸着させた例、試料Ｎｏ．２はＰのみを吸着させた例、試料Ｎｏ．３及び４は、図３に示すガスシーケンスに従って、Ａｓの吸着とＰの吸着を順に行った例、試料Ｎｏ．５〜８は、図４に示すガスシーケンスに従って、Ａｓの吸着に引き続きＡｓとＰの吸着を行った例をそれぞれ示す。

上記表から、Ａｓの吸着とＰの吸着を順に行った試料Ｎｏ．３及び４では、高濃度のＡｓの吸着、低濃度のＰの吸着を行うことが出来ることがわかる。また、Ａｓの吸着に引き続きＡｓとＰの吸着を行った試料Ｎｏ．５〜８では、ＡｓＨ_３ガスとＰＨ_３ガスの分圧比を適宜調整することにより、約１×１０^１５のＡｓ濃度（吸着量）、１×１０^１１〜５×１０^１２のＰ濃度（吸着量）を得ることが出来ることがわかる。即ち、Ａｓ濃度に対し１／１００以下にP濃度を制御することが可能となる。

以上のようにして、トレンチ内の上部がＡｓ及びＰがドープされたポリシリコンで埋め込まれた図２（ａ）に示す構造を得た後、基板１の表面のポリシリコン層７，９が除去され、その後、周知のプロセスにより、図２（ｂ）に示すように、ＭＯＳＦＥＴのゲート絶縁膜１１、ゲート電極１２、ソース／ドレインＰ拡散領域１３及びビット線コンタクトプラグ１４等を形成して、ＤＲＡＭセルが完成する。この場合、周知のＤＲＡＭセル製造プロセスは必ず熱工程を伴うが、この熱工程において、トレンチ内の上部のポリシリコン膜７，９からＡｓ及びＰが横方向に拡散し、Ａｓ拡散領域１０及びＰ拡散領域１１が形成される。Ｐの拡散係数はＡｓの拡散係数より高いので、Ａｓ拡散領域１０の下に、それを包むようにＰ拡散領域１１が形成される。

このようにして形成されたＡｓ拡散領域１０によって、ＭＯＳＦＥＴとキャパシタの埋め込み電極とが接続される。この場合、Ａｓ拡散領域１０はＰ拡散領域１１で包まれているため、Ａｓ拡散領域１０の接合リークを効果的に防止することが出来る。

As拡散領域1０及びP拡散領域１１の濃度分布の一例を図５に示す。図５から明らかなように、シリコン基板の表面における濃度は、Ａｓが約１×１０^２０／ｃｍ^３であるのに対し、Ｐが約１×１０^１８／ｃｍ^３と１００倍もの濃度差が存在するとともに、Ｐが深い領域まで分布しており、高濃度のAs拡散領域が低濃度のP拡散領域により包まれている2重構造となっている。このような構造を採用することにより、As拡散領域1０の接合リーク電流を約１／１０に低減することが可能である。

実施例
下記に示す種々の吸着条件で不純物を吸着し、熱工程で固相拡散することにより形成されたAs拡散領域を有する、下記の６種のＤＲＡＭセル試料を作成し、それぞれの接合リークを調べるため、セル−Ｐウェル電流を測定した。

ＤＲＡＭセル試料Ｎｏ．１：トレンチ内面に形成されたポリシリコン膜上に７×１０^１４／ｃｍ^２のＡｓを吸着させ、その上にポリシリコン膜を形成した後、更に７×１０^１４／ｃｍ^２のＡｓを吸着させ、最後にポリシリコンを埋め込んだ後、５ＫｅＶの加速電圧で５×１０^１３／ｃｍ^２のＰをイオン注入した。

ＤＲＡＭセル試料Ｎｏ．２：トレンチ内面に形成されたポリシリコン膜上に７×１０^１４／ｃｍ^２のＡｓを、次いで８×１０^１２／ｃｍ^２のＰを吸着させ、その上にポリシリコン膜を形成した後、更に７×１０^１４／ｃｍ^２のＡｓを吸着させ、最後にポリシリコンを埋め込んだ。

ＤＲＡＭセル試料Ｎｏ．３：トレンチ内面に形成されたポリシリコン膜上に７×１０^１４／ｃｍ^２のＡｓを、次いで４×１０^１３／ｃｍ^２のＰを吸着させ、その上にポリシリコン膜を形成した後、更に７×１０^１４／ｃｍ^２のＡｓを吸着させ、最後にポリシリコンを埋め込んだ。

ＤＲＡＭセル試料Ｎｏ．４：トレンチ内面に形成されたポリシリコン膜上に７×１０^１４／ｃｍ^２のＡｓを、次いで８×１０^１３／ｃｍ^２のＰを吸着させ、その上にポリシリコン膜を形成した後、更に７×１０^１４／ｃｍ^２のＡｓを吸着させ、最後にポリシリコンを埋め込んだ。

ＤＲＡＭセル試料Ｎｏ．５：トレンチ内面に形成されたポリシリコン膜上に７×１０^１４／ｃｍ^２のＡｓを吸着させ、その上にポリシリコン膜を形成した後、更に７×１０^１４／ｃｍ^２のＡｓを、次いで８×１０^１２／ｃｍ^２のＰを吸着させ、最後にポリシリコンを埋め込んだ。

ＤＲＡＭセル試料Ｎｏ．６：トレンチ内面に形成されたポリシリコン膜上に７×１０^１４／ｃｍ^２のＡｓを吸着させ、その上にポリシリコン膜を形成した後、更に７×１０^１４／ｃｍ^２のＡｓを、次いで４×１０^１３／ｃｍ^２のＰを吸着させ、最後にポリシリコンを埋め込んだ。

以上のＤＲＡＭセル試料についてのセル−Ｐウェル電流の測定結果を図６に示す。
図６から、Ａｓに加え、Ｐを吸着させることにより、リーク電流及びそのバラツキが明らかに低下していることがわかる。また、Ｐの濃度を所定の範囲で増加させることにより、特にリーク電流及びそのバラツキが低下していることがわかる。なお、イオン注入によりＰをドープしたＤＲＡＭセル試料Ｎｏ．１は、高いリーク電流を示している。

以上、トレンチ内を埋める半導体膜としてポリシリコンを用いた場合について説明したが、本発明はこれに限定されず、ポリシリコンの代わりにアモルファスシリコンを用いても同様の効果を得ることが出来る。

本発明の一実施形態に係るＤＲＡＭトレンチセルの製造方法を工程順に示す断面図。 本発明の一実施形態に係るＤＲＡＭトレンチセルの製造方法を工程順に示す断面図。 Ａｓ及びＰを含むポリシリコンの成膜に用いられるガスシーケンスの一例を示す図。 Ａｓ及びＰを含むポリシリコンの成膜に用いられるガスシーケンスの他の例を示す図。 本発明の一実施形態に係るＤＲＡＭトレンチセルにおけるAs拡散領域及びP拡散領域の濃度分布の一例を示す図。 本発明の実施例に係るＤＲＡＭトレンチセルのセル−Ｐウェル電流の測定結果を示す特性図。

符号の説明

１・・・単結晶シリコン基板、２・・・トレンチ、３・・・プレート電極、４・・・キャパシタ絶縁膜、５・・・ストレージノード電極、６・・・カラー酸化膜、７，９・・・ポリシリコン膜、８・・・Ａｓ及びＰの吸着層。

Claims (4)

1. 半導体基板に形成された、トレンチ内に一方の電極を有するトレンチキャパシタの一方の電極と、前記半導体基板に形成されたＭＯＳトランジスタのソース又はドレイン領域とを、底部が低濃度の第２の不純物を含む領域によりカバーされた高濃度の第１の不純物を含む領域により接続する構造を有するＤＲＡＭセルの製造方法において、
   前記一方の電極上の前記トレンチ内にポリシリコン又はアモルファスシリコンからなる第１の半導体膜を形成する工程、
   前記第１の半導体膜表面に第１の不純物を吸着させる工程、
   前記第１の不純物が吸着された第１の半導体膜表面に第２の不純物を吸着させる工程、
   前記第１及び第２の不純物が吸着された第１の半導体膜表面にポリシリコン又はアモルファスシリコンからなる第２の半導体膜を形成する工程、並びに
   前記トレンチ内に形成された前記第１及び第２の半導体膜に隣接する半導体基板の領域への前記第１の不純物及び第２の不純物の固相拡散により、前記底部が低濃度の前記第２の不純物を含む領域によりカバーされた高濃度の前記第１の不純物を含む領域を形成する工程
   を具備し、前記第１の不純物及び第２の不純物は、Ａｓ、Ｐ、Ｓｂ、Ｂ、Ａｌ、Ｇａ、及びＩｎからなる群から選択され、前記第２の不純物は、前記第１の不純物よりも大きい拡散係数を有し、かつ前記第１の不純物と同一導電型であることを特徴とするＤＲＡＭセルの製造方法。
2. 半導体基板に形成された、トレンチ内に一方の電極を有するトレンチキャパシタの一方の電極と、前記半導体基板に形成されたＭＯＳトランジスタのソース又はドレイン領域とを、底部が低濃度の第２の不純物を含む領域によりカバーされた高濃度の第１の不純物を含む領域により接続する構造を有するＤＲＡＭセルの製造方法において、
   前記一方の電極上の前記トレンチ内にポリシリコン又はアモルファスシリコンからなる第１の半導体膜を形成する工程、
   前記第１の半導体膜表面に第１の不純物を吸着させる工程、
   前記第１の不純物を吸着させる工程の途中から前記第１の半導体膜表面に第２の不純物を吸着させる工程、
   前記第１及び第２の不純物が吸着された第１の半導体膜表面にポリシリコン又はアモルファスシリコンからなる第２の半導体膜を形成する工程、並びに
   前記トレンチ内に形成された前記第１及び第２の半導体膜に隣接する半導体基板の領域への前記第１の不純物及び第２の不純物の固相拡散により、底部が低濃度の前記第２の不純物を含む領域によりカバーされた高濃度の前記第１の不純物を含む領域を形成する工程
   を具備し、前記第１の不純物及び第２の不純物は、Ａｓ、Ｐ、Ｓｂ、Ｂ、Ａｌ、Ｇａ、及びＩｎからなる群から選択され、前記第２の不純物は、前記第１の不純物よりも大きい拡散係数を有し、かつ前記第１の不純物と同一導電型であることを特徴とするＤＲＡＭセルの製造方法。
3. 前記第１の不純物を含む領域の第１の不純物の濃度は、前記第２の不純物を含む領域の第２の不純物の濃度の５〜１００００倍であることを特徴とする請求項１又は２に記載のＤＲＡＭセルの製造方法。
4. 前記第１の不純物及び第２の不純物の吸着を、前記第１の半導体膜を前記第１の不純物を含むガス及び第２の不純物を含むガスにさらすことにより行い、前記第１の不純物と第２の不純物の吸着量を、前記第１の不純物を含むガスと第２の不純物を含むガスの分圧をコントロールすることにより制御することを特徴とする請求項１〜３のいずれかに記載のＤＲＡＭセルの製造方法。

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