JPH0621479A - 半導体装置の製造方法及び半導体装置 - Google Patents
半導体装置の製造方法及び半導体装置Info
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- JPH0621479A JPH0621479A JP4200224A JP20022492A JPH0621479A JP H0621479 A JPH0621479 A JP H0621479A JP 4200224 A JP4200224 A JP 4200224A JP 20022492 A JP20022492 A JP 20022492A JP H0621479 A JPH0621479 A JP H0621479A
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- insulating film
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Abstract
(57)【要約】
【目的】 本発明はＤＲＡＭ用のトランジスタセルの形
成時に、ソース・ドレインの拡散層を浅くでき、かつキ
ャパシタのＴＤＤＢを良好にすることを目的とする。 【構成】 セルコンタクト部の多結晶シリコンを２層構
造とし、２回に分けて成長させ、下層側の第１の半導体
多結晶層には砒素を拡散し、上層側の第２の半導体多結
晶層には燐を拡散させ、セルコンタクト部上部に於ける
両層間に酸化層を介在させて電気的度導通はその酸化層
の周囲で行う。 【効果】 ソース・ドレイン部へは下層側からの砒素が
拡散し、上層側からの燐は両層の境界面で酸化膜により
阻害されるためセルコンタクト部へは拡散しない。ま
た、キャパシタの絶縁膜とは燐を含んだ多結晶シリコン
のみが接触するため、ＴＤＤＢが良好になる。
成時に、ソース・ドレインの拡散層を浅くでき、かつキ
ャパシタのＴＤＤＢを良好にすることを目的とする。 【構成】 セルコンタクト部の多結晶シリコンを２層構
造とし、２回に分けて成長させ、下層側の第１の半導体
多結晶層には砒素を拡散し、上層側の第２の半導体多結
晶層には燐を拡散させ、セルコンタクト部上部に於ける
両層間に酸化層を介在させて電気的度導通はその酸化層
の周囲で行う。 【効果】 ソース・ドレイン部へは下層側からの砒素が
拡散し、上層側からの燐は両層の境界面で酸化膜により
阻害されるためセルコンタクト部へは拡散しない。ま
た、キャパシタの絶縁膜とは燐を含んだ多結晶シリコン
のみが接触するため、ＴＤＤＢが良好になる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
及び半導体装置に関し、特にＤＲＡＭのトランジスタセ
ルの形成に適用するのに良い半導体装置の製造方法及び
半導体装置に関する。
及び半導体装置に関し、特にＤＲＡＭのトランジスタセ
ルの形成に適用するのに良い半導体装置の製造方法及び
半導体装置に関する。
【０００２】
【従来の技術】従来、半導体装置としてのＤＲＡＭのト
ランジスタセルを製造するには、まず半導体基板上にゲ
ート電極及び絶縁膜をこの順番に形成し、この絶縁膜に
対してソース・ドレインのセルコンタクト用電極を設け
るための開口を確保した状態で表面に多結晶シリコンを
成長させると共にこの多結晶シリコン中へｎ型不純物で
ある燐或いは砒素を拡散させた後、多結晶シリコンをパ
ターニングする。そして、多結晶シリコン上にキャパシ
タ用の窒化膜を成長させて電極を形成していた。ここ
で、このＤＲＡＭのトランジスタセルにあっては、ソー
ス・ドレインのセルコンタクトの電極引出し部に多結晶
シリコンを使用し、その抵抗を低くするために不純物と
して燐や砒素をドーピングしていた。
ランジスタセルを製造するには、まず半導体基板上にゲ
ート電極及び絶縁膜をこの順番に形成し、この絶縁膜に
対してソース・ドレインのセルコンタクト用電極を設け
るための開口を確保した状態で表面に多結晶シリコンを
成長させると共にこの多結晶シリコン中へｎ型不純物で
ある燐或いは砒素を拡散させた後、多結晶シリコンをパ
ターニングする。そして、多結晶シリコン上にキャパシ
タ用の窒化膜を成長させて電極を形成していた。ここ
で、このＤＲＡＭのトランジスタセルにあっては、ソー
ス・ドレインのセルコンタクトの電極引出し部に多結晶
シリコンを使用し、その抵抗を低くするために不純物と
して燐や砒素をドーピングしていた。
【０００３】
【発明が解決しようとする課題】しかしながら、電極引
出し部に用られる多結晶シリコンのドーパントとして燐
を用いた場合、その拡散係数が大きいためにソース・ド
レインの拡散層が深くなり過ぎ、半導体としての所望の
特性が得られず、また拡散係数の小さい砒素を用いた場
合、キャパシタの信頼性のうちＴＤＤＢ（Time Depende
nt Dielectric Break）が悪化すると云う問題があっ
た。
出し部に用られる多結晶シリコンのドーパントとして燐
を用いた場合、その拡散係数が大きいためにソース・ド
レインの拡散層が深くなり過ぎ、半導体としての所望の
特性が得られず、また拡散係数の小さい砒素を用いた場
合、キャパシタの信頼性のうちＴＤＤＢ（Time Depende
nt Dielectric Break）が悪化すると云う問題があっ
た。
【０００４】本発明は上述したような従来技術の問題点
に鑑みなされたものであり、その主な目的は、ソース・
ドレインの拡散層を浅くでき、かつキャパシタのＴＤＤ
Ｂを良好にすることを目的とする。
に鑑みなされたものであり、その主な目的は、ソース・
ドレインの拡散層を浅くでき、かつキャパシタのＴＤＤ
Ｂを良好にすることを目的とする。
【０００５】
【課題を解決するための手段】上記した目的は本発明に
よれば、半導体基板上にゲート絶縁膜を介してゲート電
極を形成する過程と、前記ゲート電極上に絶縁膜を形成
する過程と、ソース及びドレインのセルコンタクト上の
前記絶縁膜を選択的に除去して電極用開口を形成する過
程と、前記絶縁膜及び前記開口上に第１の半導体多結晶
層を形成し、かつ砒素を不純物として拡散する過程と、
前記開口上の前記第１の半導体多結晶層表面に前記不純
物の拡散を防止可能な酸化膜を選択的に形成する過程
と、前記第１の半導体多結晶層上に第２の半導体多結晶
層を形成し、かつ燐を不純物として拡散する過程と、前
記第１の半導体多結晶層と前記第２の半導体多結晶層と
を、該両層間で電気的に導通可能なようにパターニング
する過程とを有することを特徴とする半導体装置の製造
方法、及びソース及びドレインが形成された半導体基板
上にゲート絶縁膜を介して設けられたゲート電極と、前
記半導体基板及び前記ゲート電極上に前記ソース及びド
レインのセルコンタクト上に電極用開口を残して設けら
れた絶縁膜と、前記絶縁膜の一部及び前記電極用開口上
に設けられた電極層とを有する半導体装置であって、前
記電極層が、前記セルコンタクトに直接接すると共に砒
素を不純物として拡散してなる第１の半導体多結晶層
と、前記第１の半導体多結晶層上に形成され、かつ燐を
不純物として拡散してなる第２の半導体多結晶層と、前
記第１の半導体多結晶層と第２の半導体多結晶層との間
に於ける前記電極用開口上部に設けられると共に前記第
２の半導体多結晶層から前記第１の半導体多結晶層への
不純物の拡散を防止可能な酸化膜とを有することを特徴
とする半導体装置を提供することにより達成される。
よれば、半導体基板上にゲート絶縁膜を介してゲート電
極を形成する過程と、前記ゲート電極上に絶縁膜を形成
する過程と、ソース及びドレインのセルコンタクト上の
前記絶縁膜を選択的に除去して電極用開口を形成する過
程と、前記絶縁膜及び前記開口上に第１の半導体多結晶
層を形成し、かつ砒素を不純物として拡散する過程と、
前記開口上の前記第１の半導体多結晶層表面に前記不純
物の拡散を防止可能な酸化膜を選択的に形成する過程
と、前記第１の半導体多結晶層上に第２の半導体多結晶
層を形成し、かつ燐を不純物として拡散する過程と、前
記第１の半導体多結晶層と前記第２の半導体多結晶層と
を、該両層間で電気的に導通可能なようにパターニング
する過程とを有することを特徴とする半導体装置の製造
方法、及びソース及びドレインが形成された半導体基板
上にゲート絶縁膜を介して設けられたゲート電極と、前
記半導体基板及び前記ゲート電極上に前記ソース及びド
レインのセルコンタクト上に電極用開口を残して設けら
れた絶縁膜と、前記絶縁膜の一部及び前記電極用開口上
に設けられた電極層とを有する半導体装置であって、前
記電極層が、前記セルコンタクトに直接接すると共に砒
素を不純物として拡散してなる第１の半導体多結晶層
と、前記第１の半導体多結晶層上に形成され、かつ燐を
不純物として拡散してなる第２の半導体多結晶層と、前
記第１の半導体多結晶層と第２の半導体多結晶層との間
に於ける前記電極用開口上部に設けられると共に前記第
２の半導体多結晶層から前記第１の半導体多結晶層への
不純物の拡散を防止可能な酸化膜とを有することを特徴
とする半導体装置を提供することにより達成される。
【０００６】
【作用】セルコンタクト部上に第１の半導体多結晶層と
して多結晶シリコンを形成し、砒素を不純物として拡散
後、その上部に酸素をイオン注入して多結晶シリコンの
表面層を酸化シリコン膜に変える。次に、上記第１の半
導体多結晶層を覆うように第２の半導体多結晶層として
再度多結晶シリコンを形成し、燐を不純物として拡散す
る。これにより、ソース・ドレインへは下層側の砒素か
らのみ不純物が拡散し、上層側の燐からの拡散は酸化シ
リコン膜によって阻止される。また、酸化シリコン膜の
周囲からは拡散長が長くなるためソース・ドレイン部に
拡散されることはない。一方、キャパシタとなる窒化膜
は燐を含む多結晶シリコンにのみ接し、砒素を含む多結
晶シリコンには接することがない。
して多結晶シリコンを形成し、砒素を不純物として拡散
後、その上部に酸素をイオン注入して多結晶シリコンの
表面層を酸化シリコン膜に変える。次に、上記第１の半
導体多結晶層を覆うように第２の半導体多結晶層として
再度多結晶シリコンを形成し、燐を不純物として拡散す
る。これにより、ソース・ドレインへは下層側の砒素か
らのみ不純物が拡散し、上層側の燐からの拡散は酸化シ
リコン膜によって阻止される。また、酸化シリコン膜の
周囲からは拡散長が長くなるためソース・ドレイン部に
拡散されることはない。一方、キャパシタとなる窒化膜
は燐を含む多結晶シリコンにのみ接し、砒素を含む多結
晶シリコンには接することがない。
【０００７】
【実施例】以下、本発明の好適実施例を添付の図面につ
いて詳しく説明する。
いて詳しく説明する。
【０００８】図１は本発明が適用されたＤＲＡＭのトラ
ンジスタセルの構造を模式的に示す断面図である。この
トランジスタセルは、ｐ型半導体基板１を有し、この基
板１の適所にソース２及びドレイン３が形成されてい
る。このソース２及びドレイン３のセルコンタクト２
ａ、３ａ上部の電極用開口を除く表面にはゲート絶縁膜
４が設けられ、その上にはゲート電極５が設けられてい
る。また、ゲート絶縁膜４及びゲート電極５上には絶縁
膜７が設けられ、セルコンタクト２ａ、３ａ上部の電極
用開口及び絶縁膜７上の適所には、砒素が不純物として
拡散された多結晶シリコンからなる第１の半導体多結晶
層８が設けられている。この第１の半導体多結晶層８の
表面に於けるセルコンタクト２ａ、３ａの上部には、酸
素イオンが注入され、酸化シリコン膜１０が設けられて
いる。酸化シリコン膜１０を含む第１の半導体多結晶層
８上には燐が不純物として拡散された多結晶シリコンか
らなる第２の半導体多結晶層１１が設けられている。更
に、第２の半導体多結晶層１１上に於けるドレイン３の
上方位置には絶縁膜１２が設けられ、第２の半導体多結
晶層１１上に於けるソース２の上方位置には例えば窒化
膜からなるキャパシタ用の絶縁膜１３が設けられてい
る。尚、符号６はサイドウォール酸化膜を示す。
ンジスタセルの構造を模式的に示す断面図である。この
トランジスタセルは、ｐ型半導体基板１を有し、この基
板１の適所にソース２及びドレイン３が形成されてい
る。このソース２及びドレイン３のセルコンタクト２
ａ、３ａ上部の電極用開口を除く表面にはゲート絶縁膜
４が設けられ、その上にはゲート電極５が設けられてい
る。また、ゲート絶縁膜４及びゲート電極５上には絶縁
膜７が設けられ、セルコンタクト２ａ、３ａ上部の電極
用開口及び絶縁膜７上の適所には、砒素が不純物として
拡散された多結晶シリコンからなる第１の半導体多結晶
層８が設けられている。この第１の半導体多結晶層８の
表面に於けるセルコンタクト２ａ、３ａの上部には、酸
素イオンが注入され、酸化シリコン膜１０が設けられて
いる。酸化シリコン膜１０を含む第１の半導体多結晶層
８上には燐が不純物として拡散された多結晶シリコンか
らなる第２の半導体多結晶層１１が設けられている。更
に、第２の半導体多結晶層１１上に於けるドレイン３の
上方位置には絶縁膜１２が設けられ、第２の半導体多結
晶層１１上に於けるソース２の上方位置には例えば窒化
膜からなるキャパシタ用の絶縁膜１３が設けられてい
る。尚、符号６はサイドウォール酸化膜を示す。
【０００９】次に本実施例に於けるＤＲＡＭのトランジ
スタセルの製造手順の要部について図２（ａ）〜図２
（ｅ）を参照して説明する。
スタセルの製造手順の要部について図２（ａ）〜図２
（ｅ）を参照して説明する。
【００１０】まず、予めゲート絶縁膜４及びゲート電極
５が形成された基板１上に絶縁膜７を形成し、ソース
２、ドレイン３のセルコンタクト２ａ、３ａ上の絶縁膜
７をフォトリソグラフィー法を用いて選択的に除去する
（図２（ａ））。
５が形成された基板１上に絶縁膜７を形成し、ソース
２、ドレイン３のセルコンタクト２ａ、３ａ上の絶縁膜
７をフォトリソグラフィー法を用いて選択的に除去する
（図２（ａ））。
【００１１】次に、下層側、即ち第１の半導体多結晶層
８の多結晶シリコンを１００ｎｍ成長させた後、砒素を
イオン注入法にて７０ｋｅＶ ５Ｅ１５ｃｍ-2打ち込む
（図２（ｂ））。
８の多結晶シリコンを１００ｎｍ成長させた後、砒素を
イオン注入法にて７０ｋｅＶ ５Ｅ１５ｃｍ-2打ち込む
（図２（ｂ））。
【００１２】そして、セルコンタクト２ａ、３ａ上の電
極用開口以外の部分をフォトレジスト９で保護してフォ
トリソグラフィー法を用いてセルコンタクト２ａ、３ａ
上の第１の半導体多結晶層８の多結晶シリコンのみを露
出させ、酸素イオンをイオン注入法にて３０ｋｅＶ ２
Ｅ１２ｃｍ-2注入し、多結晶シリコン表面を酸化シリコ
ン膜１０に変える（図２（ｃ））。
極用開口以外の部分をフォトレジスト９で保護してフォ
トリソグラフィー法を用いてセルコンタクト２ａ、３ａ
上の第１の半導体多結晶層８の多結晶シリコンのみを露
出させ、酸素イオンをイオン注入法にて３０ｋｅＶ ２
Ｅ１２ｃｍ-2注入し、多結晶シリコン表面を酸化シリコ
ン膜１０に変える（図２（ｃ））。
【００１３】上記フォトレジスト９を除去後、上層側、
即ち第２の半導体多結晶層１１の多結晶シリコンを１５
０ｎｍ成長させ、熱拡散法により燐を拡散させる（図２
（ｄ））。このとき、セルコンタクト２ａ、３ａ上に酸
化シリコン膜１０が介在していることにより下層側の第
１の半導体多結晶層８及びソース２、ドレイン３に燐が
拡散する心配がない。
即ち第２の半導体多結晶層１１の多結晶シリコンを１５
０ｎｍ成長させ、熱拡散法により燐を拡散させる（図２
（ｄ））。このとき、セルコンタクト２ａ、３ａ上に酸
化シリコン膜１０が介在していることにより下層側の第
１の半導体多結晶層８及びソース２、ドレイン３に燐が
拡散する心配がない。
【００１４】最後に、フォトリソグラフィー法により両
半導体多結晶層８、１１をパターニングした後、例えば
窒化膜からなるキャパシタ用の絶縁膜１３を２０ｎｍ成
長させ、パターニングし、ドレイン３の上方位置には絶
縁膜１２形成する。そして、その後、周知の方法でＤＲ
ＡＭ用のトランジスタセルを形成する（図２（ｅ））。
このとき、絶縁膜１３に砒素を含む多結晶シリコンが接
しないことからＴＤＤＢが悪化する心配がない。
半導体多結晶層８、１１をパターニングした後、例えば
窒化膜からなるキャパシタ用の絶縁膜１３を２０ｎｍ成
長させ、パターニングし、ドレイン３の上方位置には絶
縁膜１２形成する。そして、その後、周知の方法でＤＲ
ＡＭ用のトランジスタセルを形成する（図２（ｅ））。
このとき、絶縁膜１３に砒素を含む多結晶シリコンが接
しないことからＴＤＤＢが悪化する心配がない。
【００１５】
【発明の効果】以上の説明により明らかなように、本発
明によれば、ＤＲＡＭのセルコンタクト部の電極として
使われる多結晶シリコンを２回に分けて成長させて２層
構造とし、下層側には砒素を、上層側には燐を拡散さ
せ、両層の境界面に於ける上記電極の上部には酸化膜を
形成することにより、両層が酸化膜の周囲で電気的に接
続されるようになり、かつ上層側からセルコンタクト部
までの距離があるため、セルコンタクト部へは燐が拡散
されず砒素のみ拡散される為、浅い接合ができる。ま
た、キャパシタに上層側の燐がドープされた多結晶シリ
コンのみ接するため、ＴＤＤＢが良好となる。
明によれば、ＤＲＡＭのセルコンタクト部の電極として
使われる多結晶シリコンを２回に分けて成長させて２層
構造とし、下層側には砒素を、上層側には燐を拡散さ
せ、両層の境界面に於ける上記電極の上部には酸化膜を
形成することにより、両層が酸化膜の周囲で電気的に接
続されるようになり、かつ上層側からセルコンタクト部
までの距離があるため、セルコンタクト部へは燐が拡散
されず砒素のみ拡散される為、浅い接合ができる。ま
た、キャパシタに上層側の燐がドープされた多結晶シリ
コンのみ接するため、ＴＤＤＢが良好となる。
【図１】本発明が適用された半導体装置としてのＤＲＡ
Ｍのトランジスタセルの構造を示す要部縦断面図であ
る。
Ｍのトランジスタセルの構造を示す要部縦断面図であ
る。
【図２】（ａ）部〜（ｅ）部は、図１のＤＲＡＭのトラ
ンジスタセルの製造手順の要部を示す説明図である。
ンジスタセルの製造手順の要部を示す説明図である。
１ 半導体基板 ２ ソース ３ ドレイン ２ａ、３ａ セルコンタクト ４ ゲート絶縁膜 ５ ゲート電極 ６ サイドウォール酸化膜 ７ 絶縁膜 ８ 第１の半導体多結晶層 ９ フォトレジスト １０ 酸化シリコン膜 １１ 第２の半導体多結晶層 １２ 絶縁膜 １３ キャパシタ用絶縁膜
Claims (2)
- 【請求項１】 半導体基板上にゲート絶縁膜を介して
ゲート電極を形成する過程と、 前記ゲート電極上に絶縁膜を形成する過程と、 ソース及びドレインのセルコンタクト上の前記絶縁膜を
選択的に除去して電極用開口を形成する過程と、 前記絶縁膜及び前記開口上に第１の半導体多結晶層を形
成し、かつ砒素を不純物として拡散する過程と、 前記開口上の前記第１の半導体多結晶層表面に前記不純
物の拡散を防止可能な酸化膜を選択的に形成する過程
と、 前記第１の半導体多結晶層上に第２の半導体多結晶層を
形成し、かつ燐を不純物として拡散する過程と、 前記第１の半導体多結晶層と前記第２の半導体多結晶層
とを、該両層間で電気的に導通可能なようにパターニン
グする過程とを有することを特徴とする半導体装置の製
造方法。 - 【請求項２】 ソース及びドレインが形成された半導
体基板上にゲート絶縁膜を介して設けられたゲート電極
と、前記半導体基板及び前記ゲート電極上に前記ソース
及びドレインのセルコンタクト上に電極用開口を残して
設けられた絶縁膜と、前記絶縁膜の一部及び前記電極用
開口上に設けられた電極層とを有する半導体装置であっ
て、 前記電極層が、前記セルコンタクトに直接接すると共に
砒素を不純物として拡散してなる第１の半導体多結晶層
と、 前記第１の半導体多結晶層上に形成され、かつ燐を不純
物として拡散してなる第２の半導体多結晶層と、 前記第１の半導体多結晶層と第２の半導体多結晶層との
間に於ける前記電極用開口上部に設けられると共に前記
第２の半導体多結晶層から前記第１の半導体多結晶層へ
の不純物の拡散を防止可能な酸化膜とを有することを特
徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4200224A JPH0621479A (ja) | 1992-07-02 | 1992-07-02 | 半導体装置の製造方法及び半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4200224A JPH0621479A (ja) | 1992-07-02 | 1992-07-02 | 半導体装置の製造方法及び半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0621479A true JPH0621479A (ja) | 1994-01-28 |
Family
ID=16420877
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4200224A Withdrawn JPH0621479A (ja) | 1992-07-02 | 1992-07-02 | 半導体装置の製造方法及び半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0621479A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5831933A (en) * | 1993-05-14 | 1998-11-03 | Fujitsu Limited | Programmable semiconductor memory device |
| US6026052A (en) * | 1994-05-03 | 2000-02-15 | Fujitsu Limited | Programmable semiconductor memory device |
| US6589885B2 (en) | 1999-03-12 | 2003-07-08 | Oki Electric Industry Co., Ltd. | Semiconductor device and method in which contact hole is filled with silicon having low impurity concentration |
-
1992
- 1992-07-02 JP JP4200224A patent/JPH0621479A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5831933A (en) * | 1993-05-14 | 1998-11-03 | Fujitsu Limited | Programmable semiconductor memory device |
| US6262924B1 (en) | 1993-05-14 | 2001-07-17 | Fujitsu Limited | Programmable semiconductor memory device |
| US6026052A (en) * | 1994-05-03 | 2000-02-15 | Fujitsu Limited | Programmable semiconductor memory device |
| US6589885B2 (en) | 1999-03-12 | 2003-07-08 | Oki Electric Industry Co., Ltd. | Semiconductor device and method in which contact hole is filled with silicon having low impurity concentration |
| US7052955B2 (en) | 1999-03-12 | 2006-05-30 | Oki Electric Industry Co., Ltd. | Semiconductor memory device and manufacturing method thereof |
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