JPS60241249A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS60241249A JPS60241249A JP59099184A JP9918484A JPS60241249A JP S60241249 A JPS60241249 A JP S60241249A JP 59099184 A JP59099184 A JP 59099184A JP 9918484 A JP9918484 A JP 9918484A JP S60241249 A JPS60241249 A JP S60241249A
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- JP
- Japan
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- layer
- impurity
- diffusion
- buried
- hole
- Prior art date
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- Pending
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/74—Making of localized buried regions, e.g. buried collector layers, internal connections substrate contacts
- H01L21/743—Making of internal connections, substrate contacts
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- Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、半導体装置、特にＭＯ８ｍメモリ装置に使
用するＭＯ８型キャパシタに関するものである。
用するＭＯ８型キャパシタに関するものである。
従来、この種の装置として第１図（ａ）〜（ｄ）に示す
ものがあった。第１図において、１はシリコン等の半導
体基板、２は埋込み拡散層、３はエピタキシャル成長層
、４は酸化膜等の拡散マスク層、５は拡散層、６はゲー
ト誘電体層、７はフィールド酸化膜、８はゲート電極層
である。
ものがあった。第１図において、１はシリコン等の半導
体基板、２は埋込み拡散層、３はエピタキシャル成長層
、４は酸化膜等の拡散マスク層、５は拡散層、６はゲー
ト誘電体層、７はフィールド酸化膜、８はゲート電極層
である。
次に従来のＭＯ８型キャパシタの構造について説明する
。第１図（ａ）のように半導体基板１に所定の形状で埋
込み拡散層２を形成した後、エピタキシャル成長層３を
形成する。次いで、第１図（ｂ）のように通常のプレー
ナ拡散技術に従って、例えばシリコン酸化膜等の拡散マ
スク層４を形成してその一部に拡散の窓となる開口部を
開ける。そして、第１図（Ｃ）のようにこの開口部から
不純物（半導体基板１がｐ型の時はｐ型のリンやヒ素、
牛導体基板１がｐ型の時はｐ型のホウ素）を少なくとも
その拡散Ｉ？４５の先端が埋込み拡散層２に到達する以
上の深さまで熱拡散する。しかる後、拡散マスクＪｆ＆
４をエツチング除去してから通常のＭＯＳプロセスに従
って、第１図（ｄ）のようにフィールド酸化膜１．ゲー
ト銹屯体ノー６を形成した後、ケート市＃層８を形成す
ると、ＭＯ８型キャパシタが形成できる。このＭＯ８型
キャパシタの容量は、主としてエピタキシャル成長層３
とゲート電極層８の間のＭＯ８容量と、埋込み拡散層２
と半心体基板１０間の接合容量の和圧なることはいうま
でもな（・。
。第１図（ａ）のように半導体基板１に所定の形状で埋
込み拡散層２を形成した後、エピタキシャル成長層３を
形成する。次いで、第１図（ｂ）のように通常のプレー
ナ拡散技術に従って、例えばシリコン酸化膜等の拡散マ
スク層４を形成してその一部に拡散の窓となる開口部を
開ける。そして、第１図（Ｃ）のようにこの開口部から
不純物（半導体基板１がｐ型の時はｐ型のリンやヒ素、
牛導体基板１がｐ型の時はｐ型のホウ素）を少なくとも
その拡散Ｉ？４５の先端が埋込み拡散層２に到達する以
上の深さまで熱拡散する。しかる後、拡散マスクＪｆ＆
４をエツチング除去してから通常のＭＯＳプロセスに従
って、第１図（ｄ）のようにフィールド酸化膜１．ゲー
ト銹屯体ノー６を形成した後、ケート市＃層８を形成す
ると、ＭＯ８型キャパシタが形成できる。このＭＯ８型
キャパシタの容量は、主としてエピタキシャル成長層３
とゲート電極層８の間のＭＯ８容量と、埋込み拡散層２
と半心体基板１０間の接合容量の和圧なることはいうま
でもな（・。
上記のように従来のＭＯ８型キャパシタは拡散１＋４５
でＭＵＳｍキャパシタと埋込み拡散層２を接続するよう
に構成されているので、通常５〜１０μｍあるエピタキ
シャル成長層３の底まで拡散させるには非常に長時開裂
する上に、拡散層５が横方向にもエピタキシャル成長層
３の厚みの２倍以上に拡がってしまうため、パターンサ
イズの小さな旨集積ＭＯＳメモリには使えないという致
命的な欠点があった。
でＭＵＳｍキャパシタと埋込み拡散層２を接続するよう
に構成されているので、通常５〜１０μｍあるエピタキ
シャル成長層３の底まで拡散させるには非常に長時開裂
する上に、拡散層５が横方向にもエピタキシャル成長層
３の厚みの２倍以上に拡がってしまうため、パターンサ
イズの小さな旨集積ＭＯＳメモリには使えないという致
命的な欠点があった。
この発明は、上記のような従来のものの欠点を除去する
ためになされたもので、拡散に先立って予めエピタキシ
ャル成長層の表面から埋込み拡散層に到達する程度の穴
をエツチングによって開けておき、この穴を介して拡散
することによって、短時間でしかも小さな占有面積で埋
込み拡散層と表面ＭＯ８型キャパシタを接続した半導体
装置を提供することを目的としている。以下この発明の
一実施例を図面九ついて或明する。
ためになされたもので、拡散に先立って予めエピタキシ
ャル成長層の表面から埋込み拡散層に到達する程度の穴
をエツチングによって開けておき、この穴を介して拡散
することによって、短時間でしかも小さな占有面積で埋
込み拡散層と表面ＭＯ８型キャパシタを接続した半導体
装置を提供することを目的としている。以下この発明の
一実施例を図面九ついて或明する。
第２図（ａ）〜（ｅ）はこの発明の一実施例を説明する
ための製造工程の断面図で、９は予め形成されたエツチ
ング穴、１０は不純物を混入させたポリシリコンあるい
はＳｉｎ、やＳｉ３Ｎ、の層（以下不純物混入層という
）、５Ａはこの不純物混入層１０から拡散された不純物
拡散層である。
ための製造工程の断面図で、９は予め形成されたエツチ
ング穴、１０は不純物を混入させたポリシリコンあるい
はＳｉｎ、やＳｉ３Ｎ、の層（以下不純物混入層という
）、５Ａはこの不純物混入層１０から拡散された不純物
拡散層である。
この発明の装置は、例えば以下のようにして作ることが
できる。第２図（ａ）は、第１図（ｂ）とほぼ同様で、
埋込み拡散層２の上部に拡散の窓となる開口部を持つ拡
散マスク層４が形成されたところである。次にこの開口
部から、異方性プラズマエツチング（Ｃ２Ｃ１２Ｆ４や
ＣＣＩ、ガスを用いて行うことができる）で第２図（ｂ
）のように埋込み拡散層２に到達する程度にエツチング
穴９を開ける。
できる。第２図（ａ）は、第１図（ｂ）とほぼ同様で、
埋込み拡散層２の上部に拡散の窓となる開口部を持つ拡
散マスク層４が形成されたところである。次にこの開口
部から、異方性プラズマエツチング（Ｃ２Ｃ１２Ｆ４や
ＣＣＩ、ガスを用いて行うことができる）で第２図（ｂ
）のように埋込み拡散層２に到達する程度にエツチング
穴９を開ける。
次に第２図（Ｃ）のように、過当な不純物（不純物のＪ
Ｔ市型は埋込み拡散層２と同じ）を含有した不純物混入
層１０を、例えばＣＶ Ｄ （Ｃｈｅｍｉｃａｌ Ｖａ
ｐｏｒＤｅｐｏｓｉｔｉｏｎ ）法によって形成し、加
熱処理を加えると、不純物混入層１０の不純物はエピタ
キシャル成長層３内にも拡散してエツチング穴９０局面
に不純物拡散ＪＨ５Ａが形成される。次いで、表面の不
純物混入層１０を全面的に適当量エツチングし、拡散マ
スク層４もエツチング除去すれば、第２図（ｄ）のよう
な構造が容易に得られる。その後、例えば熱酸化法によ
ってゲート誘電体層６を形成し、従来法と同様にゲート
電極層８を形成すると、第２図（ｅ）のようにＭＯ８型
キャパシタができ上る。
Ｔ市型は埋込み拡散層２と同じ）を含有した不純物混入
層１０を、例えばＣＶ Ｄ （Ｃｈｅｍｉｃａｌ Ｖａ
ｐｏｒＤｅｐｏｓｉｔｉｏｎ ）法によって形成し、加
熱処理を加えると、不純物混入層１０の不純物はエピタ
キシャル成長層３内にも拡散してエツチング穴９０局面
に不純物拡散ＪＨ５Ａが形成される。次いで、表面の不
純物混入層１０を全面的に適当量エツチングし、拡散マ
スク層４もエツチング除去すれば、第２図（ｄ）のよう
な構造が容易に得られる。その後、例えば熱酸化法によ
ってゲート誘電体層６を形成し、従来法と同様にゲート
電極層８を形成すると、第２図（ｅ）のようにＭＯ８型
キャパシタができ上る。
この発明によるＭＯ８型キャパシタでは、不純物拡散層
５Ａを介して上部のＭＯ８構造と、内部の埋込み拡散Ｎ
２が電気的に接続されるため、基本的な動作は従来法と
全く同じになるが、この発明ではエツチングによって拡
散用の穴を開けるので、従来のような長時間拡散は不要
な上に、現在のリソグラフィ技術を用いただけでも占有
面積２μｍφ以下で５μｍ以上の深さの埋込み拡散層２
との接続が可能で、１Ｍｂｉｔクラス以上の大規模ＭＯ
Ｓメモリにも容易に適用可能である。
５Ａを介して上部のＭＯ８構造と、内部の埋込み拡散Ｎ
２が電気的に接続されるため、基本的な動作は従来法と
全く同じになるが、この発明ではエツチングによって拡
散用の穴を開けるので、従来のような長時間拡散は不要
な上に、現在のリソグラフィ技術を用いただけでも占有
面積２μｍφ以下で５μｍ以上の深さの埋込み拡散層２
との接続が可能で、１Ｍｂｉｔクラス以上の大規模ＭＯ
Ｓメモリにも容易に適用可能である。
なお、上記実施例では不純物拡散Ｊｉ ５ Ａを不純物
混入ｒｆ４１Ｇの中に含有させた不純物の固体拡散を利
用して形成する場合について述べたが、第２図（ｂ）の
エツチング穴９を開けた後に、まず気相拡散によってエ
ツチング穴９０周面に不純物拡散を行って不純物拡散層
５Ａを形成しても全く同じ効果が得られることはいうま
でもない。さらに１そのようにエツチング穴９を開けた
後に不純物拡散層５への形成を終えた場合には、第３図
の−ように不純物混入層１０による穴埋めの前にゲート
銹電体層６を形成してエツチング穴９の側面部罠もＭＯ
８構造を形成しても、上記実施例と同様の効果を奏する
。
混入ｒｆ４１Ｇの中に含有させた不純物の固体拡散を利
用して形成する場合について述べたが、第２図（ｂ）の
エツチング穴９を開けた後に、まず気相拡散によってエ
ツチング穴９０周面に不純物拡散を行って不純物拡散層
５Ａを形成しても全く同じ効果が得られることはいうま
でもない。さらに１そのようにエツチング穴９を開けた
後に不純物拡散層５への形成を終えた場合には、第３図
の−ように不純物混入層１０による穴埋めの前にゲート
銹電体層６を形成してエツチング穴９の側面部罠もＭＯ
８構造を形成しても、上記実施例と同様の効果を奏する
。
〔発明の効果Ｊ
以上説明したよ５［、この発明は表面ＭＯ８構造と埋込
み拡散層の連絡をエピタキシャル成長）脅へのエツチン
グ穴形成後に行うようにしたので、短時間で、かつ占有
面積の小さな高８員ＭＯ８型キャパシタが構成できると
いう効果がある。
み拡散層の連絡をエピタキシャル成長）脅へのエツチン
グ穴形成後に行うようにしたので、短時間で、かつ占有
面積の小さな高８員ＭＯ８型キャパシタが構成できると
いう効果がある。
４４、図面の簡単な説明
第１図（ａ）〜（ｄ）は従来の半導体装置を説明するた
めの製造工程を示す断面図、第２図（ａ）〜（ｅ）はこ
の発明の一実施例による半導体装置を説明するための製
造工程を示す断面図、第３図はこの発明の他の実施例を
示す半導体装置の断面図である。
めの製造工程を示す断面図、第２図（ａ）〜（ｅ）はこ
の発明の一実施例による半導体装置を説明するための製
造工程を示す断面図、第３図はこの発明の他の実施例を
示す半導体装置の断面図である。
図中、１は半導体基板、２は埋込み拡散層、３はエピタ
キシャル成長層、５Ａは不純物拡散層、６はゲート誘虫
体層、８はゲート屯検層、９はエツチング穴、１０は不
純物混入層である。
キシャル成長層、５Ａは不純物拡散層、６はゲート誘虫
体層、８はゲート屯検層、９はエツチング穴、１０は不
純物混入層である。
なお、図中の同一符号は同一または相当部分を示すＯ
代理人 大岩増雄 （外２名ン
第１図
（ａ）
（ｂ）
第１図
（ｃ）
ら
（ｄ）
第２図
（ａ）
（ｂ）
第２図
（ｃ）
０
（ｃｌ）
０
第２図
（ｅ）
第３図
Claims (1)
- 半導体基板上に埋込み拡散層と、エピタキシャル成長層
を備えたＭＯ８型キャパシタにおいて、前記エピタキシ
ャル成長層に前記埋込み拡散層に届くエツチング穴を開
けた後、このエンチング穴の周面罠不純物拡散層を形成
して前記埋込み拡散ノーと接続せしめ、前記不純物拡散
層上に直接またはゲート誘電体層を介して不純物混入層
を形成しＭＯ８型キャパシタを構成したことを特徴とす
る半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59099184A JPS60241249A (ja) | 1984-05-15 | 1984-05-15 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59099184A JPS60241249A (ja) | 1984-05-15 | 1984-05-15 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60241249A true JPS60241249A (ja) | 1985-11-30 |
Family
ID=14240561
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59099184A Pending JPS60241249A (ja) | 1984-05-15 | 1984-05-15 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60241249A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62282457A (ja) * | 1986-03-19 | 1987-12-08 | テキサス インスツルメンツ インコ−ポレイテツド | 溝型コンデンサーを有する集積回路 |
-
1984
- 1984-05-15 JP JP59099184A patent/JPS60241249A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62282457A (ja) * | 1986-03-19 | 1987-12-08 | テキサス インスツルメンツ インコ−ポレイテツド | 溝型コンデンサーを有する集積回路 |
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