JPH02256242A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は半導体装置およびその製造方法に関するもので
ある。

（従来の技術） 従来、微細ＭＯ５）ランジスタまたはバイポーラトラン
ジスタにおいては、ソース・ドレインまたはベース電極
を引き出す第１の導電膜にスリットを開口し、このスリ
ットに第２の導電膜を堆積することによりゲートまたは
エミッタを形成することが行われている。このような微
細ＭＯＳトランジスタの断面を第１１図にバイポーラト
ランジスタの断面を第１２図に示す。これらのトランジ
スタの特徴は次の通りである。

■）　ソース・ドレインまたはベース拡散層から電極を
とりだすために高濃度に不純物をトープした多結晶シリ
コンまたは高融点金属からなる第１の導電膜１において
いったん電極をとりだし、素子間分離用絶縁膜２の上で
金属膜３と接続する接続孔４を第１の導電膜１の膜上に
形成する。多くの場合、第１の導電膜１にあらかじめド
ープした不純物を基板５へ拡散することによりＭＯ５Ｉ
−ランジスタの場合はソース・ドレイン拡散層６を、バ
イポーラトランジスタの場合は外部ベース拡散層６ａを
形成する。このためソース・ドレイン拡散層６、外部ベ
ース拡散層６ａに直接接続孔４をもうける通常の場合よ
りもこれら拡散層の面積が小さくなり、面積に依存する
接合容量が小さくできる。

２）ゲート７またはエミッタ７ａは第１の導電膜１に形
成されたスリットに絶縁膜により側壁８を形成した後、
導電膜を堆積し、通常のマスク合せによりバターニング
して形成する。このため、正味のゲート長またはエミツ
タ幅はスリット開口部よりせまくなり、その分素子の高
速化に寄与する。

ＭＯＳであるかバイポーラであるかはゲート絶縁膜９が
存在するかしないかといったちがいだけであり、トラン
ジスタとしての動作は全くことなるが、素子の構造上あ
るいは形成方法上の差は小さい。

（発明が解決しようとする課題） このような従来の半導体装置においては、マクス合せに
よりゲート７またはエミッタ電極７ａを形成するために
合せマージンが必要となる。このため第１の導電膜１上
に第２の導電膜７（または７ａ）が必ず重なる領域Ａが
生じ、ＭＯＳトランジスタの場合はゲートとドレイン間
の容量が、バイポーラトランジスタの場合はエミッタと
ベース間の容量が他の１１４造のものに比べて大きくな
り、前述の１）および２）項に述べた利点が十分に生か
しきれないという問題があった。

本発明は上記問題点を考慮してなされたものであって、
ＭＯ５Ｉ−ランジスタの場合はゲートとドレイン間の容
量を、バイポーラトランジスタの場合はエミッタとベー
ス間の容量を低下させることのできる半導体装置および
その製造方法を提供することを目的とする。

〔発明の構成〕

（課題を解決するための手段） 本発明による半導体装置は、半導体基板表面に素子分離
用絶縁膜で囲まれた活性領域を形成し、この活性領域上
に素子分離用絶縁膜と重なり合う領域を有するように第
１の導電膜を形成し、更に活性領域の所定領域に対応す
る第１の導電膜の部分領域にスリットを形成し、このス
リットの第１の導電膜の側壁に絶縁膜を形成し、この絶
縁膜によって第１の導電膜と絶縁されるようにスリット
に第２の導電膜を埋設したことを特徴とする。

また本発明による半導体装置の製造方法は、素子分離用
絶縁膜で囲まれた半導体基板表面の活性領域上に素子分
離用絶縁膜と重なり合う領域を有するように第１の導電
膜および第１の絶縁膜を順次積層し、活性領域の所定領
域に対応する第１の導電膜および第１の絶縁膜の部分領
域にスリットを形成する工程と、スリットの第１の導電
膜の側壁に第２の絶縁膜を形成する工程と、第２の絶縁
膜によって第１の導電膜と絶縁されるように第２の絶縁
膜によって狭められたスリットの幅以上の厚さを有する
第２の導電膜をスリットに埋設する工程とを備えている
ことを特徴とする。

（作　用） このように構成された本発明の半導体装置によれば、ス
リットの第１の導電膜の側壁に絶縁膜が形成される。そ
してこの絶縁膜によって第１の導電膜と絶縁されるよう
にスリットに第２の導電膜が埋設されたことにより第１
の導電膜と第２の導電膜との間には重なる領域が生じな
いことになる。

これにより、ＭＯＳトランジスタの場合はゲートとドレ
イン間の容量を、バイポーラトランジスタの場合はエミ
ッタとベース間の容量を低下させることができる。

また、上述のように構成された本発明による半導体装置
の製造方法によれば、スリットの第１の導電膜の側壁に
第２の絶縁膜か形成される。そしてこの第２の絶縁膜に
よって第１の導電膜と絶縁されるように、第２の絶縁膜
によって狭められたスリットの幅以上の厚さを有する第
２の導電膜がスリットに埋設されたことにより第１の導
電膜と第２の導電膜との間には重なる領域が生じない。

これにより、本発明は製造方法によって製造される半導
体装置がＭＯＳトランジスタの場合はゲトとドレイン間
の容量を、バイポーラトランジスタの場合はエミッタと
ベース間の容量を低下させることかできる。

（実施例） 本発明による半導体装置の製造方法の実施例をＮＰＮ）
ランジスタを例にとって説明する。第１図に本発明によ
る半導体装置の製造方法の第１の実施例を示す。第１図
（ａ）において、半導体基板（以下、単に基板ともいう
）１０の表面に素子分離用絶縁膜１１により囲まれたＮ
層 １０ｂおよびＮ＋層１０ｃからなる活性領域１０ａを形
成する。その後、Ｐ型不純物が高濃度に添加された第１
の導電膜（以下、単に導電膜という）１２、および絶縁
膜１２ａを順次堆積する。そしてバターニングすること
によりこの堆積された導電膜１２および絶縁膜１２ａの
、活性領域１０ａ上の所定領域（後述のＰ型内部ベース
拡散層領域１３ａ）に対応する部分を除去してスリット
２０を形成する（第１図（ａ）参照）。

次に、基板１０を加熱することにより導電膜１２から基
板１０にＰ型不純物を拡散させてＮ領域１０ｂに外部ベ
ース拡散層領域１３を形成するとともに、イオン注入す
ることによりＰ型内部ベース拡散層領域１３ａをスリッ
ト２０に対応するＮ領域１０ｂ上に形成する（第１図（
ｂ）参照）。

その後、堆積された導電膜１２および絶縁膜１２ａの表
面に絶縁膜１４を均一な膜厚て堆積し、この絶縁膜１４
に異方性エツチングを行って導電膜１２の側壁に絶縁膜
１４を残す（第１図（ｂ）参照）。

次に第２の導電膜（以下、単に導電膜という）１５を堆
積する（第１図（ｃ）参照）。この時、導電膜１５の堆
積方法としては細いスリット２０を均一に埋めることの
できるＬＰＣＶＤ法を用いる方が望ましい。また、導電
膜１５の膜厚Ｔには注意が必要であり、スリット２０の
上部で導電膜１５の表面がほぼ平坦となるようにするこ
とが望ましく、このため膜厚Ｔをスリット２０の幅Ｗ以
上にすべきである。これにより、導電膜１５のスリット
２０における膜厚は、それ以外の部分の膜厚に比べて厚
くなる（第１図（ｃ）参照）。

次に導電膜１５を異方性エツチングによりエッチバック
し、スリット２０の部分にのみ導電膜１５が残るように
する（第１図（ｄ）参照）。

以上説明したように本実施例によれば導電膜１２と導電
膜１５の重なる領域は生じず、これによりエミッタとベ
ース間の容量を従来のものに比べて小さくすることがで
きる。

なお上記実施例において、導電膜１５に対して高濃度の
Ｎ型不純物を添加するのは導電膜１５の堆積時、もしく
は堆積後、またはエッチバック後のどの工程でも良い。

また、外部ベース拡散層１３の形成工程は、第１図（ｄ
）に示す工程、すなわち導電膜１５をエッチバックする
工程が終了した後に行うこともできる。更に内部ベース
拡散層領域１３ａは導電膜１２の堆積前に活性領域に形
成しておくこともできる。なお、第１図には示していな
いがエミッタ拡散層領域は導電膜１５の堆積後、または
エッチバック後に導電膜１５から基板１０へＮ型不純物
を拡散することによっても形成可能であるし、導電膜１
５の堆積前にイオン注入を行うことによっても形成可能
である。また導電膜１５の表面に選択的に高融点金属と
シリコンの化合物を張り付けることは容易であり、これ
により導電膜１５のシート抵抗を下げることができる。

なおＭＯＳを作るには、導電膜１５の堆積前にスリット
２０の底部にゲート絶縁膜を形成する必要があるが、こ
れは容易に行うことができる。またＭＯＳの場合には、
内部ベース拡散層領域１３ａは形成されず、同じ位置に
チャネル不純物領域が形成されるという違いがあるだけ
である。

第２図に本発明による半導体装置の製造方法のメ２の実
施例を示す。第２図（ａ）において、基板１０の表面に
素子分離用絶縁膜１１により囲まれた８層１０ｂおよび
Ｎ＋層１０ｃからなる活性領域１０ａを形成する。その
後、Ｐ型不純物が高濃度に添加された導電膜１２、およ
び絶縁膜１２ａ、ならびにＮ型不純物拡散源膜１６を順
次堆積する。そしてパターニングすることによりこの堆
積された導電膜１２および絶縁膜１２ａならびにＮ型不
純物拡散源膜１６の、活性領域１０ａ上の所定領域（後
述のＰ型内部ベース拡散層領域１３ａ）に対応する部分
を除去してスリブ）２０を形成する（第２図（ａ）参照
）。

次に基板１０を加熱することにより導電膜１２から基板
１０にＰ型不純物を拡散させてＮ領域１０ｂに外部ベー
ス拡散層１３を形成するとともに、イオン注入すること
によりＰ型内部ベース拡散層領域１３ａをスリット２０
に対応するＮ領域１０ｂ上に形成する（第２図（ｂ）参
照）。その後、堆積された導電膜１２および絶縁膜１２
ａならびにＮ型不純物拡散源膜１６の表面に絶縁膜１４
を均一な膜厚で堆積し、この絶縁膜１４に異方性エツチ
ングを行って導電膜１２の側壁に絶縁膜１４を残す（第
１図（ｂ）参照）。

次に導電膜１５を堆積し、加熱することによりＮ型不純
物拡散源膜１６から導電膜１５にＮ型不純物を拡散し、
導電膜１５中にＮ型の不純物を高濃度化した領域１．５
ａを形成する（第２図（ｃ）参照）。導電膜１５は堆積
時には低濃度の不純物が添加されているか、またはＰ型
である。したがって導電膜１２上のパターンでは膜１５
ａのみが高濃度の電子を有する。このため、反応性イオ
ンエツチング等のエツチングを行うことにより導電７１
２上のＨ１５ａのみを選択的に除去することが可能とな
る。この後、スリット２０以外の領域を適当なマスクを
用いてエツチングする（第２図（ｄ）参照）。すると導
電膜１２と導電膜１５との重なり部分は生じないことに
なる。これにより第１の発明の第１の実施例と同様の効
果を得ることができる。

第３図に本発明による半導体装置の製造方法の第３の実
施例を示す。この実施例の第３図（ａ）〜第３図（ｃ）
に示す製造工程は第１の実施例の第１図（ａ）〜第１図
（Ｃ）に示す製造工程と同一のため説明を省略する。第
３図（Ｃ）に示す工程が終了した後、表面から絶縁膜１
２ａまでの導電膜１５を酸化して酸化膜１５ｂを得る（
第３図（ｄ）参照）。次に酸化膜１５ｂをエツチング除
去することにより第３図（ｅ）に示す半導体装置を得る
。なお、絶縁膜１２ａは耐酸化性の膜であることか望ま
しい。この実施例の方法はスリット２０の幅が狭い場合
（例えば０．５μｍ以下）に特に有効である。

以上説明したように、本実施例も第１の実施例と同様の
効果を得ることができる。

以上３つの実施例すべてに共通して注意すべき点は、Ｍ
ＯＳを製造する場合には拡散層１３は、その基板表面と
の接合部がスリットの端部にあるか（第４図（ａ）参照
）、またはスリット内側にある（第４図（ｂ）参照）必
要がある。これはゲート１５により形成される表面反転
層がソース拡散層と接続していないと、非常に大きな直
列抵抗がはいり、トランジスタ動作が不良となるためで
ある。これに対し、バイポーラでは拡散層１３はスリッ
ト端部より外側になるようにする（第４図（Ｃ）参照）
。これは導電膜１５直下にエミッタ拡散層が形成される
ために、エミッタ拡散層と拡散層１３が接触してエミッ
ターベース接合耐圧を劣化させるのを防止するためであ
る。

第５図に本発明による半導体装置の第１の実施例を示す
。この実施例の半導体装置はバイポーラトランジスタで
ある。第５図において、高濃度のＰ型不純物をドープさ
れた多結晶シリコン、または高融点金属とシリコンの化
合物もしくはこれらの積層構造からなる第１導電膜（以
下、単に導電膜という）１は、素子分離用絶縁膜２の上
に一部重なり、多くの場合素子分離用絶縁膜２の上で金
属膜３とコンタクト孔４により接続する。また導電膜１
は基板５と活性領域で一部接続されるとともに、活性領
域中にスリットをもつ。導電膜１が基板５と接続する領
域にＰ型外部ベース拡散層６ａがある。上記活性領域中
の導電膜１のスリットは、高濃度に不純物をドープされ
た多結晶シリコン、または高融点金属とシリコンの化合
物、もしくはこれらの積層構造からなる第２導電膜（以
下、単に導電膜という）７ａがあり、この導電膜７ａの
主たる側面と導電膜１の主たる側面は絶縁膜８により電
気的に絶縁される。導電膜７ａの下部と導電膜１の表面
との間には重なりあう部位は存在しない。そして導電膜
７ａは基板５と電気的に接続される（第５図参照）。導
電膜７ａの不純物の導電型は、第５図に示されるバイポ
ーラの形成を意図する場合には導電膜の導電型１と逆に
する必要があり、この例ではＮ型となる。

以上説明したように本実施例によれば導電膜１と導電膜
７ａとは重なり合う領域が生じず、これによりエミッタ
とベース間の容量を従来のものに比べて小さくすること
ができる。

第６図に本発明による半導体装置の第２の実施例を示す
。この実施例の半導体装置はＭＯＳ）ランジスタである
。第６図において、高濃度のＰ型不純物をドープされた
多結晶シリコン、または高融点金属とシリコンの化合物
もしくはこれらの積層構造からなる導電膜１は、素子分
離用絶縁膜２の上に一部重なり、多くの場合素子分離用
絶縁膜２の上で金属膜３とコンタクト孔４により接続す
る。また導電膜１は基板５と活性領域で一部接続される
とともに、活性領域中にスリットをもつ。

導電膜１が基板５と接続する領域にＰ型ソース・ドレイ
ン層６がある。上記活性領域中の導電膜１のスリットに
は、高濃度に不純物をドープされた多結晶シリコン、ま
たは高融点金属とシリコンの化合物、もしくはこれらの
積層構造からなる導電膜７があり、この導電膜７の主た
る側面と導電膜１の主たる側面は絶縁膜８により電気的
に絶縁される。導電膜７の下部と導電膜１の表面との間
には重なりあう部位は存在しない。導電膜７と基板５の
間にはゲート絶縁膜９をもうける（第６図）。

導電膜７の不純物の導電型は、第６図に示されるＭＯＳ
の形成を意図する場合にはＮ型、Ｐ型どちらでも良い。

以上説明したように本実施例によれば導電膜ｌと導電膜
７とは重なり合う領域が生じず、これによりゲートとド
レイン間の容量を従来のものに比べて小さくすることが
できる。

第６図に示す第２の実施例の変形例を第７図および第８
図に示す。第７図に示す半導体装置は導電膜７の表面が
導電膜１の表面より突出した場合のＭＯＳトランジスタ
であり、第８図に示す半導体装置は導電膜７の表面が導
電膜１の表面よりもへこんだ場合のＭＯＳ）ランジスタ
である。

なお、以上説明した半導体装置の導電膜１、基板５の表
面、拡散層６（または６ａ）、および導電膜７（または
７ａ）の導電型の組合せは下記の表のようになる。

第９図および第１０図にパターン設計の例を示す。ＭＯ
Ｓの場合を第９図に、バイポーラの場合を第１Ｏ図に示
す。ＭＯＳの場合はソースとドレイン電極を分離するた
め導電膜１のスリットの端はひらいており、バイポーラ
の場合はとじていても開いていても良いがここではとじ
ている例を示す。ＭＯＳの場合スリットが端で開いてい
るため、スリットの端では導電膜７は第９図中破線で示
すように、でき上り状態では内側へ後退する。このため
、ＭＯＳでは導電膜７のはじが素子分離用絶縁膜２とオ
ーバーラツプするように、素子分離用絶縁膜２と導電膜
１のオーバーラツプの長さ（Ｂ）を適切にえらぶべきで
ある。通常スリットの幅と同じ位、導電膜１を素子分離
用絶縁膜２の上へかさね合せる。

〔発明の効果〕

本発明によれば、ＭＯＳの場合はゲートとドレイン間の
容量を、バイポーラの場合はエミッタとベース間の容量
を従来のものに比べて小さくすることができる。

【図面の簡単な説明】

第１図は本発明による半導体装置の製造方法の第１の実
施例の製造工程断面図、第２図は本発明による半導体装
置の製造方法の第２の実施例の製造工程断面図、第３図
は本発明による半導体装置の製造方法の第３の実施例の
製造工程断面図、第４図は本発明による半導体装置の製
造において注意すべき点を説明する断面図、第５図は本
発明による半導体装置の第１の実施例を示す断面図、第
６図は本発明による半導体装置の第２の実施例を示す断
面図、第７図および第８図は第６図に示す第２の実施例
の変形例を示す断面図、第９図および第１０図は本発明
による半導体装置の平面図、第１１図および第１２図は
従来の半導体装置の断面図であ。 １．１２・・・導電膜、２，１１・・・素子分離用絶縁
膜、３・・・金属膜、４・・・接続孔、５．１０・・・
基板、６・・・ソース・ドレイン拡散層、６ａ・・・外
部ベース拡散層、７，１５・・・導電膜、８，１２ａ、
１４・・・絶縁膜、１３・・外部ベース拡散層、１３ａ
・・・内部ベース拡散層、１５ａ・・・不純物を高濃度
化した導電膜１５の領域、１６・・・Ｎ型不純物拡散源
膜。 出願人代理人　　佐　　藤　　−稚 気１　図 （ｂ） （Ｃ） 為４ 図 為９図 為１ 図 為１０図 為１２図

Claims (1)

1. 【特許請求の範囲】 １、半導体基板表面に素子分離用絶縁膜で囲まれた活性
   領域を形成し、この活性領域上に前記素子分離用絶縁膜
   と重なり合う領域を有するように第１の導電膜を形成し
   、更に前記活性領域の所定領域に対応する第１の導電膜
   の部分領域にスリットを形成し、このスリットの前記第
   １の導電膜の側壁に絶縁膜を形成し、この絶縁膜によっ
   て前記第１の導電膜と絶縁されるように前記スリットに
   第２の導電膜を埋設したことを特徴とする半導体装置。 ２、前記第２の導電膜は前記半導体基板の活性領域に接
   続される接続部を有し、この接続部に対応する活性領域
   の部分にエミッタと呼ばれる第１の拡散層が形成され、
   前記活性領域の他の部分に前記第１の拡散層を包み込む
   ように前記第１の拡散層と逆の導電型を有するベースと
   呼ばれる第２の拡散層が形成され、この第２の拡散層は
   前記第１の導電膜と接続され、第２の拡散層直下の半導
   体基板領域をコレクタとし、第１の導電膜および第２の
   導電膜をそれぞれベース電極およびエミッタ電極とする
   ことを特徴とする請求項１記載の半導体装置。 ３、前記第２の導電膜と半導体基板表面との間にはゲー
   ト絶縁膜と呼ばれる絶縁膜が設けられ、前記第１の導電
   膜の半導体基板との接続部には半導体基板とは逆の導電
   型を有するソースまたはドレインと呼ばれる第３の拡散
   層が設けられ、この第３の拡散層の半導体基板表面にお
   ける半導体基板との境界位置はスリットの第１の導電膜
   の側壁に形成された絶縁膜の位置よりもスリットの内側
   にあるか、または少なくとも同一の位置にあり、前記第
   ２の導電膜をゲート電極とし、前記第１の導電膜をソー
   スまたはドレイン電極とすることを特徴とする請求項１
   記載の半導体装置。 ４、素子分離用絶縁膜で囲まれた半導体基板表面の活性
   領域上に前記素子分離用絶縁膜と重なり合う領域を有す
   るように第１の導電膜および第１の絶縁膜を順次積層し
   、前記活性領域の所定領域に対応する第１の導電膜およ
   び第１の絶縁膜の部分領域にスリットを形成する工程と
   、前記スリットの前記第１の導電膜の側壁に第２の絶縁
   膜を形成する工程と、第２の絶縁膜によって前記第１の
   導電膜と絶縁されるように前記第２の絶縁膜によって狭
   められたスリットの幅以上の厚さを有する第２の導電膜
   を前記スリットに埋設する工程とを備えていることを特
   徴とする半導体装置の製造方法。