JP2715448B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置の製造方法、特にそのベース電極
取り出し領域となるいわゆるグラフトベース領域とエミ
ッタ領域とを不純物含有半導体層例えば不純物が導入さ
れた多結晶シリコンよりの不純物の拡散によって形成
し、各半導体層をベース電極およびエミッタ電極とする
ようにしたいわゆるダブルポリシリコン型のトランジス
タに適用して好適な半導体装置の製造方法に係わる。
取り出し領域となるいわゆるグラフトベース領域とエミ
ッタ領域とを不純物含有半導体層例えば不純物が導入さ
れた多結晶シリコンよりの不純物の拡散によって形成
し、各半導体層をベース電極およびエミッタ電極とする
ようにしたいわゆるダブルポリシリコン型のトランジス
タに適用して好適な半導体装置の製造方法に係わる。
本発明は、バイポーラトランジスタのベース電極ある
いはエミッタ電極を構成する半導体層により一方の電極
を形成し、バイポーラトランジスタを形成して後に上記
一方の電極上に絶縁層を介して他方の電極を形成するこ
とによって静電容量Ｃを構成し、製造工程数の増加を来
すことなく、特性の均一安定性に優れ、信頼性の高い半
導体装置を得ることができるようにする。
いはエミッタ電極を構成する半導体層により一方の電極
を形成し、バイポーラトランジスタを形成して後に上記
一方の電極上に絶縁層を介して他方の電極を形成するこ
とによって静電容量Ｃを構成し、製造工程数の増加を来
すことなく、特性の均一安定性に優れ、信頼性の高い半
導体装置を得ることができるようにする。
昨今、それぞれベース取り出し電極およびエミッタ取
り出し電極となる第１および第２の半導体層例えば多結
晶シリコン層からの半導体基板への不純物導入によって
ベース領域のベース電極取り出し領域即ちグラフトベー
ス領域とエミッタ領域とを形成するようにして例えばベ
ースとエミッタに対する取り出し電極位置のセルフアラ
イン（自己整合）をはかるようにしたいわゆるダブルポ
リシリコン型のバイポーラトランジスタが、その小面積
化即ち高速性を得ることができる上で脚光を浴びるに至
っている。
り出し電極となる第１および第２の半導体層例えば多結
晶シリコン層からの半導体基板への不純物導入によって
ベース領域のベース電極取り出し領域即ちグラフトベー
ス領域とエミッタ領域とを形成するようにして例えばベ
ースとエミッタに対する取り出し電極位置のセルフアラ
イン（自己整合）をはかるようにしたいわゆるダブルポ
リシリコン型のバイポーラトランジスタが、その小面積
化即ち高速性を得ることができる上で脚光を浴びるに至
っている。
一方、バイポーラトランジスタによるアナログ集積回
路においては、そのバイポーラトランジスタと共に容量
Ｃの形成を一般に必要とする。このようなバイポーラト
ランジスタと容量Ｃとを有するアナログ集積回路におい
ては、その静電容量Ｃをバイポーラトランジスタと同工
程で工程数を増加するこなく併行して作製することが望
まれる。
路においては、そのバイポーラトランジスタと共に容量
Ｃの形成を一般に必要とする。このようなバイポーラト
ランジスタと容量Ｃとを有するアナログ集積回路におい
ては、その静電容量Ｃをバイポーラトランジスタと同工
程で工程数を増加するこなく併行して作製することが望
まれる。
このようなバイポーラトランジスタにおける容量Ｃの
構成方法としては、種々の提案がなされている。例えば
この半導体装置における配線パターンとして層間絶縁層
を介して多層例えば２層に配置被着形成される下層のア
ルミニウム配線を上層のアルミニウム配線と同時に層間
絶縁層を介して対の電極（対向電極）を形成し、これら
対向電極間の層間絶縁層即ち誘電体の介存によって容量
Ｃを形成する構造の提案がなされている。
構成方法としては、種々の提案がなされている。例えば
この半導体装置における配線パターンとして層間絶縁層
を介して多層例えば２層に配置被着形成される下層のア
ルミニウム配線を上層のアルミニウム配線と同時に層間
絶縁層を介して対の電極（対向電極）を形成し、これら
対向電極間の層間絶縁層即ち誘電体の介存によって容量
Ｃを形成する構造の提案がなされている。
しかしながらこの構造による場合、通常少なくとも上
層のアルミニウム配線の形成に先立ってその下層に多く
の所要のパターンを有する例えば第１および第２の多結
晶シリコン層あるいは、下層のアルミニウム配線層の存
在によってその各パターンの各縁部に、発生する段差に
よって上層のアルミニウム配線の被着面に大きな段差が
存在する。したがって上層のアルミニウム配線の被着に
当っては、これら大きな段差によるいわゆる段切れ等の
発生を回避するために実際上は上層のアルミニウム配線
の被着面となる層間絶縁層については、その段差をなだ
らかにするための平坦化処理がなされる。このためこの
層間絶縁層の厚さは、各部一様ではなく、ばらつきが大
きいことから上下アルミニウム配線層と同時に容量Ｃの
対向電極を形成し、また層間絶縁層を対向電極間に介在
させる容量Ｃの誘電体とするとき、その容量値に変動や
不均一が生じ、さらに信頼性に課題がある。
層のアルミニウム配線の形成に先立ってその下層に多く
の所要のパターンを有する例えば第１および第２の多結
晶シリコン層あるいは、下層のアルミニウム配線層の存
在によってその各パターンの各縁部に、発生する段差に
よって上層のアルミニウム配線の被着面に大きな段差が
存在する。したがって上層のアルミニウム配線の被着に
当っては、これら大きな段差によるいわゆる段切れ等の
発生を回避するために実際上は上層のアルミニウム配線
の被着面となる層間絶縁層については、その段差をなだ
らかにするための平坦化処理がなされる。このためこの
層間絶縁層の厚さは、各部一様ではなく、ばらつきが大
きいことから上下アルミニウム配線層と同時に容量Ｃの
対向電極を形成し、また層間絶縁層を対向電極間に介在
させる容量Ｃの誘電体とするとき、その容量値に変動や
不均一が生じ、さらに信頼性に課題がある。
また本出願人は、先に特願昭63−59979号出願「半導
体装置とその製造方法」において半導体基体上に形成さ
れた表面絶縁層を誘電体とし、第１の半導体層を基体に
対する対向電極として、基体とこの対向電極間に容量Ｃ
を形成するようにした構造を提案した。ところがこの場
合においては、第１の多結晶半導体層の形成後において
拡散処理等の900〜1000℃という高温の熱処理を伴なう
ことによって容量形成部に熱歪みが発生し、この容量Ｃ
における耐圧の低下、特性変動等を招来するおそれがあ
るという課題がある。
体装置とその製造方法」において半導体基体上に形成さ
れた表面絶縁層を誘電体とし、第１の半導体層を基体に
対する対向電極として、基体とこの対向電極間に容量Ｃ
を形成するようにした構造を提案した。ところがこの場
合においては、第１の多結晶半導体層の形成後において
拡散処理等の900〜1000℃という高温の熱処理を伴なう
ことによって容量形成部に熱歪みが発生し、この容量Ｃ
における耐圧の低下、特性変動等を招来するおそれがあ
るという課題がある。
本発明は、上述した半導体装置における容量Ｃの特性
の不均一性、不安定性さらに耐圧等の課題を解決し、目
的とする半導体装置をその製造工程数を増加することな
く得ることの出来るようにした半導体装置の製造方法を
提供する。
の不均一性、不安定性さらに耐圧等の課題を解決し、目
的とする半導体装置をその製造工程数を増加することな
く得ることの出来るようにした半導体装置の製造方法を
提供する。
本発明においては、第１図にその一例の断面図を示す
ように、バイポーラトランジスタ（１）と容量（２）と
を有する半導体装置の製造方法において、バイポーラト
ランジスタ（１）のベース電極（３）あるいはエミッタ
電極（４）を構成する第１あるいは第２の半導体層によ
り、一方の電極（５）（以下第１の電極という）を形成
し、バイポーラトランジスタのエミッタ領域（24）を形
成して後に第１の電極（５）上に絶縁層（６）を介して
他方の電極（７）（以下第２の電極という）を形成す
る。
ように、バイポーラトランジスタ（１）と容量（２）と
を有する半導体装置の製造方法において、バイポーラト
ランジスタ（１）のベース電極（３）あるいはエミッタ
電極（４）を構成する第１あるいは第２の半導体層によ
り、一方の電極（５）（以下第１の電極という）を形成
し、バイポーラトランジスタのエミッタ領域（24）を形
成して後に第１の電極（５）上に絶縁層（６）を介して
他方の電極（７）（以下第２の電極という）を形成す
る。
本発明によれば、バイポーラトランジスタ（１）のベー
ス電極（３）あるいはエミッタ電極（４）を構成する第
１あるいは第２の半導体層によって第１の電極（５）を
形成し、これの上に絶縁層（６）を介して第２の電極
（７）を形成して容量（２）を形成するものであるが、
この場合バイポーラトランジスタ（１）の形成後、即ち
各高温熱処理工程を経て後に、絶縁層（６）を介して第
２の電極（７）を形成することから、つまり例えば第１
の電極（５）がベース電極（３）を構成する第１の半導
体層による場合は、エミッタ電極（４）を構成する第２
の半導体層によって第２の電極（７）を構成するか、金
属電極例えば下層のアルミニウム配線層によって形成す
るので熱歪みによって特性変動を来すことがない。また
第２の電極（７）を上層の配線層によって形成する場合
におけるように誘電体として平坦化の工程を経た厚さの
不均一な絶縁層の使用が回避されることによって安定し
た特性を有する容量（２）の形成を行うことができる。
ス電極（３）あるいはエミッタ電極（４）を構成する第
１あるいは第２の半導体層によって第１の電極（５）を
形成し、これの上に絶縁層（６）を介して第２の電極
（７）を形成して容量（２）を形成するものであるが、
この場合バイポーラトランジスタ（１）の形成後、即ち
各高温熱処理工程を経て後に、絶縁層（６）を介して第
２の電極（７）を形成することから、つまり例えば第１
の電極（５）がベース電極（３）を構成する第１の半導
体層による場合は、エミッタ電極（４）を構成する第２
の半導体層によって第２の電極（７）を構成するか、金
属電極例えば下層のアルミニウム配線層によって形成す
るので熱歪みによって特性変動を来すことがない。また
第２の電極（７）を上層の配線層によって形成する場合
におけるように誘電体として平坦化の工程を経た厚さの
不均一な絶縁層の使用が回避されることによって安定し
た特性を有する容量（２）の形成を行うことができる。
本発明を、いわゆるダブルポリシリコン型のnpnトラ
ンジスタに適用する場合について図面を参照して説明す
る。
ンジスタに適用する場合について図面を参照して説明す
る。
この場合第２図に示すように例えばｐ型のシリコン半
導体サブストレイト（８）を用意し、その一主面上にｎ
型の高濃度のコレクタ埋込み領域（９）を選択的拡散等
によって形成し、またこの埋込み領域（９）の形成部の
周囲に囲み即ち最終的に得る各回路素子間を囲んで例え
ばメッシュ状パターンにｐ型の高濃度チャンネルストッ
プ領域（10）を選択的に形成し、これらコレクタ埋込み
領域（９）とチャンネルストップ領域（10）が形成され
たサブストレイト（８）の主面上にサブストレイト
（８）と異なる導電型のｎ型の半導体層（11）をエピタ
キシャル成長して半導体基板（12）を構成する。
導体サブストレイト（８）を用意し、その一主面上にｎ
型の高濃度のコレクタ埋込み領域（９）を選択的拡散等
によって形成し、またこの埋込み領域（９）の形成部の
周囲に囲み即ち最終的に得る各回路素子間を囲んで例え
ばメッシュ状パターンにｐ型の高濃度チャンネルストッ
プ領域（10）を選択的に形成し、これらコレクタ埋込み
領域（９）とチャンネルストップ領域（10）が形成され
たサブストレイト（８）の主面上にサブストレイト
（８）と異なる導電型のｎ型の半導体層（11）をエピタ
キシャル成長して半導体基板（12）を構成する。
第３図に示すように、最終的に形成する各素子間に相
当する部分即ち例えばチャンネルストップ領域（10）上
を含む分離領域等のいわゆるフィールド部と、さらに最
終的にバイポーラトランジスタにおけるベース領域とコ
レクタ領域とを区分する部分とに選択的酸化を行って厚
いSiO2酸化膜による絶縁層（13）を形成する。そして例
えば選択的イオン注入によってコレクタ埋込み領域
（９）と同導電型のｎ型の不純物を高濃度をもってドー
プして低比抵抗のコレクタ電極取り出し領域（14）を形
成する。
当する部分即ち例えばチャンネルストップ領域（10）上
を含む分離領域等のいわゆるフィールド部と、さらに最
終的にバイポーラトランジスタにおけるベース領域とコ
レクタ領域とを区分する部分とに選択的酸化を行って厚
いSiO2酸化膜による絶縁層（13）を形成する。そして例
えば選択的イオン注入によってコレクタ埋込み領域
（９）と同導電型のｎ型の不純物を高濃度をもってドー
プして低比抵抗のコレクタ電極取り出し領域（14）を形
成する。
そして半導体基板（12）上に例えば全面的に第１の抵
抵抗半導体層（15）例えばｐ型の不純物が高濃度にドー
プされた多結晶シリコン層をCVD法によって形成する
か、あるいは多結晶シリコン層をCVDして後に不純物を
高濃度にドーピングして第１の低抵抗半導体層（15）を
形成し、その後選択後にドライエッチング例えばRIE
（反応性イオンエッチング）によってバイポーラトラン
ジスタの形成部のコレクタ電極取り出し領域（14）以外
のベースおよびエミッタ領域の形成部上を残して他部を
第４図に示すように除去する。
抵抗半導体層（15）例えばｐ型の不純物が高濃度にドー
プされた多結晶シリコン層をCVD法によって形成する
か、あるいは多結晶シリコン層をCVDして後に不純物を
高濃度にドーピングして第１の低抵抗半導体層（15）を
形成し、その後選択後にドライエッチング例えばRIE
（反応性イオンエッチング）によってバイポーラトラン
ジスタの形成部のコレクタ電極取り出し領域（14）以外
のベースおよびエミッタ領域の形成部上を残して他部を
第４図に示すように除去する。
第５図に示すように、絶縁層（16）例えばSiO2層を、
一旦全面的にCVD法によって形成し、例えば選択的ドラ
イエッチングによってエミッタ直下のベース動作領域と
なる部分即ちイントリンシックベース領域となる部分上
の絶縁層（16）と第１の低抵抗半導体層（15）とにベー
ス窓（17）の窓明けを行い、さらにこの窓（17）を通じ
て半導体層（11）の一部を外部に露呈し、必要に応じて
この露呈部にさらに例えば薄いSiO2による保護膜（18）
を形成する。そしてこの保護膜（18）を貫通する所要の
エネルギーをもってｐ型の不純物例えばボロンＢをイオ
ン注入してその後アニール処理を施すことによって、こ
の不純物打込み領域にベース動作領域即ちイントリンシ
ック領域（19）を形成すると共に、例えば900〜1000℃
のアニール処理による第１の低抵抗半導体層（15）から
の不純物拡散を行ってイントリンシックベース領域（1
9）の周囲に低比抵抗のベース電極取り出し領域即ちグ
ラフトベース領域（20）を形成する。このようにして両
領域（19）及び（20）によってベース領域が形成される
ものであり、第１の低抵抗半導体層（15）はベース電極
（３）となされる。つまりベース領域のグラフトベース
領域（20）とベース電極（３）とが自己整合する。
一旦全面的にCVD法によって形成し、例えば選択的ドラ
イエッチングによってエミッタ直下のベース動作領域と
なる部分即ちイントリンシックベース領域となる部分上
の絶縁層（16）と第１の低抵抗半導体層（15）とにベー
ス窓（17）の窓明けを行い、さらにこの窓（17）を通じ
て半導体層（11）の一部を外部に露呈し、必要に応じて
この露呈部にさらに例えば薄いSiO2による保護膜（18）
を形成する。そしてこの保護膜（18）を貫通する所要の
エネルギーをもってｐ型の不純物例えばボロンＢをイオ
ン注入してその後アニール処理を施すことによって、こ
の不純物打込み領域にベース動作領域即ちイントリンシ
ック領域（19）を形成すると共に、例えば900〜1000℃
のアニール処理による第１の低抵抗半導体層（15）から
の不純物拡散を行ってイントリンシックベース領域（1
9）の周囲に低比抵抗のベース電極取り出し領域即ちグ
ラフトベース領域（20）を形成する。このようにして両
領域（19）及び（20）によってベース領域が形成される
ものであり、第１の低抵抗半導体層（15）はベース電極
（３）となされる。つまりベース領域のグラフトベース
領域（20）とベース電極（３）とが自己整合する。
第６図に示すように絶縁層（16）上を含んで全面的に
例えば同様のSiO2よりなる上層の絶縁層（16）をCVD法
によって形成する。
例えば同様のSiO2よりなる上層の絶縁層（16）をCVD法
によって形成する。
その後第７図に示すように異方性ッチング例えばRIE
によるドライエッチングによってSiO2絶縁層（16）の上
層から所要の厚さのエッチング即ちエッチバックを行っ
てベース窓（17）の周縁に所要の幅Ｗを有するサイドウ
ォール（21）を形成すると共にベース窓（17）内にサイ
ドウォール（21）によって囲まれたエミッタ窓（22）を
穿設する。
によるドライエッチングによってSiO2絶縁層（16）の上
層から所要の厚さのエッチング即ちエッチバックを行っ
てベース窓（17）の周縁に所要の幅Ｗを有するサイドウ
ォール（21）を形成すると共にベース窓（17）内にサイ
ドウォール（21）によって囲まれたエミッタ窓（22）を
穿設する。
第８図に示すように、エミッタ窓（22）内を含んで全
面的に第２の低抵抗半導体層（23）を形成する。この半
導体層（23）はベース領域（19），（20）と異なる導電
型の例えばｎ型の不純物がドープされた多結晶シリコン
層によってあるいは多結晶シリコン層を形成して後にこ
れにｎ型不純物のドーピングを行うことによって形成
し、エミッタ窓（22）内と、最終的に容量（２）を形成
する部分とを選択的に残して他部を例えばRIEによって
除去する。そして例えば900〜1000℃の熱処理を施すこ
とによってエミッタ窓（22）を通じて半導体層（23）の
不純物をベース動作領域（19）上に導入してエミッタ領
域（24）を選択的に形成すると共にこの第２の低抵抗半
導体層（23）をエミッタ電極（４）とする。このように
して電極（４）とエミッタ領域（24）は自己整合する。
一方、絶縁層（16）上に残された低抵抗半導体層（23）
によって容量素子の第１の電極（５）を構成する。
面的に第２の低抵抗半導体層（23）を形成する。この半
導体層（23）はベース領域（19），（20）と異なる導電
型の例えばｎ型の不純物がドープされた多結晶シリコン
層によってあるいは多結晶シリコン層を形成して後にこ
れにｎ型不純物のドーピングを行うことによって形成
し、エミッタ窓（22）内と、最終的に容量（２）を形成
する部分とを選択的に残して他部を例えばRIEによって
除去する。そして例えば900〜1000℃の熱処理を施すこ
とによってエミッタ窓（22）を通じて半導体層（23）の
不純物をベース動作領域（19）上に導入してエミッタ領
域（24）を選択的に形成すると共にこの第２の低抵抗半
導体層（23）をエミッタ電極（４）とする。このように
して電極（４）とエミッタ領域（24）は自己整合する。
一方、絶縁層（16）上に残された低抵抗半導体層（23）
によって容量素子の第１の電極（５）を構成する。
その後第９図に示すように、全面的にSiO2等をCVD法
等によって被着して絶縁層（６）を形成する。
等によって被着して絶縁層（６）を形成する。
そして第１図に示したように絶縁層（６）に対し、そ
の電極（３）及び（４）上とコレクタ電極取り出し領域
（14）上に窓明けを行って例えばAl金属層を全面的に蒸
着し、エミッタ、ベース、コレクタを各金属電極ないし
は配線（27），（28），（29）をと形成すると共に第１
の電極（５）上に、第２の電極（７）を形成する。つま
り、下層の（第１の）配線層によって第２の電極（７）
を形成する。その後さらにこれら各金属電極即ち下層
（第１の）金属配線層上を含んでSiO2等の層間絶縁層
（25）を形成し、これの上に各電極の取り出し配線等の
上層の配線層となる第２の金属配線層（26）を例えばAl
金属層の全面蒸着、フォトエッチングによって形成す
る。
の電極（３）及び（４）上とコレクタ電極取り出し領域
（14）上に窓明けを行って例えばAl金属層を全面的に蒸
着し、エミッタ、ベース、コレクタを各金属電極ないし
は配線（27），（28），（29）をと形成すると共に第１
の電極（５）上に、第２の電極（７）を形成する。つま
り、下層の（第１の）配線層によって第２の電極（７）
を形成する。その後さらにこれら各金属電極即ち下層
（第１の）金属配線層上を含んでSiO2等の層間絶縁層
（25）を形成し、これの上に各電極の取り出し配線等の
上層の配線層となる第２の金属配線層（26）を例えばAl
金属層の全面蒸着、フォトエッチングによって形成す
る。
このようにして第２の低抵抗半導体層（23）による第
１の電極（５）とこれに絶縁層（16）すなわち誘電体層
を介して対向する下層のAl金属配線層による第２の電極
（７）によって容量（２）が構成される。
１の電極（５）とこれに絶縁層（16）すなわち誘電体層
を介して対向する下層のAl金属配線層による第２の電極
（７）によって容量（２）が構成される。
しかしながらある場合は容量（２）の第１の電極
（５）を第４図で説明したバイポーラトランジスタのベ
ース電極を構成する第１の低抵抗半導体層（15）の形成
と同時に形成した抵抗半導体層によって構成することも
できる。
（５）を第４図で説明したバイポーラトランジスタのベ
ース電極を構成する第１の低抵抗半導体層（15）の形成
と同時に形成した抵抗半導体層によって構成することも
できる。
また容量（２）の第１の電極（５）を構成する第１あ
るいは第２の低抵抗半導体層（15）または（23）即ちポ
リシリコンの表面を低抵抗化するいわゆるポリサイド構
造とすることもできる。この場合においては例えば第２
図〜第８図と同工程を、経て後第10図に示すように第２
の低抵抗半導体層（23）をマスクとして絶縁層（16）を
エッチング除去し、その後白金Pt等の蒸着を行い熱処理
を施し第１及び第２の半導体層（15）及び（23）の表面
をSiと化合物化して低抵抗層（30）を形成し、即ちシリ
サイド化し、そのPt層のシリサイド化された部分とされ
ない部分とのエッチングの差を利用して低抵抗層（30）
以外のPt層を除去する。その後第11図に示すように第９
および第１図に説明したと同様の工程を経て目的とする
半導体装置を得るようにする。
るいは第２の低抵抗半導体層（15）または（23）即ちポ
リシリコンの表面を低抵抗化するいわゆるポリサイド構
造とすることもできる。この場合においては例えば第２
図〜第８図と同工程を、経て後第10図に示すように第２
の低抵抗半導体層（23）をマスクとして絶縁層（16）を
エッチング除去し、その後白金Pt等の蒸着を行い熱処理
を施し第１及び第２の半導体層（15）及び（23）の表面
をSiと化合物化して低抵抗層（30）を形成し、即ちシリ
サイド化し、そのPt層のシリサイド化された部分とされ
ない部分とのエッチングの差を利用して低抵抗層（30）
以外のPt層を除去する。その後第11図に示すように第９
および第１図に説明したと同様の工程を経て目的とする
半導体装置を得るようにする。
尚、上述した例では、基板（12）への第１および第２
の低抵抗半導体層（15）および（23）からの不純物拡散
によるグラフトベース領域（20）およびエミッタ領域
（24）の熱拡散を別工程で行った場合であるが、これら
を同一加熱工程で行うこともできるなど種々の変更を行
うことができる。
の低抵抗半導体層（15）および（23）からの不純物拡散
によるグラフトベース領域（20）およびエミッタ領域
（24）の熱拡散を別工程で行った場合であるが、これら
を同一加熱工程で行うこともできるなど種々の変更を行
うことができる。
上述したように本発明によれば、容量（２）の形成を
特段の工程を経ることなく第１あるいは第２の低抵抗半
導体層（15）あるいは（23）による第１の電極（５）
と、下層の金属配線層とによる第２の電極（７）による
構成としたので、その製造が簡略化されると共に、少な
くとも第２の電極とこれの下の誘電体即ち絶縁層（16）
の形成は、バイポーラトランジスタの形成後に即ちその
拡散処理における900〜1000℃という高熱処理後に形成
されることによって熱歪みのない安定した特性を有する
信頼性の高い容量（２）を構成することができる。
特段の工程を経ることなく第１あるいは第２の低抵抗半
導体層（15）あるいは（23）による第１の電極（５）
と、下層の金属配線層とによる第２の電極（７）による
構成としたので、その製造が簡略化されると共に、少な
くとも第２の電極とこれの下の誘電体即ち絶縁層（16）
の形成は、バイポーラトランジスタの形成後に即ちその
拡散処理における900〜1000℃という高熱処理後に形成
されることによって熱歪みのない安定した特性を有する
信頼性の高い容量（２）を構成することができる。
また容量（２）の第２の電極（７）として上層の配線
層（26）による構成をとることを回避したことによって
冒頭に述べたように上層の配線層（26）の形成にあたっ
てその配置面の平坦化処理を行う場合においても容量
（２）の容量値にばらつきが生ずるような不都合が回避
される。
層（26）による構成をとることを回避したことによって
冒頭に述べたように上層の配線層（26）の形成にあたっ
てその配置面の平坦化処理を行う場合においても容量
（２）の容量値にばらつきが生ずるような不都合が回避
される。
第１図は本発明製法によって得た半導体装置の一例の略
線拡大断面図、第２図〜第９図は本発明製法の一例の各
工程の略線的拡大断面図、第10および第11図は他の例の
要部の工程の略線的拡大断面図である。 （１）はバイポーラトランジスタ、（２）は容量、
（３）はベース電極、（４）はエミッタ電極、（５）お
よび（７）は第１および第２の電極、（12）は半導体基
板、（15）は第１の低抵抗半導体層、（23）は第２の抵
抗半導体層である。
線拡大断面図、第２図〜第９図は本発明製法の一例の各
工程の略線的拡大断面図、第10および第11図は他の例の
要部の工程の略線的拡大断面図である。 （１）はバイポーラトランジスタ、（２）は容量、
（３）はベース電極、（４）はエミッタ電極、（５）お
よび（７）は第１および第２の電極、（12）は半導体基
板、（15）は第１の低抵抗半導体層、（23）は第２の抵
抗半導体層である。
Claims (2)
- 【請求項１】バイポーラトランジスタと容量を有する半
導体装置の製造方法において、 上記バイポーラトランジスタのベース電極あるいはエミ
ッタ電極を構成する半導体層により一方の電極を形成
し、 上記バイポーラトランジスタのエミッタ領域を選択的に
形成したのち、上記一方の電極上に絶縁膜を形成し、 上記絶縁膜を介して他方の電極を形成することを特徴と
する半導体装置の製造方法。 - 【請求項２】上記他方の電極は、上記バイポーラトラン
ジスタのエミッタ電極と同時に形成されることを特徴と
する請求項１に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63133030A JP2715448B2 (ja) | 1988-05-31 | 1988-05-31 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63133030A JP2715448B2 (ja) | 1988-05-31 | 1988-05-31 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01302859A JPH01302859A (ja) | 1989-12-06 |
| JP2715448B2 true JP2715448B2 (ja) | 1998-02-18 |
Family
ID=15095162
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63133030A Expired - Fee Related JP2715448B2 (ja) | 1988-05-31 | 1988-05-31 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2715448B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58204564A (ja) * | 1982-05-24 | 1983-11-29 | Hitachi Ltd | 薄膜容量の製造方法 |
-
1988
- 1988-05-31 JP JP63133030A patent/JP2715448B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01302859A (ja) | 1989-12-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |