JPS58204564A - 薄膜容量の製造方法 - Google Patents
薄膜容量の製造方法Info
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- JPS58204564A JPS58204564A JP8662182A JP8662182A JPS58204564A JP S58204564 A JPS58204564 A JP S58204564A JP 8662182 A JP8662182 A JP 8662182A JP 8662182 A JP8662182 A JP 8662182A JP S58204564 A JPS58204564 A JP S58204564A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0688—Integrated circuits having a three-dimensional layout
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、薄膜容量の製造方法に係り、特に他の半導体
装置との共存に好適な、単位面積当り容量の大きな高精
度薄膜容量に関する。
装置との共存に好適な、単位面積当り容量の大きな高精
度薄膜容量に関する。
従来の薄膜容量には、Ｓ ｓ Ｓ １０２ ［ｅｔ
ａｌ構造及び、ｐｏｌｙｓ＋ −８ｉＯｚ −ｐｏｊ
ｙｓｉ構造のものがあるが、前者ではＳｔ側に寄生容量
が付く欠点がおり、また両者とも誘電体として５ｉ０２
を用いているため、他の半導体装置との共存させる場合
に必要な熱工程により制御性が悪く、制御性をよくする
と共存装置の制御性が悪くなるという欠点がめった。
ａｌ構造及び、ｐｏｌｙｓ＋ −８ｉＯｚ −ｐｏｊ
ｙｓｉ構造のものがあるが、前者ではＳｔ側に寄生容量
が付く欠点がおり、また両者とも誘電体として５ｉ０２
を用いているため、他の半導体装置との共存させる場合
に必要な熱工程により制御性が悪く、制御性をよくする
と共存装置の制御性が悪くなるという欠点がめった。
半導体薄膜容量は、少なくとも一方の電極寸法。
誘電体の膜厚及び誘ｌｔ率で決定される。そこで半導体
製造過程における熱工程において誘電体膜厚及びｔ極寸
法の変化を小さくすれば高精度薄膜容量が得られる。
製造過程における熱工程において誘電体膜厚及びｔ極寸
法の変化を小さくすれば高精度薄膜容量が得られる。
しかし従来製造方法では、高精度薄膜容量を形成しよう
とすると共存半導体装置の制御性が悪くなるという欠点
があった。これを第１図で説明する。第１図（ａ）は、
バイポーラトランジスタのエミッタを形成した後の断面
図である。１はｐ形（ｎ形）基板、２は＾濃度埋込層、
３はエピタキシャル層、４は分離層、５はベース層、６
はエミッタ）−９７は酸化膜である。バイポーラトラン
ジスタは（−の段階ですでに完成しているが、酸化膜７
は厚く制御性も憇いので高精度薄膜容量を形成するため
に、（ｂ）図に示すように薄ｍｄ量を形成する箇所の酸
化膜を除去し、（Ｃ）図に示すように酸化膜８を形成し
、（ｄ）図に示すように、半導体層３．酸化膜８．金属
電極９により高精度薄膜容量が形成できる。しかし酸化
膜８を形成するための熱工程によシ、全ての拡散１−が
さらに拡散され、バイポーラトランジスタのベース巾５
′が著しく変化し、ベース巾の制御が困難となる。バイ
ポーラトランジスタでは、ベース巾はｈｌ’Ｅ等の重要
なパラメータを決定する要因であるので、ベース巾の変
化は非常に大きな欠点である。
とすると共存半導体装置の制御性が悪くなるという欠点
があった。これを第１図で説明する。第１図（ａ）は、
バイポーラトランジスタのエミッタを形成した後の断面
図である。１はｐ形（ｎ形）基板、２は＾濃度埋込層、
３はエピタキシャル層、４は分離層、５はベース層、６
はエミッタ）−９７は酸化膜である。バイポーラトラン
ジスタは（−の段階ですでに完成しているが、酸化膜７
は厚く制御性も憇いので高精度薄膜容量を形成するため
に、（ｂ）図に示すように薄ｍｄ量を形成する箇所の酸
化膜を除去し、（Ｃ）図に示すように酸化膜８を形成し
、（ｄ）図に示すように、半導体層３．酸化膜８．金属
電極９により高精度薄膜容量が形成できる。しかし酸化
膜８を形成するための熱工程によシ、全ての拡散１−が
さらに拡散され、バイポーラトランジスタのベース巾５
′が著しく変化し、ベース巾の制御が困難となる。バイ
ポーラトランジスタでは、ベース巾はｈｌ’Ｅ等の重要
なパラメータを決定する要因であるので、ベース巾の変
化は非常に大きな欠点である。
又、バイポーラトランジスタ婢の共存半導体装置の制御
性を悪化させないために、共存半導体装置形成に伴う酸
化膜を誘電体として用いると薄膜容量の制御性が悪くな
るという欠点がある。
性を悪化させないために、共存半導体装置形成に伴う酸
化膜を誘電体として用いると薄膜容量の制御性が悪くな
るという欠点がある。
父、一方の１１！極として単結晶半導体層を用いると寄
生容量が存在するという１次点がある。
生容量が存在するという１次点がある。
このため、本発明では、共゛存生導体製造工程中に薄膜
容量の一方の電極及び誘電体薄膜を形成し、共存半導体
装置製造のだめの種々の工程によってその形状が変化し
ないようにし、薄膜容量を厚いフィールド酸化膜上に形
成することにより、高精度の薄膜容量を形成するように
した。
容量の一方の電極及び誘電体薄膜を形成し、共存半導体
装置製造のだめの種々の工程によってその形状が変化し
ないようにし、薄膜容量を厚いフィールド酸化膜上に形
成することにより、高精度の薄膜容量を形成するように
した。
本発明の目的は、他生導体装置と容易に共存でき、熱工
程影響の少ない高精度、単位面積当シ容量が大きく、寄
生効果の無い薄膜容量の製造方法を提供することにある
。
程影響の少ない高精度、単位面積当シ容量が大きく、寄
生効果の無い薄膜容量の製造方法を提供することにある
。
以ド、本発明の一実施例を第２図により説明する。第２
図（ａ）はｎ形（ｐ形）半導体基板１の上に、厚い酸化
膜２、ＭＯＳ トランジスタのゲート及び薄膜容量の一
方の電極となる多結晶半導体３，４を形成した後の断面
構造を示している。
図（ａ）はｎ形（ｐ形）半導体基板１の上に、厚い酸化
膜２、ＭＯＳ トランジスタのゲート及び薄膜容量の一
方の電極となる多結晶半導体３，４を形成した後の断面
構造を示している。
第２図（ｂ）は、薄膜容量電極となる多結晶半導体１−
４を、窒化膜５で完全に被う工程を示している。
４を、窒化膜５で完全に被う工程を示している。
第２図（Ｃ）は、ＭＯＳトランジスタを形成するための
ｐ形（ｎ形）不純物拡散６，７及び酸化を行った後の断
面図でｈ’ｂ。この工程中、多結晶半導体層３は酸化さ
れ形状が変化するが、多結晶半導体層４は窒化膜５に被
われているために酸化されず、形状は変わらない。又、
窒化膜５も酸化されないので膜厚は変わらず一定でおる
。
ｐ形（ｎ形）不純物拡散６，７及び酸化を行った後の断
面図でｈ’ｂ。この工程中、多結晶半導体層３は酸化さ
れ形状が変化するが、多結晶半導体層４は窒化膜５に被
われているために酸化されず、形状は変わらない。又、
窒化膜５も酸化されないので膜厚は変わらず一定でおる
。
第２図（ｄ）は、ｈｉｏｓトランジスタのソース、ドレ
イン及び薄膜容量′−極を、金属電極８，９゜１０で形
成した後の断面図でおる。
イン及び薄膜容量′−極を、金属電極８，９゜１０で形
成した後の断面図でおる。
本発明によれば第２図（ｄ）かられかるように、薄膜容
量は、多結晶半導体層４．窒化膜５．金属電極１０より
構成され、容量値を決定する多結晶半導体層４の形状及
び窒化膜５の厚さは製造工程中及び完成後で何ら変化は
ない。従って、非常に制御性のよい、高精度の容量が得
られる。更に、窒化膜は誘電率が大きいため小面積で大
容量を形成できるという利点がある。又、この薄膜容量
を形成する工程において共存するＭＯＳ）ランジスタに
何の影響も与えない。
量は、多結晶半導体層４．窒化膜５．金属電極１０より
構成され、容量値を決定する多結晶半導体層４の形状及
び窒化膜５の厚さは製造工程中及び完成後で何ら変化は
ない。従って、非常に制御性のよい、高精度の容量が得
られる。更に、窒化膜は誘電率が大きいため小面積で大
容量を形成できるという利点がある。又、この薄膜容量
を形成する工程において共存するＭＯＳ）ランジスタに
何の影響も与えない。
従って、本製造方法により、他装置と共存し、高精度高
容量の薄膜ｙｔが形成できる。
容量の薄膜ｙｔが形成できる。
第３図は他の実施例を示す。
第３図（ａ）は、ｎ形半導体基板１の上にｎｐｎトラン
ジスタのペースとなるｐ形半導体層３を形成した後の断
面構造を示している。２は酸化膜、４は窒化膜である。
ジスタのペースとなるｐ形半導体層３を形成した後の断
面構造を示している。２は酸化膜、４は窒化膜である。
図中集積回路を形成するために必要な嵩濃度埋込み層、
素子分離層は説明の都合上省略しである。
素子分離層は説明の都合上省略しである。
図（ｂ）は、ｎｐｎ）ランジスタのエミッタ、コレクタ
及び薄膜容量の一方の電極となる所に多結晶する。
及び薄膜容量の一方の電極となる所に多結晶する。
図（Ｃ）は、誘電体となる窒化膜７で６を完全に被う工
程の後の断面図である。窒化膜７を形成する際、６を完
全に被うため、マスク合わせは非常に容易である。
程の後の断面図である。窒化膜７を形成する際、６を完
全に被うため、マスク合わせは非常に容易である。
図（ｄ）は、全体を酸化した後の断面図であり、８は酸
化膜である。９は多結晶半導体から拡散されたｎ形半導
体層である。この時、６は窒化膜７で被われているため
に酸化されず、形状は最初に形成した時のままである。
化膜である。９は多結晶半導体から拡散されたｎ形半導
体層である。この時、６は窒化膜７で被われているため
に酸化されず、形状は最初に形成した時のままである。
図（ｅ）ハ、ｎ ｐ ｎ トランジスタのベース抵抗を
小さくするための＾濃度ｐ形拡散層１０を形成した後の
断面図である。
小さくするための＾濃度ｐ形拡散層１０を形成した後の
断面図である。
図０）は、金Ｊｌｉ電極を形成した後の断面図であシ、
１１ｔｆｎｐｎトランジスタのベース電極、１２は薄膜
容量の電極である。
１１ｔｆｎｐｎトランジスタのベース電極、１２は薄膜
容量の電極である。
本製法によりば、ｎｐｎトランジスタのｈＦＩ８制御と
容量の制御を独自に行うことができる。なぜなら、８皺
の制御は窒化膜７の厚さを制御することによって可能で
あり、それは、ｈｒｇを制御するための熱工程によって
影響を受けないからでおる。
容量の制御を独自に行うことができる。なぜなら、８皺
の制御は窒化膜７の厚さを制御することによって可能で
あり、それは、ｈｒｇを制御するための熱工程によって
影響を受けないからでおる。
以上（ａ）〜（ｆ）で明らかなように、容易にｎｐｎ）
ランジスタと共存する薄膜容量が形成できる。
ランジスタと共存する薄膜容量が形成できる。
第２図、第３図から明らかなように、本発明によれば、
ＭＯＳトランジスタやｎｐｎ ）ランジスタだけではな
く、他の込かなる半導体装置とも容易に共存する高精度
高容量の薄膜容量が製造できる。
ＭＯＳトランジスタやｎｐｎ ）ランジスタだけではな
く、他の込かなる半導体装置とも容易に共存する高精度
高容量の薄膜容量が製造できる。
第１図はバイポーラトランジスタと共存する薄膜容量の
従来技術での製造方法を示した図である。 第２図はＭＯＳ）ランジスタと共存する薄膜容量の本発
明による製造方法を示した図である。 第３図はｎｐｎ）ランジスタと共存する薄膜容量の本発
明による製造方法を示した図である１゜第１図において
、１はｐ形（ｎ形）基板、２はｎ形（ｐ形）埋込層、３
はｎ形（ｐ形）エビ層、４はｐ形（ｎ形）分離層、５は
ｐ形（ｎ形）ベース層、６はｎ形（ｐ形）エミツタ層、
７．８は酸化膜、９は金属電極である。 第２図において、１はｐ （ｎ）形基板、２は酸化膜、
３．４は多結晶半導体、５は窒化膜、６，７はｎ（ｐ）
膨拡散層、８，９．１０は金属電極である。 第３図に２いて、１はｎ形基板、２は酸化膜、３はｐ膨
拡散層、４．７は窒化膜、５，６は多結晶半導体、８は
酸化膜、９はｎ膨拡散層、１０は第 １ 因 （の Ｙ ２ 図 ４３ 図 （久） ４３ 図 １２
従来技術での製造方法を示した図である。 第２図はＭＯＳ）ランジスタと共存する薄膜容量の本発
明による製造方法を示した図である。 第３図はｎｐｎ）ランジスタと共存する薄膜容量の本発
明による製造方法を示した図である１゜第１図において
、１はｐ形（ｎ形）基板、２はｎ形（ｐ形）埋込層、３
はｎ形（ｐ形）エビ層、４はｐ形（ｎ形）分離層、５は
ｐ形（ｎ形）ベース層、６はｎ形（ｐ形）エミツタ層、
７．８は酸化膜、９は金属電極である。 第２図において、１はｐ （ｎ）形基板、２は酸化膜、
３．４は多結晶半導体、５は窒化膜、６，７はｎ（ｐ）
膨拡散層、８，９．１０は金属電極である。 第３図に２いて、１はｎ形基板、２は酸化膜、３はｐ膨
拡散層、４．７は窒化膜、５，６は多結晶半導体、８は
酸化膜、９はｎ膨拡散層、１０は第 １ 因 （の Ｙ ２ 図 ４３ 図 （久） ４３ 図 １２
Claims (1)
- 他半導体装置と共存する薄膜容量について、他半導体装
置の製造工程途中に、フィールド酸化膜上に多結晶半導
体）−を形成する工程と、多結晶半導体層をシリコン窒
化膜で完全に被う工程を、ＭＯＳトランジスタのゲート
の多結晶半導体層の酸化被膜形成前、又はバイポーラト
ランジスタのエミッタ端子となる多結晶半導体層の酸化
被膜形成前に付加する事を特徴とする薄膜容量の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8662182A JPS58204564A (ja) | 1982-05-24 | 1982-05-24 | 薄膜容量の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8662182A JPS58204564A (ja) | 1982-05-24 | 1982-05-24 | 薄膜容量の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58204564A true JPS58204564A (ja) | 1983-11-29 |
Family
ID=13892090
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8662182A Pending JPS58204564A (ja) | 1982-05-24 | 1982-05-24 | 薄膜容量の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58204564A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01302859A (ja) * | 1988-05-31 | 1989-12-06 | Sony Corp | 半導体装置の製造方法 |
-
1982
- 1982-05-24 JP JP8662182A patent/JPS58204564A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01302859A (ja) * | 1988-05-31 | 1989-12-06 | Sony Corp | 半導体装置の製造方法 |
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