JPS58108765A - 半導体装置の製法 - Google Patents
半導体装置の製法Info
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- JPS58108765A JPS58108765A JP56206867A JP20686781A JPS58108765A JP S58108765 A JPS58108765 A JP S58108765A JP 56206867 A JP56206867 A JP 56206867A JP 20686781 A JP20686781 A JP 20686781A JP S58108765 A JPS58108765 A JP S58108765A
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- 238000004519 manufacturing process Methods 0.000 title claims description 6
- 239000002019 doping agent Substances 0.000 claims abstract description 24
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/082—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including bipolar components only
- H01L27/0823—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including bipolar components only including vertical bipolar transistors only
- H01L27/0825—Combination of vertical direct transistors of the same conductivity type having different characteristics,(e.g. Darlington transistors)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、同一半導体層内に特性の異なる複数の素子を
同時に形成し得るように構成した半導体装置の製法に関
するものである。
同時に形成し得るように構成した半導体装置の製法に関
するものである。
通常のバイポーラ集積回路において形成されるバーチカ
ルトランジスタ（以下単にトランジスタと称する）は、
アイソレーション領域によす互いが電気的に絶縁された
アイランドと称される島領域内に、ベース領域およびエ
ミッタ領域が相次いで拡散法によりいわゆる二重拡散法
により形成さｈる。このようにして形成さねたトランジ
スタの特性例えば電流増巾率ｈＦＥと逆耐圧（コレクタ
・エミッタ間） ＢＶｃｇｏとの両者の関係は、ＢＶ（
３ＨｏｏＣ４（ｒＬ二２〜４） で表わされる。
ルトランジスタ（以下単にトランジスタと称する）は、
アイソレーション領域によす互いが電気的に絶縁された
アイランドと称される島領域内に、ベース領域およびエ
ミッタ領域が相次いで拡散法によりいわゆる二重拡散法
により形成さｈる。このようにして形成さねたトランジ
スタの特性例えば電流増巾率ｈＦＥと逆耐圧（コレクタ
・エミッタ間） ＢＶｃｇｏとの両者の関係は、ＢＶ（
３ＨｏｏＣ４（ｒＬ二２〜４） で表わされる。
上記式から明らかなように電流増巾率と逆耐圧とは相反
する関係にあり、両者を望ましい方向に両立させること
は不可能となる。
する関係にあり、両者を望ましい方向に両立させること
は不可能となる。
したかって従来のバイポーラ集積回路では目的、用途に
応じて電流増巾率が逆耐圧かのいずれか一方を優先させ
他方を犠牲にするようにトランジスタを設計していた。
応じて電流増巾率が逆耐圧かのいずれか一方を優先させ
他方を犠牲にするようにトランジスタを設計していた。
しかしながら例えば音響機器用に用いられるバイポーラ
集積回路においては、一連の増ｄ］回路で初段には高い
電流増巾率のトランジスタが望まれ、終段には高い逆耐
圧のトランジスタが望まれる場合があり、上記電流増巾
率および逆耐圧を両立させ得る集積回路の実現が要望さ
れている。
集積回路においては、一連の増ｄ］回路で初段には高い
電流増巾率のトランジスタが望まれ、終段には高い逆耐
圧のトランジスタが望まれる場合があり、上記電流増巾
率および逆耐圧を両立させ得る集積回路の実現が要望さ
れている。
本発明は以上の要望に応えてなされたもので、半導体層
の異なる位置に所望の不純・物を含むドーパント膜乞異
なった厚さに形成し、熱処理により上記所望の不純物を
上記具なる位置に同時にドープさせることにより各々深
さの異なる所望の半導体領域を形成することにより従来
欠点を除去し得るように構成した半導体装置の製法を提
供することを目的とするものである。以下図面を参照し
て本発明実施例を説明する。
の異なる位置に所望の不純・物を含むドーパント膜乞異
なった厚さに形成し、熱処理により上記所望の不純物を
上記具なる位置に同時にドープさせることにより各々深
さの異なる所望の半導体領域を形成することにより従来
欠点を除去し得るように構成した半導体装置の製法を提
供することを目的とするものである。以下図面を参照し
て本発明実施例を説明する。
第１図乃至第５図は本発明実施例による半導体装置の製
法を工程順に示す断面図で以下工程順に説明する。
法を工程順に示す断面図で以下工程順に説明する。
工程（ａ）°第１図のように、Ｐ型シリコン基板ｌにＮ
型層２がエピタキシャル成長法により形成され、■〕型
アイソレーション領域３により上記Ｎ型層２が複数のア
イランド領域２Ａ、２Ｂ・・・に分離° された構造の
基板を用意する。なお４はＮ型埋込領域、５は酸化膜で
ある。
型層２がエピタキシャル成長法により形成され、■〕型
アイソレーション領域３により上記Ｎ型層２が複数のア
イランド領域２Ａ、２Ｂ・・・に分離° された構造の
基板を用意する。なお４はＮ型埋込領域、５は酸化膜で
ある。
工程（ｂ）：第２図のように、上記Ｎｆｉ！Ｉ領域２Ａ
。
。
２Ｂに選択拡散法によりＰ型ベース領域６を形成する。
５Ａは拡散時形成された新たな酸化膜である。
工程（Ｃ）：第３図のように、Ｐ型ベース領域６表面の
酸化膜を公知のフォトリソグラフィー法により選択的に
除去して窓７を設け、この窓７を含む酸化膜５表面を覆
うようにドーパント膜８を付着する。このドーパント膜
８としては例えばＮ型不純物としてリンを含んだ酸化膜
いわゆるリンドープド５ｉ０２７用いることができる。
酸化膜を公知のフォトリソグラフィー法により選択的に
除去して窓７を設け、この窓７を含む酸化膜５表面を覆
うようにドーパント膜８を付着する。このドーパント膜
８としては例えばＮ型不純物としてリンを含んだ酸化膜
いわゆるリンドープド５ｉ０２７用いることができる。
工程（ｄ）：第４図のように、上記ドーパント膜８をフ
第１・リソグラフィ法により−っのＰ型ベース領域６表
面に位置する部分のみを軽く除去して薄いドーパント膜
８Ａに変える。すなわちＰ型ベース領域６表面に対し位
置によって厚いドーパント膜８と薄いドーパント膜８Ａ
とに、膜厚を異ならせろようにする。
第１・リソグラフィ法により−っのＰ型ベース領域６表
面に位置する部分のみを軽く除去して薄いドーパント膜
８Ａに変える。すなわちＰ型ベース領域６表面に対し位
置によって厚いドーパント膜８と薄いドーパント膜８Ａ
とに、膜厚を異ならせろようにする。
工程（ｅ）：第５図のように、基板ｌに熱処理を施こす
ことにより、ドーパント膜８，８ＡからリンがＰ型ベー
ス領域６内にドープされてＮ型エミッタ領域９および９
Ａが形成される１、この熱処理においてＰ型ベース領域
６にドープされるリンの深さはドーパント膜に含まれる
総量で決定される。
ことにより、ドーパント膜８，８ＡからリンがＰ型ベー
ス領域６内にドープされてＮ型エミッタ領域９および９
Ａが形成される１、この熱処理においてＰ型ベース領域
６にドープされるリンの深さはドーパント膜に含まれる
総量で決定される。
このため厚いドーパント膜８の方が薄いドーパント膜８
Ａよりもリンを多量にＰ型ベース領域６内にドープさせ
るので、Ｎエミッタ領域９の深さＸｌはＮエミッタ領域
９ＡのｆｉｆＸ２よりも犬となる。
Ａよりもリンを多量にＰ型ベース領域６内にドープさせ
るので、Ｎエミッタ領域９の深さＸｌはＮエミッタ領域
９ＡのｆｉｆＸ２よりも犬となる。
したがってこれにより形成されたＮＰＮ型トランジスタ
Ｔ］ ＋ Ｔ２のうち、深いエミッタ領域９を有する
トランジスタＴ１のベース巾Ｗ１と浅いエミッタ領域９
Ａを有するトランジスタＴ２とのベース巾Ｗ２との関係
はＷｌ＜Ｗ２となり、Ｔ１の方が狭い１直となる。
Ｔ］ ＋ Ｔ２のうち、深いエミッタ領域９を有する
トランジスタＴ１のベース巾Ｗ１と浅いエミッタ領域９
Ａを有するトランジスタＴ２とのベース巾Ｗ２との関係
はＷｌ＜Ｗ２となり、Ｔ１の方が狭い１直となる。
よってトランジスタ１゛ｌはＴ２よりも電流増巾率ｈＦ
Ｅが高くなり、トランジスタＴ２はＴｌよりも逆耐圧Ｂ
ＶｃＢｏが高くなる。したがって一つの集積回路におい
て電流増巾率と逆耐圧を両立させることができる。
Ｅが高くなり、トランジスタＴ２はＴｌよりも逆耐圧Ｂ
ＶｃＢｏが高くなる。したがって一つの集積回路におい
て電流増巾率と逆耐圧を両立させることができる。
以上のように本発明によれば、半導体層の異なる位置に
所望の不純物を含むドーパント膜を異なった厚さに形成
し、熱処理により上記所望の不純物を上記具なる位置に
同時にドープさせることにより各々深さの異なる所望の
半導体領域を形成するように構成するものであるから、
同一半導体層内に特性の異なる複数の素子を同時に形成
することかできる。したがって音響機器用に用いられる
集積回路のように互いの特性が相反するような用途に適
用することができるので、回路設計暑容易にすることが
できると共に集積回路としての電気的特性を向上させる
ことが可能となる。
所望の不純物を含むドーパント膜を異なった厚さに形成
し、熱処理により上記所望の不純物を上記具なる位置に
同時にドープさせることにより各々深さの異なる所望の
半導体領域を形成するように構成するものであるから、
同一半導体層内に特性の異なる複数の素子を同時に形成
することかできる。したがって音響機器用に用いられる
集積回路のように互いの特性が相反するような用途に適
用することができるので、回路設計暑容易にすることが
できると共に集積回路としての電気的特性を向上させる
ことが可能となる。
実施例中で示された導電型は一例であり必要に応じて任
意に変え得るものである。またドーパント膜の材料は酸
化膜の他に窒化膜、ポリシリコン膜等の他のものを用い
ることができ、任意に選択することができる。さらにド
ーパント膜の膜厚を変える手段はフォトリソグラフィー
法に限ることはない。
意に変え得るものである。またドーパント膜の材料は酸
化膜の他に窒化膜、ポリシリコン膜等の他のものを用い
ることができ、任意に選択することができる。さらにド
ーパント膜の膜厚を変える手段はフォトリソグラフィー
法に限ることはない。
第１図乃至第５図はいずれも本発明実施例を示す断面図
である。 ■・・基板、３・・・アイソレーション領域、６・・・
ベース領域、８，８Ａ・・・ドーパント膜、９．９Ａ・
・・エミッタ領域、Ｔｌ、Ｔ２・・・トランジスタ、Ｘ
ｌ ＋Ｘ２・・・エミッタの深さ、Ｗｌ、Ｗ２山ヘース
巾。 ７ − 拳１図
である。 ■・・基板、３・・・アイソレーション領域、６・・・
ベース領域、８，８Ａ・・・ドーパント膜、９．９Ａ・
・・エミッタ領域、Ｔｌ、Ｔ２・・・トランジスタ、Ｘ
ｌ ＋Ｘ２・・・エミッタの深さ、Ｗｌ、Ｗ２山ヘース
巾。 ７ − 拳１図
Claims (1)
- 【特許請求の範囲】 １、第１導電型半導体層の異なる位置に第２導電型不純
物を含むドーパント膜を異なった厚さに形成し、熱処理
を施こすことにより上記具なる位置に同時に上記第２導
電型不純物をドープさせることにより各々深さの異なる
第２導電型半導体領域を形成するように構成したことを
特徴とする半導体装置の製法。 ２゜上記第１導電型半導体層がベース層からなると共に
第２導電型半導体領域がエミッタ領域からなり、同一半
導体層内にベース巾の異なる複数のトランジスタを形成
するように構成したことを特徴とする特許請求の範囲第
１項記載の半導体装置の製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56206867A JPS58108765A (ja) | 1981-12-23 | 1981-12-23 | 半導体装置の製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56206867A JPS58108765A (ja) | 1981-12-23 | 1981-12-23 | 半導体装置の製法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58108765A true JPS58108765A (ja) | 1983-06-28 |
Family
ID=16530346
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56206867A Pending JPS58108765A (ja) | 1981-12-23 | 1981-12-23 | 半導体装置の製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58108765A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6252965A (ja) * | 1985-09-02 | 1987-03-07 | Toshiba Corp | 半導体装置の製造方法 |
| WO2004064161A1 (ja) * | 2003-01-14 | 2004-07-29 | Matsushita Electric Industrial Co., Ltd. | 半導体集積回路の製造方法および半導体集積回路 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS501675A (ja) * | 1973-05-07 | 1975-01-09 | ||
| JPS51123071A (en) * | 1975-04-18 | 1976-10-27 | Matsushita Electric Ind Co Ltd | Fabrication technique of semiconductor device |
| JPS5461489A (en) * | 1977-10-26 | 1979-05-17 | Toshiba Corp | Manufacture for semiconductor device |
| JPS5512756A (en) * | 1978-07-13 | 1980-01-29 | Nec Corp | Semiconductor device manufacturing method |
-
1981
- 1981-12-23 JP JP56206867A patent/JPS58108765A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS501675A (ja) * | 1973-05-07 | 1975-01-09 | ||
| JPS51123071A (en) * | 1975-04-18 | 1976-10-27 | Matsushita Electric Ind Co Ltd | Fabrication technique of semiconductor device |
| JPS5461489A (en) * | 1977-10-26 | 1979-05-17 | Toshiba Corp | Manufacture for semiconductor device |
| JPS5512756A (en) * | 1978-07-13 | 1980-01-29 | Nec Corp | Semiconductor device manufacturing method |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6252965A (ja) * | 1985-09-02 | 1987-03-07 | Toshiba Corp | 半導体装置の製造方法 |
| WO2004064161A1 (ja) * | 2003-01-14 | 2004-07-29 | Matsushita Electric Industrial Co., Ltd. | 半導体集積回路の製造方法および半導体集積回路 |
| US7084484B2 (en) | 2003-01-14 | 2006-08-01 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit |
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