JPS6153762A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS6153762A JPS6153762A JP59174962A JP17496284A JPS6153762A JP S6153762 A JPS6153762 A JP S6153762A JP 59174962 A JP59174962 A JP 59174962A JP 17496284 A JP17496284 A JP 17496284A JP S6153762 A JPS6153762 A JP S6153762A
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Classifications
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、半導体集積回路装置技術さらにはバイポー
ラトランジスタとＭＯＳ電界効果１、ランジスタとが同
一の半導体基体に形成されるＢｉ−ＣＭＯＳ型半導体集
積回路′！Ａ置に適用して特に有効な技術に関するもの
である。
ラトランジスタとＭＯＳ電界効果１、ランジスタとが同
一の半導体基体に形成されるＢｉ−ＣＭＯＳ型半導体集
積回路′！Ａ置に適用して特に有効な技術に関するもの
である。
〔１ｘ景技術〕
バイポーラトランジスタとＭＯＳ’Ｒ界効果トランジス
タとが同一の半導体基体に形成される半導体集積回路’
Ａ置としては、例えば特開昭５５−１６５６６９号公報
に記載されている。同公報に記載された半導体集積回路
装置は、ｐ型半導体基板に同じ導電型のｐ型半心体エピ
タキシャルｍを形成してなる半導体基体を用い、この半
導体基体にバイポーラトランジスタとＭＯＳ’？Ｓ界効
果１〜ランジスタを形成する。
タとが同一の半導体基体に形成される半導体集積回路’
Ａ置としては、例えば特開昭５５−１６５６６９号公報
に記載されている。同公報に記載された半導体集積回路
装置は、ｐ型半導体基板に同じ導電型のｐ型半心体エピ
タキシャルｍを形成してなる半導体基体を用い、この半
導体基体にバイポーラトランジスタとＭＯＳ’？Ｓ界効
果１〜ランジスタを形成する。
しかしかかる技術においては、各素子形成領域間をそれ
ぞれ分ｔｉｌｔ層によって電気的に分離する構成である
ため、その分離用拡散層の広がりによって、高度の微、
１．＋ｌｌ化が困芝である、という問題点が生ずるとい
うことが本発明者によって明らかとされた。
ぞれ分ｔｉｌｔ層によって電気的に分離する構成である
ため、その分離用拡散層の広がりによって、高度の微、
１．＋ｌｌ化が困芝である、という問題点が生ずるとい
うことが本発明者によって明らかとされた。
そのほか、各素子形成領域の間にランチアップの原因と
なる寄生サイリスタが形成されやすい、というような問
題が生ずることも本発明者によって明らかとされた。
なる寄生サイリスタが形成されやすい、というような問
題が生ずることも本発明者によって明らかとされた。
この発明の目的は、分離用の拡散層を特に設けずとも、
バイポーラトランジスタ同士あるいはバイポーラトラン
ジスタとＭＯＳ電界効果トランジスタ間の電気的な分離
を確保することができ、これにより高度の微細化と製造
工程の簡略化が達成できるようにした半導体集積回路装
置技術を提供するものである。
バイポーラトランジスタ同士あるいはバイポーラトラン
ジスタとＭＯＳ電界効果トランジスタ間の電気的な分離
を確保することができ、これにより高度の微細化と製造
工程の簡略化が達成できるようにした半導体集積回路装
置技術を提供するものである。
この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明かにな
るであろう。
ついては、本明細書の記述および添附図面から明かにな
るであろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
を簡単に説明すれば、下記のとおりである。
すなわち、第１８電型の半導体基板と半導体エピタキシ
ャル層からなる半導体基体を用い、この半導体基板に第
２導電型の埋込層とウェルを形成して、そのウェルにバ
イポーラトランジスタを形成するとともに、そのウェル
を埋込層に連続させることにより、バイポーラトランジ
スタ同士あるいはバイポーラトランジスタとＭＯｓ電界
効果トランジスタ間の分離を上記基板と上記エピタキシ
ャル層によってなさしめるようにし、これにより分離用
の拡散層を不要にして、高度の微細化と製造工程の簡略
化を可能にする、という目的を達成するものである。
ャル層からなる半導体基体を用い、この半導体基板に第
２導電型の埋込層とウェルを形成して、そのウェルにバ
イポーラトランジスタを形成するとともに、そのウェル
を埋込層に連続させることにより、バイポーラトランジ
スタ同士あるいはバイポーラトランジスタとＭＯｓ電界
効果トランジスタ間の分離を上記基板と上記エピタキシ
ャル層によってなさしめるようにし、これにより分離用
の拡散層を不要にして、高度の微細化と製造工程の簡略
化を可能にする、という目的を達成するものである。
以下、この発明の代表的な実施例を図面を参照しながら
説明する６ なお、図面において同一符号は同一あるいは相当部分を
示す。
説明する６ なお、図面において同一符号は同一あるいは相当部分を
示す。
第１図はこの発明による半導体集積回路装置の要部にお
ける一実施例を示す。
ける一実施例を示す。
同図に示す半導体集積回路装置は、先ず、第１導゛こ型
半４括仮としてのＰ−型シリコン半導体基Ｆｉ、Ｈに第
１導電型半導体エピタキシャル層としてのＰ−型シリコ
ンエピタキシャル層４を形成してなる半導体鋸板を用い
る。
半４括仮としてのＰ−型シリコン半導体基Ｆｉ、Ｈに第
１導電型半導体エピタキシャル層としてのＰ−型シリコ
ンエピタキシャル層４を形成してなる半導体鋸板を用い
る。
次に上記載板１と上記エピタキシャル層４の間には複数
のｎ十型埋込層２１，２２がそれぞれ島状に拡散・形成
されている。また、エピタキシャル層４には複数のｎ型
ウェル５１，５２がそれぞれ表面から島状に拡散・形成
されている。そして、各ｎ型ウェル５１，５２はそれぞ
れ対応する位置のｎ十型埋込層２１，２２と互いに連続
させられている。
のｎ十型埋込層２１，２２がそれぞれ島状に拡散・形成
されている。また、エピタキシャル層４には複数のｎ型
ウェル５１，５２がそれぞれ表面から島状に拡散・形成
されている。そして、各ｎ型ウェル５１，５２はそれぞ
れ対応する位置のｎ十型埋込層２１，２２と互いに連続
させられている。
埋込層２１とウェル５１が形成された領域ａｌには、Ｐ
型ベース拡散層７１．ｎ＋型エミソク拡散層８０、ｎ十
型コレクタ集電用拡散層８１、多結晶シリコン′ｌ￥！
極６１およびアルミニウムｆｆｉ １１９１．９２など
がそれぞれ形成されることによって、ｎｐｎ型バイポー
ラトランジスタＱｌが形成されている。
型ベース拡散層７１．ｎ＋型エミソク拡散層８０、ｎ十
型コレクタ集電用拡散層８１、多結晶シリコン′ｌ￥！
極６１およびアルミニウムｆｆｉ １１９１．９２など
がそれぞれ形成されることによって、ｎｐｎ型バイポー
ラトランジスタＱｌが形成されている。
また、埋込層２２とウェル５２が形成された領域ａ３に
は、ｐ型ソース・ドレイン拡散層７２゜７２、多結晶シ
リコンゲート６２Ｊ３よびアルミニウム化１１９４．９
４などがそれぞれ形成されることによって、Ｐチャンネ
ルＭ ＯＳ 電界効果トランジスタＭ２が形成されてい
る。
は、ｐ型ソース・ドレイン拡散層７２゜７２、多結晶シ
リコンゲート６２Ｊ３よびアルミニウム化１１９４．９
４などがそれぞれ形成されることによって、Ｐチャンネ
ルＭ ＯＳ 電界効果トランジスタＭ２が形成されてい
る。
さらに、領域ａ１とａ３の間のエピタキシャルｍ４の部
分には、ｎ十型ソース・ドレイン拡散ｍ８２．８２、多
結晶シリコンゲー１−６２およびアルミニウム電極９３
．９３などがそれぞれ形成されることによって、ｎチャ
ンネルＭＯＳ電界効果１〜ランジスタＭ１が形成されて
いる。
分には、ｎ十型ソース・ドレイン拡散ｍ８２．８２、多
結晶シリコンゲー１−６２およびアルミニウム電極９３
．９３などがそれぞれ形成されることによって、ｎチャ
ンネルＭＯＳ電界効果１〜ランジスタＭ１が形成されて
いる。
なお、３はエピタキシャル層４の表面を酸化してなるシ
リコン酸化膜を、３１はＨＬＤ膜（高温低圧下で形成さ
れるシリコン酸化膜）をそれぞれ示す。
リコン酸化膜を、３１はＨＬＤ膜（高温低圧下で形成さ
れるシリコン酸化膜）をそれぞれ示す。
さて、以上のように溝成された半導体集積回路装置では
、例えば領域ａ１と８３の間は、Ｐ−型シリコン半導体
基板１とＰ−型シリコンエピタキシャル層４によって互
いに逆バイアスされ、これにより電気的な分離が行なわ
れている。つまり、Ｐ−型シリコン半導体基板１とｐ−
型シリコンエピタキシャル包４があたかも分離用拡散層
として機能し、これにより特別に分離用拡散層を形成せ
ずとも、面領域ａ１とａ３・間の電気的な分離状態を確
保することができる。この結果、高度のＶｆｉ細化と製
造工程の簡略化がはかれるようになる。また、上記バイ
ポーラ１〜ランジスタＱ１を多数形成するような場合は
、上記埋込ｒ２１と上記ウェル５１をそれぞれ互いに連
続させた状態で島状に形成するだけでもって、バイポー
ラトランジスタ同士の電気的な分望を皿単に行なうこと
ができる。
、例えば領域ａ１と８３の間は、Ｐ−型シリコン半導体
基板１とＰ−型シリコンエピタキシャル層４によって互
いに逆バイアスされ、これにより電気的な分離が行なわ
れている。つまり、Ｐ−型シリコン半導体基板１とｐ−
型シリコンエピタキシャル包４があたかも分離用拡散層
として機能し、これにより特別に分離用拡散層を形成せ
ずとも、面領域ａ１とａ３・間の電気的な分離状態を確
保することができる。この結果、高度のＶｆｉ細化と製
造工程の簡略化がはかれるようになる。また、上記バイ
ポーラ１〜ランジスタＱ１を多数形成するような場合は
、上記埋込ｒ２１と上記ウェル５１をそれぞれ互いに連
続させた状態で島状に形成するだけでもって、バイポー
ラトランジスタ同士の電気的な分望を皿単に行なうこと
ができる。
また、領域ａ１におけるウェル５１はバイポーラトラン
ジスタＱ１のコレクタ領域をなすが、このウェル５１が
その下のｎ生型埋込層２１と連続することにより、その
コレクタ領域に寄生する等価直列抵抗が大幅に低減させ
られ、これによりそのバイポーラトランジスタＱ１の特
性を向上させることができる。またバイポーラトランジ
スタＱ１はグラフ１−ベースとなっており、ベース広が
り抵抗ｒ ｂ ｂ’ の低減また高打化が達成できる。
ジスタＱ１のコレクタ領域をなすが、このウェル５１が
その下のｎ生型埋込層２１と連続することにより、その
コレクタ領域に寄生する等価直列抵抗が大幅に低減させ
られ、これによりそのバイポーラトランジスタＱ１の特
性を向上させることができる。またバイポーラトランジ
スタＱ１はグラフ１−ベースとなっており、ベース広が
り抵抗ｒ ｂ ｂ’ の低減また高打化が達成できる。
さらに、上述した実施例では、ＰチャンネルＭ○Ｓ電界
効果トランジスタＭ２が形成される領域ａ３などにおい
て、ウェル５２を埋込層２２に連続させることにより、
ｎｐｎｐ接合による寄生サイリスタが形成されずらくな
り、これによりラッチアップなどが確実に防止されるよ
うになるという効果も併せて得ることができるようにな
る。
効果トランジスタＭ２が形成される領域ａ３などにおい
て、ウェル５２を埋込層２２に連続させることにより、
ｎｐｎｐ接合による寄生サイリスタが形成されずらくな
り、これによりラッチアップなどが確実に防止されるよ
うになるという効果も併せて得ることができるようにな
る。
次に、上述した実施例の半導体集積回路装置の製造工程
の一例を、その主要な工程順に示Ｖ。
の一例を、その主要な工程順に示Ｖ。
先ず、第２図に示すように、Ｐ−型シリコン、＋Ｉ／。
導体基板１の所定部分にｎ十型埋込層２＋、２２を形成
するための不純物を、酸化膜３をマスフレ；して、選択
的に打込む。
するための不純物を、酸化膜３をマスフレ；して、選択
的に打込む。
次に、第３図示すように、Ｐ−型シリコン半導体基板１
上にＰ−型シリコンエピタキシャル層４を形成する。こ
の段階にて、第２図において打込んだ不純物が上下刃向
に拡散してｎ十型埋込層２１．２２が形成される。
上にＰ−型シリコンエピタキシャル層４を形成する。こ
の段階にて、第２図において打込んだ不純物が上下刃向
に拡散してｎ十型埋込層２１．２２が形成される。
この後、第１１図に示すように、ｎ生型埋込層２１．２
２の上にそれぞれｎ型ウェル５１，５２を拡散・形成し
、さらに所定部分に多結晶シリコン電極６１および多結
晶シリコンゲー１−６２゜６２をそれぞれパターニング
形成する。なお、多結晶シリコン電＋ＪｉＡ６１の部分
の酸化膜３には′工極取出用の開孔をあらかじめ形成す
る。また、多結晶シリコンゲート６２，６２の下にはそ
れぞれ薄いゲート酸化膜を前もって形成する。
２の上にそれぞれｎ型ウェル５１，５２を拡散・形成し
、さらに所定部分に多結晶シリコン電極６１および多結
晶シリコンゲー１−６２゜６２をそれぞれパターニング
形成する。なお、多結晶シリコン電＋ＪｉＡ６１の部分
の酸化膜３には′工極取出用の開孔をあらかじめ形成す
る。また、多結晶シリコンゲート６２，６２の下にはそ
れぞれ薄いゲート酸化膜を前もって形成する。
さらに、第５図に示すように、ウェル５１゜５２が形成
された部分にて、多結晶シリコン電極６１および多結晶
シリコンゲー；〜６２．６２をそれぞれマスクの一部と
してボロンをイオン打込、アニールすることにより、Ｐ
型グラフ１−ベース拡散ｍ７１およびｐ型ソース・ドレ
イン拡散層７２゜７２を自己整合により形成する。
された部分にて、多結晶シリコン電極６１および多結晶
シリコンゲー；〜６２．６２をそれぞれマスクの一部と
してボロンをイオン打込、アニールすることにより、Ｐ
型グラフ１−ベース拡散ｍ７１およびｐ型ソース・ドレ
イン拡散層７２゜７２を自己整合により形成する。
続いて、第６図に示すように例えばリン（ｐ）をインプ
ラ、アニールしてｎ十型エミッタ拡散届８０、ｎ生型コ
レクタ集電用拡散層３１．ｎ＋型ソース・ドレイン拡散
層８２．８２を同時に拡散形成する。
ラ、アニールしてｎ十型エミッタ拡散届８０、ｎ生型コ
レクタ集電用拡散層３１．ｎ＋型ソース・ドレイン拡散
層８２．８２を同時に拡散形成する。
そして、第７図に示すように、アルミニウム化（仮９１
，９２，９３，９３．９／１．９４をそれぞれ所定の部
分にパターニング形成することにより、ｎｐｎ型バイポ
ーラトランジスタＱ１、ｎチャンネルＭＯＳ電界効果ト
ランジスタＭ１およびＰチャンネルＭＯＳ電界逆果トラ
ンジスタＭ２がそれぞれ形成される。
，９２，９３，９３．９／１．９４をそれぞれ所定の部
分にパターニング形成することにより、ｎｐｎ型バイポ
ーラトランジスタＱ１、ｎチャンネルＭＯＳ電界効果ト
ランジスタＭ１およびＰチャンネルＭＯＳ電界逆果トラ
ンジスタＭ２がそれぞれ形成される。
以上のようにして、第１図に示した゛１丘心棒集積回路
装置が比較的簡単な工程でもつで形成される。
装置が比較的簡単な工程でもつで形成される。
（１）第１芯電型の半導体基板と半導体エピタキシャル
層からなる半心体暴体を用い、この半導体基体に第２導
電型の埋込層とウェルを形成しで、そのウェルにバイポ
ーラトランジスタを形成するとともに、そのウェルを埋
込層に連続させることにより、バイポーラ１〜ランジス
タ同士あるいはバイボーラトランジスタとＭＯＳ電界効
果）−ランジスタ間の分画を上記基板と上記エピタキシ
ャル層によ−〕でなさしめるようにすることができ、こ
れにより分皿用の拡散層を不要にして、高度の微細化と
製造工程の簡略化が可能になる、という効果が得られる
。
層からなる半心体暴体を用い、この半導体基体に第２導
電型の埋込層とウェルを形成しで、そのウェルにバイポ
ーラトランジスタを形成するとともに、そのウェルを埋
込層に連続させることにより、バイポーラ１〜ランジス
タ同士あるいはバイボーラトランジスタとＭＯＳ電界効
果）−ランジスタ間の分画を上記基板と上記エピタキシ
ャル層によ−〕でなさしめるようにすることができ、こ
れにより分皿用の拡散層を不要にして、高度の微細化と
製造工程の簡略化が可能になる、という効果が得られる
。
（２）さらに、ＭＯＳｆｆｉ界効果トランジスタが形成
されるウェルを埋込層に連続させることにより、ラッチ
アップの原因となる寄生サイリスタの形成を確実に防ぐ
ことができるようになる。という効果が得られる。
されるウェルを埋込層に連続させることにより、ラッチ
アップの原因となる寄生サイリスタの形成を確実に防ぐ
ことができるようになる。という効果が得られる。
（３）バイポーラトランジスタのベースをグラフ１−ベ
ースにてきｒ ｂ ｂ’ の低減、高ｆＴ化が可能とな
る。
ースにてきｒ ｂ ｂ’ の低減、高ｆＴ化が可能とな
る。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、この発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。例えば、上記Ｐ−型
シリコン半導体基板。
具体的に説明したが、この発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。例えば、上記Ｐ−型
シリコン半導体基板。
Ｐ−型シリコンエピタキシャルＪ’Ｌ ｎ生型埋込暦。
ｎ型ウェルはそれぞれ、ｎ−型シリコン半導体法板、ｎ
−型シリコンエピタキシャルＪｉＥ７．ｐ生型埋込Ｊ’
２７．ｐ型ウェルであってもよい。
−型シリコンエピタキシャルＪｉＥ７．ｐ生型埋込Ｊ’
２７．ｐ型ウェルであってもよい。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるバイポーラトランジ
スタとＭＯＳ電界効果トランジスタとが形成されるＢｉ
−ＣＭＯＳ型Ｏ３型半心路装置の技術に適用した場合に
ついて説明したが。
をその背景となった利用分野であるバイポーラトランジ
スタとＭＯＳ電界効果トランジスタとが形成されるＢｉ
−ＣＭＯＳ型Ｏ３型半心路装置の技術に適用した場合に
ついて説明したが。
それに限定されるものではなく、例えば、ＩＴＬが形成
される半導体集積回路装置などにも適用できる。
される半導体集積回路装置などにも適用できる。
第１図はこの発明による半導体集積回路装置の要部にお
ける一実施例を示す断面図、 第２図から第７図までは第１図に示した半導体集積口ｊ
！＆装置の製造工程の一例を主要な工程順にρ 示す断面図である。 １・・・第１導電型半導体基板（ｐ−型シリコン半導体
基板）、２１．２２・・・第２導電型埋込層（ｎ＋型埋
込層）、４・・・第１導電型半導体エピタキシャル層）
、５１．５２・・・第２原電型ウェル（ｎ型ウェル）、
Ｑｌ・・・ｎｐｎ型バイポーラトランジスタ、Ｍｌ・・
・ｎチャンネルＭＯＳ電界効果トランジスタ、Ｎ２・・
ＰチャンネルＭＯＳ電界効果トランジスタ。
ける一実施例を示す断面図、 第２図から第７図までは第１図に示した半導体集積口ｊ
！＆装置の製造工程の一例を主要な工程順にρ 示す断面図である。 １・・・第１導電型半導体基板（ｐ−型シリコン半導体
基板）、２１．２２・・・第２導電型埋込層（ｎ＋型埋
込層）、４・・・第１導電型半導体エピタキシャル層）
、５１．５２・・・第２原電型ウェル（ｎ型ウェル）、
Ｑｌ・・・ｎｐｎ型バイポーラトランジスタ、Ｍｌ・・
・ｎチャンネルＭＯＳ電界効果トランジスタ、Ｎ２・・
ＰチャンネルＭＯＳ電界効果トランジスタ。
Claims (1)
- 【特許請求の範囲】 １、バイポーラトランジスタとＭＯＳ電界効果トランジ
スタとが同一の半導体基体に形成された半導体集積回路
装置であって、第１導電型半導体基板上に第１導電型半
導体エピタキシャル層を形成してなる半導体基板を用い
、上記基板と上記エピタキシャル層の間に複数の第２導
電型埋込層をそれぞれ島状に形成する一方、上記エピタ
キシャル層に複数の第２導電型ウェルをそれぞれ島状に
形成し、各第２電型ウェルにバイポーラトランジスタあ
るいはＭＯＳ電界効果トランジスタをそれぞれ形成する
とともに、バイポーラトランジスタが形成された第２導
電型ウェルの下に上記埋込層を形成し、かつその第２導
電型ウェルとその埋込層を互いに連続させたことを特徴
とする半導体集積回路装置。 ２、上記ＭＯＳ電界効果トランジスタが形成された第２
導電型ウェルの下に上記埋込層を形成し、かつその第２
導電型ウェルとその埋込層を互いに連続させたことを特
徴とする特許請求の範囲第１項記載の半導体集積回路装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59174962A JPS6153762A (ja) | 1984-08-24 | 1984-08-24 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59174962A JPS6153762A (ja) | 1984-08-24 | 1984-08-24 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6153762A true JPS6153762A (ja) | 1986-03-17 |
Family
ID=15987780
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59174962A Pending JPS6153762A (ja) | 1984-08-24 | 1984-08-24 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6153762A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61220453A (ja) * | 1985-03-23 | 1986-09-30 | エステイーシー ピーエルシー | 集積回路及びその製造方法 |
| JPH02271661A (ja) * | 1989-04-13 | 1990-11-06 | Toshiba Corp | 電荷転送デバイスを含む半導体装置の製造方法 |
| JPH03114235A (ja) * | 1989-05-22 | 1991-05-15 | Toshiba Corp | 電荷転送デバイスを含む半導体装置およびその製造方法 |
| JPH03276757A (ja) * | 1990-03-27 | 1991-12-06 | Nec Corp | 半導体装置 |
| US5121185A (en) * | 1987-10-09 | 1992-06-09 | Hitachi, Ltd. | Monolithic semiconductor IC device including blocks having different functions with different breakdown voltages |
-
1984
- 1984-08-24 JP JP59174962A patent/JPS6153762A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61220453A (ja) * | 1985-03-23 | 1986-09-30 | エステイーシー ピーエルシー | 集積回路及びその製造方法 |
| US5121185A (en) * | 1987-10-09 | 1992-06-09 | Hitachi, Ltd. | Monolithic semiconductor IC device including blocks having different functions with different breakdown voltages |
| JPH02271661A (ja) * | 1989-04-13 | 1990-11-06 | Toshiba Corp | 電荷転送デバイスを含む半導体装置の製造方法 |
| JPH03114235A (ja) * | 1989-05-22 | 1991-05-15 | Toshiba Corp | 電荷転送デバイスを含む半導体装置およびその製造方法 |
| JPH03276757A (ja) * | 1990-03-27 | 1991-12-06 | Nec Corp | 半導体装置 |
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