JPH0722527A

JPH0722527A - 半導体装置およびその製造方法

Info

Publication number: JPH0722527A
Application number: JP16684193A
Authority: JP
Inventors: Toshihiko Mano; 敏彦真野
Original assignee: Toyoda Automatic Loom Works Ltd
Current assignee: Toyota Industries Corp
Priority date: 1993-07-06
Filing date: 1993-07-06
Publication date: 1995-01-24

Abstract

(57)【要約】【目的】同一基板上にアナログ的な動作をさせるバイ
ポーラ系のトランジスタとロジック回路とを形成した半
導体装置の面積を縮小し、さらにその半導体装置の製造
工程数を少なくする。【構成】ｐ^-型半導体基板１上に、ｎＳＩＴ２、ｎＭ
ＯＳトランジスタ５、およびｐＭＯＳトランジスタ６を
形成する。この半導体装置の製造工程では、ｎＳＩＴ２
のｐ^-型チャネル層１４ＡとｎＭＯＳトランジスタ５の
ｐ^-型ウェル領域１４Ｎとを同時に形成し、ｎＳＩＴ２
のｐ⁺型ゲート領域１５ＡとｐＭＯＳトランジスタ６の
ｐ⁺型ソース領域１５Ｐおよびｐ⁺型ドレイン領域１５
Ｐ’とを同時に形成し、ｎＳＩＴ２のソースポリシリコ
ン電極１８ＡとｎＭＯＳトランジスタ５のゲート電極１
８ＮとｐＭＯＳトランジスタ６のゲート電極１８Ｐとを
同時に形成し、さらにｎＳＩＴ２のｎ⁺型ソース領域１
６ＡとｎＭＯＳトランジスタ５のｎ⁺型ソース領域１６
Ｎおよびｎ⁺型ドレイン領域１６Ｎ’とを同時に形成す
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、バイポーラ系トランジ
スタとＭＯＳトランジスタとを同一基板上に形成した半
導体装置およびその製造方法に係わる。

【０００２】

【従来の技術】エレクトロニクス産業を支える半導体技
術の発展はめざましく、あらゆる分野に利用されてい
る。そして、大電力化、高速化などの用途に応じて、さ
まざまな開発が行われている。また、各種電子機器の小
型化の要望を満たすために、半導体装置の集積化も進め
られている。

【０００３】図５に、比較的大きな電力を扱い、かつ高
速スイッチングが可能なバイポーラ系静電誘導トランジ
スタと、その静電誘導トランジスタの駆動制御などを行
うロジック回路とを同一基板上に形成した半導体装置を
示す。

【０００４】同図は、ｐ^-型半導体基板１の表面部に、
バイポーラ系ｎ型静電誘導トランジスタ２（以下、単に
ｎＳＩＴ２と呼ぶ）と、キャパシタ３と、ロジック回路
として２つのラテラル型ｐｎｐトランジスタ４が形成さ
れている半導体装置の断面を示している。

【０００５】各素子間、すなわち、ｎＳＩＴ２、キャパ
シタ３、ｐｎｐトランジスタ４どうしの間は、それぞれ
ｐ⁺型分離拡散領域１１Ａ，１１Ｂ，１１Ｃによって電
気的に分離されている。

【０００６】ｎＳＩＴ２は、ｐ^-型半導体基板１の表面
部に形成されているｎ^-型エピタキシャル層１３Ａの底
部にｎ⁺型埋込み層１２Ａを有する。そして、ｎ^-型エ
ピタキシャル層１３Ａの表面部には、ｐ^-型チャネル層
１４、そのｐ^-型チャネル層１４を取り囲むようにして
ｐ⁺型ゲート領域１５、ｐ^-型チャネル層１４の表面部
に選択的にｎ⁺型ソース領域１６、およびｎ^-型エピタ
キシャル層１３Ａの表面部でｐ⁺型ゲート領域１５から
所定間隔を隔てた位置にｎ⁺型ドレイン領域１７が形成
されている。

【０００７】さらに、ｎ⁺型ソース領域１６に接続して
ソースポリシリコン電極１８、ｎ⁺型ドレイン領域１７
に接続してドレインポリシリコン電極１９が形成されて
いる。また、ソースポリシリコン電極１８、ドレインポ
リシリコン電極１９、およびｐ⁺型ゲート領域１５に接
続して、それぞれ、ソース電極２０、ドレイン電極２
１、およびゲート電極２２が形成されている。なお、各
電極どうしの間は、フィールド酸化膜２３および層間絶
縁膜２４によって絶縁されている。

【０００８】キャパシタ３は、ｐ^-型半導体基板１の表
面部に形成されているｎ^-型エピタキシャル層１３Ｂの
底部にｎ⁺型埋込み層１２Ｂを有する。そして、ｎ^-型
エピタキシャル層１３Ｂの表面部には、ｐ⁺型半導体領
域３１が形成されている。また、ｐ⁺型半導体領域３１
表面の端部近傍に接続して電極３２が形成され、ｐ⁺型
半導体領域３１の上面でフィールド酸化膜２３よりも薄
いキャパシタ用酸化膜３３の上部に電極３４が形成され
ている。

【０００９】ｐｎｐトランジスタ４は、ｐ^-型半導体基
板１の表面部に形成されているｎ^-型エピタキシャル層
１３Ｃの底部にｎ⁺型埋込み層１２Ｃを有する。また、
ｎ^-型エピタキシャル層１３Ｃの表面部には、ｐ⁺型エ
ミッタ領域４１、ｐ⁺型エミッタ領域４１を取り囲むよ
うにしてｐ⁺型エミッタ領域４１から所定間隔を隔てて
ｐ⁺型コレクタ領域４２、およびｐ⁺型コレクタ領域４
２の外側のやや離れた位置にｎ⁺型ベース領域４３が形
成されている。そして、ｎ⁺型ベース領域４３に接続し
てベースポリシリコン電極４４が形成されており、さら
に、ｐ⁺型エミッタ領域４１、ｐ⁺型コレクタ領域４
２、およびベースポリシリコン電極４４に接続して、そ
れぞれ、エミッタ電極４５、コレクタ電極４６、および
ベース電極４７が形成されている。

【００１０】このように、従来は、アナログ的な動作を
行うバイポーラ系静電誘導型等のトランジスタと、ディ
ジタル制御を行うロジック回路とを同一基板上に形成す
る場合、一般に、ロジック回路はバイポーラ系トランジ
スタで構成していた。

【００１１】

【発明が解決しようとする課題】ところで、同一基板上
に複数のバイポーラトランジスタを形成する場合、各バ
イポーラトランジスタの動作が、隣接するバイポーラト
ランジスタからの影響を受けないようにするためには、
各バイポーラトランジスタ間を逆バイアス状態のｐｎ接
合によって分離することが一般的になっている。図５に
示す例おいては、ｐｎｐトランジスタ４，４間に形成さ
れているｐ⁺型分離拡散領域１１Ｃの電位をｎ^-型エピ
タキシャル層１３Ｃの電位よりも低く設定することによ
って、上記ｐｎｐトランジスタ４，４間の分離を行って
いる。

【００１２】図５では、ロジック回路を構成するラテラ
ル型のバイポーラトランジスタとして、ｐｎｐトランジ
スタ４を２個のみを描いているが、実際は多数形成され
ている。したがって、それら多数のバイポーラトランジ
スタを分離するためには、多数のｐ⁺型分離拡散領域１
１Ｃを形成しなければならない。

【００１３】ところが、このｐ⁺型分離拡散領域１１Ｃ
は、ｎ^-型エピタキシャル層１３Ｃの表面からｐ^-型半
導体基板１に達するように深く拡散されるので、必然的
に横方向にも拡散されてしまう。このため、各バイポー
ラトランジスタ間を分離するために形成した領域の面積
が半導体装置全体に対して大きくなり、実際の素子を形
成できる面積が相対的に小さくなってしまうので、半導
体装置の面積効率が悪いという問題が生じていた。

【００１４】本発明は上記問題を解決するものであり、
同一基板上にアナログ的な動作をさせるバイポーラ系の
トランジスタとロジック回路とを形成した半導体装置の
面積を縮小し、さらに少ない工程数でその半導体装置を
製造する方法を提供することを目的とする。

【００１５】

【課題を解決するための手段】本発明の請求項１に記載
の半導体装置は、第１導電型の低不純物濃度半導体領域
とその第１導電型の低不純物濃度半導体領域を取り囲む
ようにして形成した第１導電型の高不純物濃度半導体領
域と上記第１導電型の低不純物濃度半導体領域内の表面
部に形成した第２導電型の半導体領域とその第２導電型
の半導体領域の表面に接続する第２導電型のポリシリコ
ン電極とを有するトランジスタと、第１導電型チャネル
ＭＯＳトランジスタと、第２導電型チャネルＭＯＳトラ
ンジスタとを同一半導体基板上に形成した半導体装置を
前提とする。

【００１６】上記半導体基板上に第１および第２導電型
チャネルＭＯＳトランジスタと共に形成する上記トラン
ジスタは、たとえば静電誘導トランジスタ（ＳＩＴ）で
ある。この場合、上記第１導電型の低不純物濃度半導体
領域、第１導電型の高不純物濃度半導体領域、第２導電
型の半導体領域、および第２導電型のポリシリコン電極
は、それぞれＳＩＴのチャネル層、ゲート領域、ソース
領域、およびソースポリシリコン電極に対応する。

【００１７】そして、上記第１導電型の低不純物濃度半
導体領域と上記第２導電型チャネルＭＯＳトランジスタ
のウェル領域とを同一工程で形成し、上記第１導電型の
高不純物濃度半導体領域と上記第１導電型チャネルＭＯ
Ｓトランジスタのソース領域およびドレイン領域とを同
一工程で形成し、上記第２導電型の半導体領域と上記第
２導電型チャネルＭＯＳトランジスタのソース領域およ
びドレイン領域とを同一工程で形成し、上記第２導電型
のポリシリコン電極と上記第１および第２導電型チャネ
ルＭＯＳトランジスタのゲート電極とを同一工程で形成
する。

【００１８】請求項２に記載の半導体装置は、請求項１
に記載の半導体装置を前提とし、上記第１および第２導
電型チャネルＭＯＳトランジスタを上記半導体基板の上
面に形成した第２導電型のエピタキシャル層の表面に形
成し、その第２導電型のエピタキシャル層に接続して第
２導電型の埋込み層を形成する。

【００１９】本発明の請求項３に記載の半導体装置の製
造方法は、第１導電型の低不純物濃度半導体領域とその
第１導電型の低不純物濃度半導体領域を取り囲むように
して形成した第１導電型の高不純物濃度半導体領域と上
記第１導電型の低不純物濃度半導体領域内の表面部に形
成した第２導電型の半導体領域とその第２導電型の半導
体領域の表面に接続する第２導電型のポリシリコン電極
とを有するトランジスタと、第１導電型チャネルＭＯＳ
トランジスタと、第２導電型チャネルＭＯＳトランジス
タとを同一半導体基板上に形成した半導体装置の製造方
法を前提とする。また、請求項１に記載の半導体装置と
同様に、上記トランジスタは、たとえば静電誘導トラン
ジスタ（ＳＩＴ）である。

【００２０】そして、上記第１導電型の低不純物濃度半
導体領域と上記第２導電型チャネルＭＯＳトランジスタ
のウェル領域を同時に形成する第１の工程と、上記第１
導電型の高不純物濃度半導体領域と上記第１導電型チャ
ネルＭＯＳトランジスタのソース領域およびドレイン領
域とを同時に形成する第２の工程と、上記第１および第
２導電型チャネルＭＯＳトランジスタのゲート酸化膜を
形成する第３の工程と、上記ポリシリコン電極と上記第
１および第２導電型チャネルＭＯＳトランジスタのゲー
ト電極とを同時に形成する第４の工程と、上記第２導電
型の半導体領域と上記第２導電型チャネルＭＯＳトラン
ジスタのソース領域およびドレイン領域とを同時に形成
する第５の工程とを有する。

【００２１】

【作用】本発明の半導体装置においては、静電誘導トラ
ンジスタなどのアナログ的動作をさせるトランジスタ
（以下、便宜上ＳＩＴとして説明する）と共に上記半導
体基板上に形成されるロジック回路部を、ＭＯＳトラン
ジスタで構成する。このとき、各ＭＯＳトランジスタど
うしを互いに電気的に分離するための領域が不要にな
り、ロジック回路部を小さな面積で形成することができ
る。したがって、半導体装置のチップ面積が縮小され
る。

【００２２】また、上記ＭＯＳトランジスタは、第１お
よび第２導電型（ｐ型およびｎ型）チャネルの双方を含
んでいるため、それらＭＯＳトランジスタによって構成
されるロジック回路の設計を柔軟に行える。

【００２３】さらに、その製造方法においては、ＳＩＴ
のチャネル層と第２導電型チャネルＭＯＳトランジスタ
のウェル領域とを同時に形成し、ＳＩＴのゲート領域と
第１導電型チャネルＭＯＳトランジスタのソース領域お
よびドレイン領域とを同時に形成し、ＳＩＴのソースポ
リシリコン電極と第１および第２導電型チャネルＭＯＳ
トランジスタのゲート電極とを同時に形成し、ＳＩＴの
ソース領域と第２導電型チャネルＭＯＳトランジスタの
ソース領域およびドレイン領域とを同時に形成するの
で、少ない工程数で上記半導体装置を製造できる。

【００２４】

【実施例】以下、本発明の実施例を図面を参照しながら
説明する。なお、従来技術を示した図５中の符号と同じ
符号を付けた領域は、同じ領域を表す。

【００２５】本実施例においては、ｐ^-型半導体基板１
上に、ｎ型静電誘導トランジスタ２（以下、ｎＳＩＴ２
という）と、キャパシタ３と、ｐｎｐ型トランジスタ４
と、ｎチャネルＭＯＳトランジスタ５（以下、ｎＭＯＳ
トランジスタ５という）と、ｐチャネルＭＯＳトランジ
スタ６（以下、ｐＭＯＳトランジスタ６という）とを形
成した半導体装置について説明する。ここで、この半導
体装置のロジック回路は、ｎＭＯＳトランジスタ５およ
びｐＭＯＳトランジスタ６によって構成される。なお、
以下の説明においては、この半導体装置の要部であるｎ
ＳＩＴ２と、ｎＭＯＳトランジスタ５およびｐＭＯＳト
ランジスタ６の製造工程を中心に説明する。

【００２６】まず、図１（ａ）に示すように、ｐ^-型半
導体基板１の表面にｎ⁺型埋込み層１２Ａ，１２Ｂ，１
２Ｃ，および１２Ｆを形成するためのｎ型不純物を選択
的に導入する。そして、その上面に、５×１０¹⁴〜１×
１０¹⁵程度の不純物濃度で、ｎ^-型エピタキシャル層を
成長させる。（このｎ^-型エピタキシャル層は、後述す
るｐ⁺型分離拡散領域１１Ａによって分離され、ｎ^-型
エピタキシャル層１３Ａ，１３Ｂ，１３Ｃ，および１３
Ｆを構成するものであり、ここでは、符号をつけない）この後、上記ｎ^-型エピタキシャル層の表面に、一様に
シリコン酸化膜（不図示）を形成する。そして、そのシ
リコン酸化膜を選択的に除去し、さらに、そのシリコン
酸化膜をマスクとして、ｐ型不純物を上記ｎ^-型エピタ
キシャル層の表面に導入する。このｐ型不純物をｐ^-型
半導体基板１に達するようにドライブインさせてｐ⁺型
分離拡散領域１１Ａを形成する。このｐ⁺型分離拡散領
域１１Ａによって、上記ｎ^-型エピタキシャル層は、ｎ
^-型エピタキシャル層１３Ａ，１３Ｂ，１３Ｃ，および
１３Ｆに分離され、それぞれ、ｎＳＩＴ２、ｐｎｐ型ト
ランジスタ４、キャパシタ３、およびｎＭＯＳトランジ
スタ５とｐＭＯＳトランジスタ６を形成する領域とな
る。また、このとき同時に、ｐ^-型半導体基板１の表面
に導入されたｎ型不純物も拡散されて、それぞれｎ⁺型
埋込み層１２Ａ，１２Ｂ，１２Ｃ，および１２Ｆが形成
される。

【００２７】この後、図１（ｂ）に示すように、ふたた
びシリコン酸化膜（不図示）を一様に形成し、そのシリ
コン酸化膜を、ｎ^-型エピタキシャル層１３Ａおよび１
３Ｆの上部で選択的に除去する。そして、そのシリコン
酸化膜をマスクとし、一般的な手法を用いて、ｎ^-型エ
ピタキシャル層１３Ａおよび１３Ｆ内の表面部に、それ
ぞれ、ｎＳＩＴ２のｐ^-型チャネル層１４ＡおよびｎＭ
ＯＳトランジスタ５のｐ^-型ウェル領域１４Ｎを形成す
る。ここで、ｐ^-型チャネル層１４Ａは、２〜３μｍ程
度の深さに形成する。（第１の工程）続いて、図２（ａ）に示すように、ふたたびシリコン酸
化膜（不図示）を一様に形成し、ｎ^-型エピタキシャル
層１３Ａの上部でｐ^-型チャネル層１４Ａの端部に重な
るような領域、ｎ^-型エピタキシャル層１３Ｆの上部で
ｐ^-型ウェル領域１４Ｎの端部に重なるような領域、お
よびｎ^-型エピタキシャル層１３Ｆの上部の所定領域で
そのシリコン酸化膜を選択的に除去する。そして、その
シリコン酸化膜をマスクとしてｐ型不純物を導入した後
にそのｐ型不純物を拡散させる。このとき、ｎ^-型エピ
タキシャル層１３Ａの表面部にはｐ⁺型ゲート領域１５
Ａが形成されるが、このｐ⁺型ゲート領域１５Ａの形成
深さは、ｐ^-型チャネル層１４Ａの深さよりも深くなる
ように、２〜４μｍ程度で形成する。また、ｐ⁺型ゲー
ト領域１５Ａはｐ^-型チャネル層１４Ａを取り囲んでい
る。一方、ｎ^-型エピタキシャル層１３Ｆの表面部にお
いては、ｐ^-型ウェル領域１４Ｎの端部に接続してｐ⁺
型チャネルストッパ１５Ｆが形成される。そして、さら
にｎ^-型エピタキシャル層１３Ｆの表面部に、ｐＭＯＳ
トランジスタ６のｐ⁺型ソース領域１５Ｐ，ｐ⁺型ドレ
イン領域１５Ｐ’が、ｎＳＩＴ２のｐ⁺型ゲート領域１
５Ａの形成と同時に形成される。（第２の工程）なお、上記の例においては、ｐ^-型チャネル層１４Ａな
どを形成する工程と、ｐ⁺型ゲート領域１５Ａなどを形
成する工程とを分離しているが、次工程でシリコン酸化
膜２３を形成する時に、同時にドライブインさせてもよ
い。

【００２８】この後、各領域を形成したｎ^-型エピタキ
シャル層１３Ａ，１３Ｆの表面に、一様にシリコン酸化
膜（フィールド酸化膜）２３を形成する。次に、図２
（ｂ）に示すように、ｐ^-型ウェル領域１４Ｎの上部、
およびｐ⁺型ソース領域１５Ｐとｐ⁺型ドレイン領域１
５Ｐ’との間のｎ^-型エピタキシャル層１３Ｆ上部およ
びその近傍のフィールド酸化膜２３を選択的に除去し、
そのフィールド酸化膜２３を除去した領域の表面に、そ
れぞれゲート酸化膜５１および６１を形成する。（第３
の工程）続いて、図３（ａ）に示すように、ｐ^-型チャネル層１
４Ａの上部およびｐ⁺型ゲート領域１５Ａから所定間隔
を隔てたｎ^-型エピタキシャル層１３Ａの上部でフィー
ルド酸化膜２３を選択的に除去する。そして、フィール
ド酸化膜２３およびゲート酸化膜５１，６１の上面か
ら、ポリシリコン１８’を一様に堆積させる。このポリ
シリコン１８’の堆積法は、たとえばＣＶＤ法である。
ここで、フィールド酸化膜２３が選択的に除去されてい
る領域では、ポリシリコン１８’が各半導体領域（ｐ^-
型チャネル層１４Ａ，ｎ^-型エピタキシャル層１３Ａ）
の表面の一部に直接接続する。

【００２９】次に、図３（ｂ）に示すように、ポリシリ
コン１８’をエッチングによって選択的に除去し、ｐ^-
型チャネル層１４Ａに接続しているソースポリシリコン
電極１８Ａ、ｎ^-型エピタキシャル層１３Ａに接続して
いるドレインポリシリコン電極１９、ゲート酸化膜５１
の表面の中央部近傍に、ｎＭＯＳトランジスタ５のゲー
ト電極１８Ｎ、およびゲート酸化膜６１の表面でｐ⁺型
ソース領域１５Ｐからｐ⁺型ドレイン領域１５Ｐ’に跨
がるように、ｐＭＯＳトランジスタ６のゲート電極１８
Ｐを形成する。（第４の工程）さらに、図３（ｂ）において、上記第４の工程の後に、
ｎ型不純物を全面にイオン打込みする。このときのイオ
ン打込み加速エネルギーは、上記ｎ型不純物が上記各ポ
リシリコン電極であるポリシリコン層（ソースポリシリ
コン電極１８Ａなど）を通過することができ、かつ、そ
のポリシリコン層を通過した上記ｎ型不純物がゲート酸
化膜５１，６１を通過できない大きさである。また、そ
の加速エネルギーで打ち込まれた上記ｎ型不純物は、ゲ
ート酸化膜５１，６１を通過できるが、フィールド酸化
膜２３は通過できない。

【００３０】このような加速エネルギーでｎ型不純物を
イオン打込みすると、ソースポリシリコン電極１８Ａお
よびドレインポリシリコン電極１９を通過したｎ型不純
物が、それぞれ、ｐ^-型チャネル層１４Ａの表面部、お
よびｎ^-型エピタキシャル層１３Ａの表面部に注入され
る。また、ゲート電極１８Ｎが形成されていない領域の
ゲート酸化膜５１を通過したｎ型不純物は、ｐ^-型ウェ
ル領域１４Ｎの表面部に注入される。ところが、ゲート
電極１８Ｐを通過したｎ型不純物は、ゲート酸化膜６１
に遮られてｎ^-型エピタキシャル層１３Ｆには到達しな
い。さらに、その他に領域では、フィールド酸化膜２３
が形成されているため、ｎ型不純物が各半導体領域に到
達することはない。

【００３１】そして、これら各領域の表面部に注入され
たｎ型不純物を熱拡散させることによって、ｐ^-型チャ
ネル層１４Ａの表面部にｎ⁺型ソース領域１６Ａ、ｎ^-
型エピタキシャル層１３Ａの表面部にｎ⁺型ドレイン領
域１７、ｐ^-型ウェル領域１４Ｎの表面部にｎ⁺型ソー
ス領域１６Ｎおよびｎ⁺型ドレイン領域１６Ｎ’が形成
される。

【００３２】ｐ^-型チャネル層１４Ａの表面部のｎ⁺型
ソース領域１６Ａは、ｐ^-型チャネル層１４Ａを取り囲
むようにして形成されているｐ⁺型ゲート領域１５Ａか
ら、１〜２μｍを隔てて形成される。このことは、図３
（ａ）において、ｐ^-型チャネル層１４Ａの上部のフィ
ールド酸化膜２３を選択的に除去するためのマスク形状
を適当に設計することによって実現できる。また、ｎ⁺
型ソース領域１６Ｎおよびｎ⁺型ドレイン領域１６Ｎ’
とゲート電極１８Ｎとの位置関係は、ゲート酸化膜５１
上のゲート電極１８Ｎが、ｎ⁺型ソース領域１６Ｎおよ
びｎ⁺型ドレイン領域１６Ｎ’の端部に重なるような位
置まで伸びて形成されている。このようにして、ｎＳＩ
Ｔ２のｎ⁺型ソース領域１６Ａと、ｎＭＯＳトランジス
タ５のｎ ⁺型ソース領域１６Ｎおよびｎ⁺型ドレイン領
域１６Ｎ’とが同時に形成される。（第５の工程）なお、上記イオン打込みによって、ソースポリシリコン
電極１８Ａおよびドレインポリシリコン電極１９は、そ
れぞれｎ⁺型ソース領域１６Ａおよびｎ⁺型ドレイン領
域１７の表面に接続した状態となるが、それら電極１８
Ａ，１９を構成するポリシリコンには多量のｎ型不純物
が注入されるので、それぞれ電極として適当な抵抗値を
有するようになる。

【００３３】図３（ｂ）の工程の後に、図４に示すよう
に、ＰＳＧなどの層間絶縁膜２４を一様に形成する。そ
して、ソースポリシリコン電極１８Ａおよびドレインポ
リシリコン電極１９の上部で層間絶縁膜２４を選択的に
除去する。また、ｐ⁺型ゲート領域１５Ａ、ｎＭＯＳト
ランジスタ５のｎ⁺型ソース領域１６Ｎおよびｎ⁺型ド
レイン領域１６Ｎ’、ｐＭＯＳトランジスタ６のｐ⁺型
ソース領域１５Ｐおよびｐ⁺型ドレイン領域１５Ｐ’の
上部で，層間絶縁膜２４およびフィールド酸化膜２３を
選択的に除去する。

【００３４】この後、対応する各領域に接続して、それ
ぞれアルミニウムまたはアルミニウム・シリコン電極を
形成する。すなわち、ソースポリシリコン電極１８Ａに
接続してソース電極２０を形成し、ドレインポリシリコ
ン電極１９に接続してドレイン電極２１を形成する。ま
た、ｐ⁺型ゲート領域１５Ａの表面に接続してゲート電
極２２を形成する。さらに、ｎ⁺型ソース領域１６Ｎお
よびｎ⁺型ドレイン領域１６Ｎ’に接続して、それぞれ
ｎＭＯＳトランジスタ５のソース電極５２およびドレイ
ン電極５３を形成し、ｐ⁺型ソース領域１５Ｐおよびｐ
⁺型ドレイン領域１５Ｐ’に接続して、それぞれｐＭＯ
Ｓトランジスタ６のソース電極６２およびドレイン電極
６３を形成する。

【００３５】次に、図１〜図３の製造工程図で説明を省
略した部分の説明をする。キャパシタ３のｐ⁺型半導体
領域３１は、上記第２の工程において、ｎＳＩＴ２のｐ
⁺型ゲート領域１５Ａと同時に形成する。また、キャパ
シタ用酸化膜３３は、上記第３の工程において、ｎＭＯ
Ｓトランジスタ５のゲート酸化膜５１と同時に形成す
る。さらに、そのキャパシタ用酸化膜３３上のポリシリ
コン電極３５は、上記第４の工程において、ｎＳＩＴ２
のソースポリシリコン電極１８Ａと同時に形成する。そ
して、ポリシリコン電極３５に接続して電極３６を形成
し、さらにｐ⁺型半導体領域３１の表面に接続して電極
３２を形成する。

【００３６】ｐｎｐトランジスタ４のｐ⁺型エミッタ領
域４１およびｐ⁺型コレクタ領域４２は、上記第２の工
程において、ｎＳＩＴ２のｐ⁺型ゲート領域１５Ａと同
時に形成する。また、ｎ⁺型ベース領域４３は、上記第
５の工程において、ｎＳＩＴ２のｎ⁺型ソース領域１６
Ａと同時に形成する。さらに、ベースポリシリコン電極
４４は、上記第４の工程において、ｎＳＩＴ２のソース
ポリシリコン電極１８Ａと同時に形成する。そして、ｐ
⁺型エミッタ領域４１およびｐ⁺型コレクタ領域４２の
表面に接続して、それぞれエミッタ電極４５、コレクタ
電極４６を形成し、ベースポリシリコン電極４４に接続
してベース電極４７を形成する。

【００３７】上述のようにして形成されたｎＳＩＴ２
は、一例として示したｎ^-型エピタキシャル層１３Ａの
不純物濃度に対応して、ｐ⁺型ゲート領域１５Ａの深さ
やｐ⁺型ゲート領域１５Ａとｎ⁺型ソース領域１６Ａと
の間の距離が設計される。そして、上記実施例に示した
構造で形成することによって、バイポーラ動作をしなが
ら、ＳＩＴの特性が得られる。すなわち、ｐ^-型チャネ
ル層１４Ａの不純物濃度を通常のバイポーラトランジス
タのベース領域の不純物濃度よりも低く形成することに
よって増幅率が向上する。一般的には、このようにｐ^-
型チャネル層１４Ａの不純物濃度を低くすると、ソース
・ドレイン間でパンチスルーが起こりやすくなり、耐圧
が低下してしまう。ところが、上記構造のｎＳＩＴ２で
は、ｐ^-型チャネル層１４Ａを取り囲むようにして、か
つそのｐ^-型チャネル層１４Ａよりも深く形成されてい
る（図４の断面図では、ｐ^-型チャネル層１４Ａの左右
に形成されている）ｐ⁺型ゲート領域１５Ａから広がる
空乏層が互いに到達しあうことによって、上記耐圧を確
保している。

【００３８】本実施例に示した半導体装置においては、
上述したように、上記特性を有するｎＳＩＴ２の形成
と、ｎＭＯＳトランジスタ５およびｐＭＯＳトランジス
タ６の形成とを可能な限り共通工程で行っているので、
少ない工程数での製造が可能になる。

【００３９】また、ｎＭＯＳトランジスタ５およびｐＭ
ＯＳトランジスタ６が形成されているｎ^-型エピタキシ
ャル層１３Ｆの下部に接続してｎ⁺型埋込み層１２Ｆを
形成しているが、このｎ⁺型埋込み層１２Ｆは、ｐ^-型
半導体基板１、ｎ^-型エピタキシャル層１３Ｆ、および
ｐ⁺型ソース領域１５Ｐまたはｐ⁺型ドレイン領域１５
Ｐ’からなる寄生ｐｎｐトランジスタがオン状態となる
ことを防いだり、あるいは、ｎ^-型エピタキシャル層１
３Ｆの抵抗を下げることにより、ｎＭＯＳトランジスタ
５とｐＭＯＳトランジスタ６との間のラッチアップを防
いでいる。

【００４０】以上、上記実施例においては、ｎ型ＳＩＴ
とｐチャネルおよびｎチャネルのＭＯＳトランジスタを
同一半導体基板上に形成しているが、本発明はこれに限
ることはなく、同一半導体基板上にｐ型ＳＩＴとｐチャ
ネルおよびｎチャネルのＭＯＳトランジスタを形成する
場合にも適用可能である。

【００４１】

【発明の効果】本発明によれば、同一半導体基板上に静
電誘導型等のトランジスタと、ロジック回路とを形成す
る場合、ロジック回路を構成するトランジスタをＭＯＳ
トランジスタで構成したので、チップ面積が縮小する。

【００４２】また、上記ＭＯＳトランジスタとして、ｐ
チャネル型とｎチャネル型の双方が形成されるので、ロ
ジック回路の設計を柔軟に行える。さらに、上記静電誘
導型等のトランジスタの形成とｐチャネルおよびｎチャ
ネルＭＯＳトランジスタの形成とを多くの工程において
共通化したので、製造工程数が減少する。

【図面の簡単な説明】

【図１】本発明の一実施例の半導体装置の製造工程図
（その１）である。

【図２】本発明の一実施例の半導体装置の製造工程図
（その２）である。

【図３】本発明の一実施例の半導体装置の製造工程図
（その３）である。

【図４】本発明の一実施例の半導体装置の断面図であ
る。

【図５】従来の半導体装置の一例であり、静電誘導トラ
ンジスタとラテラル型ｐｎｐトランジスタとを同一半導
体基板上に形成した半導体装置の断面図である。

【符号の説明】

１ｐ^-型半導体基板２ｎ型静電誘導トランジスタ（ｎＳＩＴ）３キャパシタ４ｐｎｐトランジスタ５ｎチャネルＭＯＳトランジスタ（ｎＭＯＳトランジ
スタ）６ｐチャネルＭＯＳトランジスタ（ｐＭＯＳトランジ
スタ）１１Ａｐ⁺型分離拡散領域１２Ａ，Ｆｎ⁺型埋込み層１３Ａ，Ｆｎ^-型エピタキシャル層１４Ａｐ^-型チャネル層１４Ｎｐ^-型ウェル領域１５Ａｐ⁺型ゲート領域１５Ｐｐ⁺型ソース領域１５Ｐ’ｐ⁺型ドレイン領域１６Ａｎ⁺型ソース領域１６Ｎｎ⁺型ソース領域１６Ｎ’ｎ⁺型ドレイン領域１８Ａソースポリシリコン電極１８Ｐ，Ｎゲート電極５１，６１ゲート酸化膜

Claims

【特許請求の範囲】

【請求項１】第１導電型の低不純物濃度半導体領域と
該第１導電型の低不純物濃度半導体領域を取り囲むよう
にして形成した第１導電型の高不純物濃度半導体領域と
前記第１導電型の低不純物濃度半導体領域内の表面部に
形成した第２導電型の半導体領域と該第２導電型の半導
体領域の表面に接続する第２導電型のポリシリコン電極
とを有するトランジスタと、第１導電型チャネルＭＯＳ
トランジスタと、第２導電型チャネルＭＯＳトランジス
タとを同一半導体基板上に形成した半導体装置におい
て、前記第１導電型の低不純物濃度半導体領域と、前記第２
導電型チャネルＭＯＳトランジスタのウェル領域とを同
一工程で形成し、前記第１導電型の高不純物濃度半導体領域と、前記第１
導電型チャネルＭＯＳトランジスタのソース領域および
ドレイン領域とを同一工程で形成し、前記第２導電型の半導体領域と、前記第２導電型チャネ
ルＭＯＳトランジスタのソース領域およびドレイン領域
とを同一工程で形成し、前記第２導電型のポリシリコン電極と、前記第１および
第２導電型チャネルＭＯＳトランジスタのゲート電極と
を同一工程で形成することを特徴とする半導体装置。
【請求項２】前記第１および第２導電型チャネルＭＯ
Ｓトランジスタを前記半導体基板の上面に形成した第２
導電型のエピタキシャル層の表面に形成し、該第２導電
型のエピタキシャル層に接続して第２導電型の埋込み層
を形成することを特徴とする請求項１記載の半導体装
置。
【請求項３】第１導電型の低不純物濃度半導体領域と
該第１導電型の低不純物濃度半導体領域を取り囲むよう
にして形成した第１導電型の高不純物濃度半導体領域と
前記第１導電型の低不純物濃度半導体領域内の表面部に
形成した第２導電型の半導体領域と該第２導電型の半導
体領域の表面に接続する第２導電型のポリシリコン電極
とを有するトランジスタと、第１導電型チャネルＭＯＳ
トランジスタと、第２導電型チャネルＭＯＳトランジス
タとを同一半導体基板上に形成した半導体装置の製造方
法において、前記第１導電型の低不純物濃度半導体領域と前記第２導
電型チャネルＭＯＳトランジスタのウェル領域を同時に
形成する第１の工程と、前記第１導電型の高不純物濃度半導体領域と前記第１導
電型チャネルＭＯＳトランジスタのソース領域およびド
レイン領域とを同時に形成する第２の工程と、前記第１および第２導電型チャネルＭＯＳトランジスタ
のゲート酸化膜を形成する第３の工程と、前記ポリシリコン電極と前記第１および第２導電型チャ
ネルＭＯＳトランジスタのゲート電極とを同時に形成す
る第４の工程と、前記第２導電型の半導体領域と前記第２導電型チャネル
ＭＯＳトランジスタのソース領域およびドレイン領域と
を同時に形成する第５の工程とを有することを特徴とす
る半導体装置の製造方法。