JPH0722527A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH0722527A JPH0722527A JP16684193A JP16684193A JPH0722527A JP H0722527 A JPH0722527 A JP H0722527A JP 16684193 A JP16684193 A JP 16684193A JP 16684193 A JP16684193 A JP 16684193A JP H0722527 A JPH0722527 A JP H0722527A
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- region
- conductivity type
- channel mos
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 同一基板上にアナログ的な動作をさせるバイ
ポーラ系のトランジスタとロジック回路とを形成した半
導体装置の面積を縮小し、さらにその半導体装置の製造
工程数を少なくする。 【構成】 p- 型半導体基板1上に、nSIT2、nM
OSトランジスタ5、およびpMOSトランジスタ6を
形成する。この半導体装置の製造工程では、nSIT2
のp- 型チャネル層14AとnMOSトランジスタ5の
p- 型ウェル領域14Nとを同時に形成し、nSIT2
のp+ 型ゲート領域15AとpMOSトランジスタ6の
p+ 型ソース領域15Pおよびp+ 型ドレイン領域15
P’とを同時に形成し、nSIT2のソースポリシリコ
ン電極18AとnMOSトランジスタ5のゲート電極1
8NとpMOSトランジスタ6のゲート電極18Pとを
同時に形成し、さらにnSIT2のn+ 型ソース領域1
6AとnMOSトランジスタ5のn+ 型ソース領域16
Nおよびn+ 型ドレイン領域16N’とを同時に形成す
る。
ポーラ系のトランジスタとロジック回路とを形成した半
導体装置の面積を縮小し、さらにその半導体装置の製造
工程数を少なくする。 【構成】 p- 型半導体基板1上に、nSIT2、nM
OSトランジスタ5、およびpMOSトランジスタ6を
形成する。この半導体装置の製造工程では、nSIT2
のp- 型チャネル層14AとnMOSトランジスタ5の
p- 型ウェル領域14Nとを同時に形成し、nSIT2
のp+ 型ゲート領域15AとpMOSトランジスタ6の
p+ 型ソース領域15Pおよびp+ 型ドレイン領域15
P’とを同時に形成し、nSIT2のソースポリシリコ
ン電極18AとnMOSトランジスタ5のゲート電極1
8NとpMOSトランジスタ6のゲート電極18Pとを
同時に形成し、さらにnSIT2のn+ 型ソース領域1
6AとnMOSトランジスタ5のn+ 型ソース領域16
Nおよびn+ 型ドレイン領域16N’とを同時に形成す
る。
Description
【0001】
【産業上の利用分野】本発明は、バイポーラ系トランジ
スタとMOSトランジスタとを同一基板上に形成した半
導体装置およびその製造方法に係わる。
スタとMOSトランジスタとを同一基板上に形成した半
導体装置およびその製造方法に係わる。
【0002】
【従来の技術】エレクトロニクス産業を支える半導体技
術の発展はめざましく、あらゆる分野に利用されてい
る。そして、大電力化、高速化などの用途に応じて、さ
まざまな開発が行われている。また、各種電子機器の小
型化の要望を満たすために、半導体装置の集積化も進め
られている。
術の発展はめざましく、あらゆる分野に利用されてい
る。そして、大電力化、高速化などの用途に応じて、さ
まざまな開発が行われている。また、各種電子機器の小
型化の要望を満たすために、半導体装置の集積化も進め
られている。
【0003】図5に、比較的大きな電力を扱い、かつ高
速スイッチングが可能なバイポーラ系静電誘導トランジ
スタと、その静電誘導トランジスタの駆動制御などを行
うロジック回路とを同一基板上に形成した半導体装置を
示す。
速スイッチングが可能なバイポーラ系静電誘導トランジ
スタと、その静電誘導トランジスタの駆動制御などを行
うロジック回路とを同一基板上に形成した半導体装置を
示す。
【0004】同図は、p- 型半導体基板1の表面部に、
バイポーラ系n型静電誘導トランジスタ2(以下、単に
nSIT2と呼ぶ)と、キャパシタ3と、ロジック回路
として2つのラテラル型pnpトランジスタ4が形成さ
れている半導体装置の断面を示している。
バイポーラ系n型静電誘導トランジスタ2(以下、単に
nSIT2と呼ぶ)と、キャパシタ3と、ロジック回路
として2つのラテラル型pnpトランジスタ4が形成さ
れている半導体装置の断面を示している。
【0005】各素子間、すなわち、nSIT2、キャパ
シタ3、pnpトランジスタ4どうしの間は、それぞれ
p+ 型分離拡散領域11A,11B,11Cによって電
気的に分離されている。
シタ3、pnpトランジスタ4どうしの間は、それぞれ
p+ 型分離拡散領域11A,11B,11Cによって電
気的に分離されている。
【0006】nSIT2は、p- 型半導体基板1の表面
部に形成されているn- 型エピタキシャル層13Aの底
部にn+ 型埋込み層12Aを有する。そして、n- 型エ
ピタキシャル層13Aの表面部には、p- 型チャネル層
14、そのp- 型チャネル層14を取り囲むようにして
p+ 型ゲート領域15、p- 型チャネル層14の表面部
に選択的にn+ 型ソース領域16、およびn- 型エピタ
キシャル層13Aの表面部でp+ 型ゲート領域15から
所定間隔を隔てた位置にn+ 型ドレイン領域17が形成
されている。
部に形成されているn- 型エピタキシャル層13Aの底
部にn+ 型埋込み層12Aを有する。そして、n- 型エ
ピタキシャル層13Aの表面部には、p- 型チャネル層
14、そのp- 型チャネル層14を取り囲むようにして
p+ 型ゲート領域15、p- 型チャネル層14の表面部
に選択的にn+ 型ソース領域16、およびn- 型エピタ
キシャル層13Aの表面部でp+ 型ゲート領域15から
所定間隔を隔てた位置にn+ 型ドレイン領域17が形成
されている。
【0007】さらに、n+ 型ソース領域16に接続して
ソースポリシリコン電極18、n+型ドレイン領域17
に接続してドレインポリシリコン電極19が形成されて
いる。また、ソースポリシリコン電極18、ドレインポ
リシリコン電極19、およびp+ 型ゲート領域15に接
続して、それぞれ、ソース電極20、ドレイン電極2
1、およびゲート電極22が形成されている。なお、各
電極どうしの間は、フィールド酸化膜23および層間絶
縁膜24によって絶縁されている。
ソースポリシリコン電極18、n+型ドレイン領域17
に接続してドレインポリシリコン電極19が形成されて
いる。また、ソースポリシリコン電極18、ドレインポ
リシリコン電極19、およびp+ 型ゲート領域15に接
続して、それぞれ、ソース電極20、ドレイン電極2
1、およびゲート電極22が形成されている。なお、各
電極どうしの間は、フィールド酸化膜23および層間絶
縁膜24によって絶縁されている。
【0008】キャパシタ3は、p- 型半導体基板1の表
面部に形成されているn- 型エピタキシャル層13Bの
底部にn+ 型埋込み層12Bを有する。そして、n- 型
エピタキシャル層13Bの表面部には、p+ 型半導体領
域31が形成されている。また、p+ 型半導体領域31
表面の端部近傍に接続して電極32が形成され、p+型
半導体領域31の上面でフィールド酸化膜23よりも薄
いキャパシタ用酸化膜33の上部に電極34が形成され
ている。
面部に形成されているn- 型エピタキシャル層13Bの
底部にn+ 型埋込み層12Bを有する。そして、n- 型
エピタキシャル層13Bの表面部には、p+ 型半導体領
域31が形成されている。また、p+ 型半導体領域31
表面の端部近傍に接続して電極32が形成され、p+型
半導体領域31の上面でフィールド酸化膜23よりも薄
いキャパシタ用酸化膜33の上部に電極34が形成され
ている。
【0009】pnpトランジスタ4は、p- 型半導体基
板1の表面部に形成されているn-型エピタキシャル層
13Cの底部にn+ 型埋込み層12Cを有する。また、
n-型エピタキシャル層13Cの表面部には、p+ 型エ
ミッタ領域41、p+ 型エミッタ領域41を取り囲むよ
うにしてp+ 型エミッタ領域41から所定間隔を隔てて
p+ 型コレクタ領域42、およびp+ 型コレクタ領域4
2の外側のやや離れた位置にn+ 型ベース領域43が形
成されている。そして、n+ 型ベース領域43に接続し
てベースポリシリコン電極44が形成されており、さら
に、p+ 型エミッタ領域41、p+ 型コレクタ領域4
2、およびベースポリシリコン電極44に接続して、そ
れぞれ、エミッタ電極45、コレクタ電極46、および
ベース電極47が形成されている。
板1の表面部に形成されているn-型エピタキシャル層
13Cの底部にn+ 型埋込み層12Cを有する。また、
n-型エピタキシャル層13Cの表面部には、p+ 型エ
ミッタ領域41、p+ 型エミッタ領域41を取り囲むよ
うにしてp+ 型エミッタ領域41から所定間隔を隔てて
p+ 型コレクタ領域42、およびp+ 型コレクタ領域4
2の外側のやや離れた位置にn+ 型ベース領域43が形
成されている。そして、n+ 型ベース領域43に接続し
てベースポリシリコン電極44が形成されており、さら
に、p+ 型エミッタ領域41、p+ 型コレクタ領域4
2、およびベースポリシリコン電極44に接続して、そ
れぞれ、エミッタ電極45、コレクタ電極46、および
ベース電極47が形成されている。
【0010】このように、従来は、アナログ的な動作を
行うバイポーラ系静電誘導型等のトランジスタと、ディ
ジタル制御を行うロジック回路とを同一基板上に形成す
る場合、一般に、ロジック回路はバイポーラ系トランジ
スタで構成していた。
行うバイポーラ系静電誘導型等のトランジスタと、ディ
ジタル制御を行うロジック回路とを同一基板上に形成す
る場合、一般に、ロジック回路はバイポーラ系トランジ
スタで構成していた。
【0011】
【発明が解決しようとする課題】ところで、同一基板上
に複数のバイポーラトランジスタを形成する場合、各バ
イポーラトランジスタの動作が、隣接するバイポーラト
ランジスタからの影響を受けないようにするためには、
各バイポーラトランジスタ間を逆バイアス状態のpn接
合によって分離することが一般的になっている。図5に
示す例おいては、pnpトランジスタ4,4間に形成さ
れているp+ 型分離拡散領域11Cの電位をn- 型エピ
タキシャル層13Cの電位よりも低く設定することによ
って、上記pnpトランジスタ4,4間の分離を行って
いる。
に複数のバイポーラトランジスタを形成する場合、各バ
イポーラトランジスタの動作が、隣接するバイポーラト
ランジスタからの影響を受けないようにするためには、
各バイポーラトランジスタ間を逆バイアス状態のpn接
合によって分離することが一般的になっている。図5に
示す例おいては、pnpトランジスタ4,4間に形成さ
れているp+ 型分離拡散領域11Cの電位をn- 型エピ
タキシャル層13Cの電位よりも低く設定することによ
って、上記pnpトランジスタ4,4間の分離を行って
いる。
【0012】図5では、ロジック回路を構成するラテラ
ル型のバイポーラトランジスタとして、pnpトランジ
スタ4を2個のみを描いているが、実際は多数形成され
ている。したがって、それら多数のバイポーラトランジ
スタを分離するためには、多数のp+ 型分離拡散領域1
1Cを形成しなければならない。
ル型のバイポーラトランジスタとして、pnpトランジ
スタ4を2個のみを描いているが、実際は多数形成され
ている。したがって、それら多数のバイポーラトランジ
スタを分離するためには、多数のp+ 型分離拡散領域1
1Cを形成しなければならない。
【0013】ところが、このp+ 型分離拡散領域11C
は、n- 型エピタキシャル層13Cの表面からp- 型半
導体基板1に達するように深く拡散されるので、必然的
に横方向にも拡散されてしまう。このため、各バイポー
ラトランジスタ間を分離するために形成した領域の面積
が半導体装置全体に対して大きくなり、実際の素子を形
成できる面積が相対的に小さくなってしまうので、半導
体装置の面積効率が悪いという問題が生じていた。
は、n- 型エピタキシャル層13Cの表面からp- 型半
導体基板1に達するように深く拡散されるので、必然的
に横方向にも拡散されてしまう。このため、各バイポー
ラトランジスタ間を分離するために形成した領域の面積
が半導体装置全体に対して大きくなり、実際の素子を形
成できる面積が相対的に小さくなってしまうので、半導
体装置の面積効率が悪いという問題が生じていた。
【0014】本発明は上記問題を解決するものであり、
同一基板上にアナログ的な動作をさせるバイポーラ系の
トランジスタとロジック回路とを形成した半導体装置の
面積を縮小し、さらに少ない工程数でその半導体装置を
製造する方法を提供することを目的とする。
同一基板上にアナログ的な動作をさせるバイポーラ系の
トランジスタとロジック回路とを形成した半導体装置の
面積を縮小し、さらに少ない工程数でその半導体装置を
製造する方法を提供することを目的とする。
【0015】
【課題を解決するための手段】本発明の請求項1に記載
の半導体装置は、第1導電型の低不純物濃度半導体領域
とその第1導電型の低不純物濃度半導体領域を取り囲む
ようにして形成した第1導電型の高不純物濃度半導体領
域と上記第1導電型の低不純物濃度半導体領域内の表面
部に形成した第2導電型の半導体領域とその第2導電型
の半導体領域の表面に接続する第2導電型のポリシリコ
ン電極とを有するトランジスタと、第1導電型チャネル
MOSトランジスタと、第2導電型チャネルMOSトラ
ンジスタとを同一半導体基板上に形成した半導体装置を
前提とする。
の半導体装置は、第1導電型の低不純物濃度半導体領域
とその第1導電型の低不純物濃度半導体領域を取り囲む
ようにして形成した第1導電型の高不純物濃度半導体領
域と上記第1導電型の低不純物濃度半導体領域内の表面
部に形成した第2導電型の半導体領域とその第2導電型
の半導体領域の表面に接続する第2導電型のポリシリコ
ン電極とを有するトランジスタと、第1導電型チャネル
MOSトランジスタと、第2導電型チャネルMOSトラ
ンジスタとを同一半導体基板上に形成した半導体装置を
前提とする。
【0016】上記半導体基板上に第1および第2導電型
チャネルMOSトランジスタと共に形成する上記トラン
ジスタは、たとえば静電誘導トランジスタ(SIT)で
ある。この場合、上記第1導電型の低不純物濃度半導体
領域、第1導電型の高不純物濃度半導体領域、第2導電
型の半導体領域、および第2導電型のポリシリコン電極
は、それぞれSITのチャネル層、ゲート領域、ソース
領域、およびソースポリシリコン電極に対応する。
チャネルMOSトランジスタと共に形成する上記トラン
ジスタは、たとえば静電誘導トランジスタ(SIT)で
ある。この場合、上記第1導電型の低不純物濃度半導体
領域、第1導電型の高不純物濃度半導体領域、第2導電
型の半導体領域、および第2導電型のポリシリコン電極
は、それぞれSITのチャネル層、ゲート領域、ソース
領域、およびソースポリシリコン電極に対応する。
【0017】そして、上記第1導電型の低不純物濃度半
導体領域と上記第2導電型チャネルMOSトランジスタ
のウェル領域とを同一工程で形成し、上記第1導電型の
高不純物濃度半導体領域と上記第1導電型チャネルMO
Sトランジスタのソース領域およびドレイン領域とを同
一工程で形成し、上記第2導電型の半導体領域と上記第
2導電型チャネルMOSトランジスタのソース領域およ
びドレイン領域とを同一工程で形成し、上記第2導電型
のポリシリコン電極と上記第1および第2導電型チャネ
ルMOSトランジスタのゲート電極とを同一工程で形成
する。
導体領域と上記第2導電型チャネルMOSトランジスタ
のウェル領域とを同一工程で形成し、上記第1導電型の
高不純物濃度半導体領域と上記第1導電型チャネルMO
Sトランジスタのソース領域およびドレイン領域とを同
一工程で形成し、上記第2導電型の半導体領域と上記第
2導電型チャネルMOSトランジスタのソース領域およ
びドレイン領域とを同一工程で形成し、上記第2導電型
のポリシリコン電極と上記第1および第2導電型チャネ
ルMOSトランジスタのゲート電極とを同一工程で形成
する。
【0018】請求項2に記載の半導体装置は、請求項1
に記載の半導体装置を前提とし、上記第1および第2導
電型チャネルMOSトランジスタを上記半導体基板の上
面に形成した第2導電型のエピタキシャル層の表面に形
成し、その第2導電型のエピタキシャル層に接続して第
2導電型の埋込み層を形成する。
に記載の半導体装置を前提とし、上記第1および第2導
電型チャネルMOSトランジスタを上記半導体基板の上
面に形成した第2導電型のエピタキシャル層の表面に形
成し、その第2導電型のエピタキシャル層に接続して第
2導電型の埋込み層を形成する。
【0019】本発明の請求項3に記載の半導体装置の製
造方法は、第1導電型の低不純物濃度半導体領域とその
第1導電型の低不純物濃度半導体領域を取り囲むように
して形成した第1導電型の高不純物濃度半導体領域と上
記第1導電型の低不純物濃度半導体領域内の表面部に形
成した第2導電型の半導体領域とその第2導電型の半導
体領域の表面に接続する第2導電型のポリシリコン電極
とを有するトランジスタと、第1導電型チャネルMOS
トランジスタと、第2導電型チャネルMOSトランジス
タとを同一半導体基板上に形成した半導体装置の製造方
法を前提とする。また、請求項1に記載の半導体装置と
同様に、上記トランジスタは、たとえば静電誘導トラン
ジスタ(SIT)である。
造方法は、第1導電型の低不純物濃度半導体領域とその
第1導電型の低不純物濃度半導体領域を取り囲むように
して形成した第1導電型の高不純物濃度半導体領域と上
記第1導電型の低不純物濃度半導体領域内の表面部に形
成した第2導電型の半導体領域とその第2導電型の半導
体領域の表面に接続する第2導電型のポリシリコン電極
とを有するトランジスタと、第1導電型チャネルMOS
トランジスタと、第2導電型チャネルMOSトランジス
タとを同一半導体基板上に形成した半導体装置の製造方
法を前提とする。また、請求項1に記載の半導体装置と
同様に、上記トランジスタは、たとえば静電誘導トラン
ジスタ(SIT)である。
【0020】そして、上記第1導電型の低不純物濃度半
導体領域と上記第2導電型チャネルMOSトランジスタ
のウェル領域を同時に形成する第1の工程と、上記第1
導電型の高不純物濃度半導体領域と上記第1導電型チャ
ネルMOSトランジスタのソース領域およびドレイン領
域とを同時に形成する第2の工程と、上記第1および第
2導電型チャネルMOSトランジスタのゲート酸化膜を
形成する第3の工程と、上記ポリシリコン電極と上記第
1および第2導電型チャネルMOSトランジスタのゲー
ト電極とを同時に形成する第4の工程と、上記第2導電
型の半導体領域と上記第2導電型チャネルMOSトラン
ジスタのソース領域およびドレイン領域とを同時に形成
する第5の工程とを有する。
導体領域と上記第2導電型チャネルMOSトランジスタ
のウェル領域を同時に形成する第1の工程と、上記第1
導電型の高不純物濃度半導体領域と上記第1導電型チャ
ネルMOSトランジスタのソース領域およびドレイン領
域とを同時に形成する第2の工程と、上記第1および第
2導電型チャネルMOSトランジスタのゲート酸化膜を
形成する第3の工程と、上記ポリシリコン電極と上記第
1および第2導電型チャネルMOSトランジスタのゲー
ト電極とを同時に形成する第4の工程と、上記第2導電
型の半導体領域と上記第2導電型チャネルMOSトラン
ジスタのソース領域およびドレイン領域とを同時に形成
する第5の工程とを有する。
【0021】
【作用】本発明の半導体装置においては、静電誘導トラ
ンジスタなどのアナログ的動作をさせるトランジスタ
(以下、便宜上SITとして説明する)と共に上記半導
体基板上に形成されるロジック回路部を、MOSトラン
ジスタで構成する。このとき、各MOSトランジスタど
うしを互いに電気的に分離するための領域が不要にな
り、ロジック回路部を小さな面積で形成することができ
る。したがって、半導体装置のチップ面積が縮小され
る。
ンジスタなどのアナログ的動作をさせるトランジスタ
(以下、便宜上SITとして説明する)と共に上記半導
体基板上に形成されるロジック回路部を、MOSトラン
ジスタで構成する。このとき、各MOSトランジスタど
うしを互いに電気的に分離するための領域が不要にな
り、ロジック回路部を小さな面積で形成することができ
る。したがって、半導体装置のチップ面積が縮小され
る。
【0022】また、上記MOSトランジスタは、第1お
よび第2導電型(p型およびn型)チャネルの双方を含
んでいるため、それらMOSトランジスタによって構成
されるロジック回路の設計を柔軟に行える。
よび第2導電型(p型およびn型)チャネルの双方を含
んでいるため、それらMOSトランジスタによって構成
されるロジック回路の設計を柔軟に行える。
【0023】さらに、その製造方法においては、SIT
のチャネル層と第2導電型チャネルMOSトランジスタ
のウェル領域とを同時に形成し、SITのゲート領域と
第1導電型チャネルMOSトランジスタのソース領域お
よびドレイン領域とを同時に形成し、SITのソースポ
リシリコン電極と第1および第2導電型チャネルMOS
トランジスタのゲート電極とを同時に形成し、SITの
ソース領域と第2導電型チャネルMOSトランジスタの
ソース領域およびドレイン領域とを同時に形成するの
で、少ない工程数で上記半導体装置を製造できる。
のチャネル層と第2導電型チャネルMOSトランジスタ
のウェル領域とを同時に形成し、SITのゲート領域と
第1導電型チャネルMOSトランジスタのソース領域お
よびドレイン領域とを同時に形成し、SITのソースポ
リシリコン電極と第1および第2導電型チャネルMOS
トランジスタのゲート電極とを同時に形成し、SITの
ソース領域と第2導電型チャネルMOSトランジスタの
ソース領域およびドレイン領域とを同時に形成するの
で、少ない工程数で上記半導体装置を製造できる。
【0024】
【実施例】以下、本発明の実施例を図面を参照しながら
説明する。なお、従来技術を示した図5中の符号と同じ
符号を付けた領域は、同じ領域を表す。
説明する。なお、従来技術を示した図5中の符号と同じ
符号を付けた領域は、同じ領域を表す。
【0025】本実施例においては、p- 型半導体基板1
上に、n型静電誘導トランジスタ2(以下、nSIT2
という)と、キャパシタ3と、pnp型トランジスタ4
と、nチャネルMOSトランジスタ5(以下、nMOS
トランジスタ5という)と、pチャネルMOSトランジ
スタ6(以下、pMOSトランジスタ6という)とを形
成した半導体装置について説明する。ここで、この半導
体装置のロジック回路は、nMOSトランジスタ5およ
びpMOSトランジスタ6によって構成される。なお、
以下の説明においては、この半導体装置の要部であるn
SIT2と、nMOSトランジスタ5およびpMOSト
ランジスタ6の製造工程を中心に説明する。
上に、n型静電誘導トランジスタ2(以下、nSIT2
という)と、キャパシタ3と、pnp型トランジスタ4
と、nチャネルMOSトランジスタ5(以下、nMOS
トランジスタ5という)と、pチャネルMOSトランジ
スタ6(以下、pMOSトランジスタ6という)とを形
成した半導体装置について説明する。ここで、この半導
体装置のロジック回路は、nMOSトランジスタ5およ
びpMOSトランジスタ6によって構成される。なお、
以下の説明においては、この半導体装置の要部であるn
SIT2と、nMOSトランジスタ5およびpMOSト
ランジスタ6の製造工程を中心に説明する。
【0026】まず、図1(a)に示すように、p- 型半
導体基板1の表面にn+ 型埋込み層12A,12B,1
2C,および12Fを形成するためのn型不純物を選択
的に導入する。そして、その上面に、5×1014〜1×
1015程度の不純物濃度で、n- 型エピタキシャル層を
成長させる。(このn- 型エピタキシャル層は、後述す
るp+ 型分離拡散領域11Aによって分離され、n- 型
エピタキシャル層13A,13B,13C,および13
Fを構成するものであり、ここでは、符号をつけない) この後、上記n- 型エピタキシャル層の表面に、一様に
シリコン酸化膜(不図示)を形成する。そして、そのシ
リコン酸化膜を選択的に除去し、さらに、そのシリコン
酸化膜をマスクとして、p型不純物を上記n- 型エピタ
キシャル層の表面に導入する。このp型不純物をp- 型
半導体基板1に達するようにドライブインさせてp+ 型
分離拡散領域11Aを形成する。このp+ 型分離拡散領
域11Aによって、上記n- 型エピタキシャル層は、n
- 型エピタキシャル層13A,13B,13C,および
13Fに分離され、それぞれ、nSIT2、pnp型ト
ランジスタ4、キャパシタ3、およびnMOSトランジ
スタ5とpMOSトランジスタ6を形成する領域とな
る。また、このとき同時に、p- 型半導体基板1の表面
に導入されたn型不純物も拡散されて、それぞれn+ 型
埋込み層12A,12B,12C,および12Fが形成
される。
導体基板1の表面にn+ 型埋込み層12A,12B,1
2C,および12Fを形成するためのn型不純物を選択
的に導入する。そして、その上面に、5×1014〜1×
1015程度の不純物濃度で、n- 型エピタキシャル層を
成長させる。(このn- 型エピタキシャル層は、後述す
るp+ 型分離拡散領域11Aによって分離され、n- 型
エピタキシャル層13A,13B,13C,および13
Fを構成するものであり、ここでは、符号をつけない) この後、上記n- 型エピタキシャル層の表面に、一様に
シリコン酸化膜(不図示)を形成する。そして、そのシ
リコン酸化膜を選択的に除去し、さらに、そのシリコン
酸化膜をマスクとして、p型不純物を上記n- 型エピタ
キシャル層の表面に導入する。このp型不純物をp- 型
半導体基板1に達するようにドライブインさせてp+ 型
分離拡散領域11Aを形成する。このp+ 型分離拡散領
域11Aによって、上記n- 型エピタキシャル層は、n
- 型エピタキシャル層13A,13B,13C,および
13Fに分離され、それぞれ、nSIT2、pnp型ト
ランジスタ4、キャパシタ3、およびnMOSトランジ
スタ5とpMOSトランジスタ6を形成する領域とな
る。また、このとき同時に、p- 型半導体基板1の表面
に導入されたn型不純物も拡散されて、それぞれn+ 型
埋込み層12A,12B,12C,および12Fが形成
される。
【0027】この後、図1(b)に示すように、ふたた
びシリコン酸化膜(不図示)を一様に形成し、そのシリ
コン酸化膜を、n- 型エピタキシャル層13Aおよび1
3Fの上部で選択的に除去する。そして、そのシリコン
酸化膜をマスクとし、一般的な手法を用いて、n- 型エ
ピタキシャル層13Aおよび13F内の表面部に、それ
ぞれ、nSIT2のp- 型チャネル層14AおよびnM
OSトランジスタ5のp- 型ウェル領域14Nを形成す
る。ここで、p- 型チャネル層14Aは、2〜3μm程
度の深さに形成する。(第1の工程) 続いて、図2(a)に示すように、ふたたびシリコン酸
化膜(不図示)を一様に形成し、n- 型エピタキシャル
層13Aの上部でp- 型チャネル層14Aの端部に重な
るような領域、n- 型エピタキシャル層13Fの上部で
p- 型ウェル領域14Nの端部に重なるような領域、お
よびn- 型エピタキシャル層13Fの上部の所定領域で
そのシリコン酸化膜を選択的に除去する。そして、その
シリコン酸化膜をマスクとしてp型不純物を導入した後
にそのp型不純物を拡散させる。このとき、n- 型エピ
タキシャル層13Aの表面部にはp+ 型ゲート領域15
Aが形成されるが、このp+ 型ゲート領域15Aの形成
深さは、p- 型チャネル層14Aの深さよりも深くなる
ように、2〜4μm程度で形成する。また、p+ 型ゲー
ト領域15Aはp- 型チャネル層14Aを取り囲んでい
る。一方、n- 型エピタキシャル層13Fの表面部にお
いては、p- 型ウェル領域14Nの端部に接続してp+
型チャネルストッパ15Fが形成される。そして、さら
にn- 型エピタキシャル層13Fの表面部に、pMOS
トランジスタ6のp+ 型ソース領域15P,p+ 型ドレ
イン領域15P’が、nSIT2のp+ 型ゲート領域1
5Aの形成と同時に形成される。(第2の工程) なお、上記の例においては、p- 型チャネル層14Aな
どを形成する工程と、p+ 型ゲート領域15Aなどを形
成する工程とを分離しているが、次工程でシリコン酸化
膜23を形成する時に、同時にドライブインさせてもよ
い。
びシリコン酸化膜(不図示)を一様に形成し、そのシリ
コン酸化膜を、n- 型エピタキシャル層13Aおよび1
3Fの上部で選択的に除去する。そして、そのシリコン
酸化膜をマスクとし、一般的な手法を用いて、n- 型エ
ピタキシャル層13Aおよび13F内の表面部に、それ
ぞれ、nSIT2のp- 型チャネル層14AおよびnM
OSトランジスタ5のp- 型ウェル領域14Nを形成す
る。ここで、p- 型チャネル層14Aは、2〜3μm程
度の深さに形成する。(第1の工程) 続いて、図2(a)に示すように、ふたたびシリコン酸
化膜(不図示)を一様に形成し、n- 型エピタキシャル
層13Aの上部でp- 型チャネル層14Aの端部に重な
るような領域、n- 型エピタキシャル層13Fの上部で
p- 型ウェル領域14Nの端部に重なるような領域、お
よびn- 型エピタキシャル層13Fの上部の所定領域で
そのシリコン酸化膜を選択的に除去する。そして、その
シリコン酸化膜をマスクとしてp型不純物を導入した後
にそのp型不純物を拡散させる。このとき、n- 型エピ
タキシャル層13Aの表面部にはp+ 型ゲート領域15
Aが形成されるが、このp+ 型ゲート領域15Aの形成
深さは、p- 型チャネル層14Aの深さよりも深くなる
ように、2〜4μm程度で形成する。また、p+ 型ゲー
ト領域15Aはp- 型チャネル層14Aを取り囲んでい
る。一方、n- 型エピタキシャル層13Fの表面部にお
いては、p- 型ウェル領域14Nの端部に接続してp+
型チャネルストッパ15Fが形成される。そして、さら
にn- 型エピタキシャル層13Fの表面部に、pMOS
トランジスタ6のp+ 型ソース領域15P,p+ 型ドレ
イン領域15P’が、nSIT2のp+ 型ゲート領域1
5Aの形成と同時に形成される。(第2の工程) なお、上記の例においては、p- 型チャネル層14Aな
どを形成する工程と、p+ 型ゲート領域15Aなどを形
成する工程とを分離しているが、次工程でシリコン酸化
膜23を形成する時に、同時にドライブインさせてもよ
い。
【0028】この後、各領域を形成したn- 型エピタキ
シャル層13A,13Fの表面に、一様にシリコン酸化
膜(フィールド酸化膜)23を形成する。次に、図2
(b)に示すように、p- 型ウェル領域14Nの上部、
およびp+型ソース領域15Pとp+ 型ドレイン領域1
5P’との間のn- 型エピタキシャル層13F上部およ
びその近傍のフィールド酸化膜23を選択的に除去し、
そのフィールド酸化膜23を除去した領域の表面に、そ
れぞれゲート酸化膜51および61を形成する。(第3
の工程) 続いて、図3(a)に示すように、p- 型チャネル層1
4Aの上部およびp+型ゲート領域15Aから所定間隔
を隔てたn- 型エピタキシャル層13Aの上部でフィー
ルド酸化膜23を選択的に除去する。そして、フィール
ド酸化膜23およびゲート酸化膜51,61の上面か
ら、ポリシリコン18’を一様に堆積させる。このポリ
シリコン18’の堆積法は、たとえばCVD法である。
ここで、フィールド酸化膜23が選択的に除去されてい
る領域では、ポリシリコン18’が各半導体領域(p-
型チャネル層14A,n- 型エピタキシャル層13A)
の表面の一部に直接接続する。
シャル層13A,13Fの表面に、一様にシリコン酸化
膜(フィールド酸化膜)23を形成する。次に、図2
(b)に示すように、p- 型ウェル領域14Nの上部、
およびp+型ソース領域15Pとp+ 型ドレイン領域1
5P’との間のn- 型エピタキシャル層13F上部およ
びその近傍のフィールド酸化膜23を選択的に除去し、
そのフィールド酸化膜23を除去した領域の表面に、そ
れぞれゲート酸化膜51および61を形成する。(第3
の工程) 続いて、図3(a)に示すように、p- 型チャネル層1
4Aの上部およびp+型ゲート領域15Aから所定間隔
を隔てたn- 型エピタキシャル層13Aの上部でフィー
ルド酸化膜23を選択的に除去する。そして、フィール
ド酸化膜23およびゲート酸化膜51,61の上面か
ら、ポリシリコン18’を一様に堆積させる。このポリ
シリコン18’の堆積法は、たとえばCVD法である。
ここで、フィールド酸化膜23が選択的に除去されてい
る領域では、ポリシリコン18’が各半導体領域(p-
型チャネル層14A,n- 型エピタキシャル層13A)
の表面の一部に直接接続する。
【0029】次に、図3(b)に示すように、ポリシリ
コン18’をエッチングによって選択的に除去し、p-
型チャネル層14Aに接続しているソースポリシリコン
電極18A、n- 型エピタキシャル層13Aに接続して
いるドレインポリシリコン電極19、ゲート酸化膜51
の表面の中央部近傍に、nMOSトランジスタ5のゲー
ト電極18N、およびゲート酸化膜61の表面でp+ 型
ソース領域15Pからp+ 型ドレイン領域15P’に跨
がるように、pMOSトランジスタ6のゲート電極18
Pを形成する。(第4の工程) さらに、図3(b)において、上記第4の工程の後に、
n型不純物を全面にイオン打込みする。このときのイオ
ン打込み加速エネルギーは、上記n型不純物が上記各ポ
リシリコン電極であるポリシリコン層(ソースポリシリ
コン電極18Aなど)を通過することができ、かつ、そ
のポリシリコン層を通過した上記n型不純物がゲート酸
化膜51,61を通過できない大きさである。また、そ
の加速エネルギーで打ち込まれた上記n型不純物は、ゲ
ート酸化膜51,61を通過できるが、フィールド酸化
膜23は通過できない。
コン18’をエッチングによって選択的に除去し、p-
型チャネル層14Aに接続しているソースポリシリコン
電極18A、n- 型エピタキシャル層13Aに接続して
いるドレインポリシリコン電極19、ゲート酸化膜51
の表面の中央部近傍に、nMOSトランジスタ5のゲー
ト電極18N、およびゲート酸化膜61の表面でp+ 型
ソース領域15Pからp+ 型ドレイン領域15P’に跨
がるように、pMOSトランジスタ6のゲート電極18
Pを形成する。(第4の工程) さらに、図3(b)において、上記第4の工程の後に、
n型不純物を全面にイオン打込みする。このときのイオ
ン打込み加速エネルギーは、上記n型不純物が上記各ポ
リシリコン電極であるポリシリコン層(ソースポリシリ
コン電極18Aなど)を通過することができ、かつ、そ
のポリシリコン層を通過した上記n型不純物がゲート酸
化膜51,61を通過できない大きさである。また、そ
の加速エネルギーで打ち込まれた上記n型不純物は、ゲ
ート酸化膜51,61を通過できるが、フィールド酸化
膜23は通過できない。
【0030】このような加速エネルギーでn型不純物を
イオン打込みすると、ソースポリシリコン電極18Aお
よびドレインポリシリコン電極19を通過したn型不純
物が、それぞれ、p- 型チャネル層14Aの表面部、お
よびn- 型エピタキシャル層13Aの表面部に注入され
る。また、ゲート電極18Nが形成されていない領域の
ゲート酸化膜51を通過したn型不純物は、p- 型ウェ
ル領域14Nの表面部に注入される。ところが、ゲート
電極18Pを通過したn型不純物は、ゲート酸化膜61
に遮られてn- 型エピタキシャル層13Fには到達しな
い。さらに、その他に領域では、フィールド酸化膜23
が形成されているため、n型不純物が各半導体領域に到
達することはない。
イオン打込みすると、ソースポリシリコン電極18Aお
よびドレインポリシリコン電極19を通過したn型不純
物が、それぞれ、p- 型チャネル層14Aの表面部、お
よびn- 型エピタキシャル層13Aの表面部に注入され
る。また、ゲート電極18Nが形成されていない領域の
ゲート酸化膜51を通過したn型不純物は、p- 型ウェ
ル領域14Nの表面部に注入される。ところが、ゲート
電極18Pを通過したn型不純物は、ゲート酸化膜61
に遮られてn- 型エピタキシャル層13Fには到達しな
い。さらに、その他に領域では、フィールド酸化膜23
が形成されているため、n型不純物が各半導体領域に到
達することはない。
【0031】そして、これら各領域の表面部に注入され
たn型不純物を熱拡散させることによって、p- 型チャ
ネル層14Aの表面部にn+ 型ソース領域16A、n-
型エピタキシャル層13Aの表面部にn+ 型ドレイン領
域17、p- 型ウェル領域14Nの表面部にn+ 型ソー
ス領域16Nおよびn+ 型ドレイン領域16N’が形成
される。
たn型不純物を熱拡散させることによって、p- 型チャ
ネル層14Aの表面部にn+ 型ソース領域16A、n-
型エピタキシャル層13Aの表面部にn+ 型ドレイン領
域17、p- 型ウェル領域14Nの表面部にn+ 型ソー
ス領域16Nおよびn+ 型ドレイン領域16N’が形成
される。
【0032】p- 型チャネル層14Aの表面部のn+ 型
ソース領域16Aは、p- 型チャネル層14Aを取り囲
むようにして形成されているp+ 型ゲート領域15Aか
ら、1〜2μmを隔てて形成される。このことは、図3
(a)において、p- 型チャネル層14Aの上部のフィ
ールド酸化膜23を選択的に除去するためのマスク形状
を適当に設計することによって実現できる。また、n+
型ソース領域16Nおよびn+ 型ドレイン領域16N’
とゲート電極18Nとの位置関係は、ゲート酸化膜51
上のゲート電極18Nが、n+ 型ソース領域16Nおよ
びn+ 型ドレイン領域16N’の端部に重なるような位
置まで伸びて形成されている。このようにして、nSI
T2のn+ 型ソース領域16Aと、nMOSトランジス
タ5のn + 型ソース領域16Nおよびn+ 型ドレイン領
域16N’とが同時に形成される。(第5の工程) なお、上記イオン打込みによって、ソースポリシリコン
電極18Aおよびドレインポリシリコン電極19は、そ
れぞれn+ 型ソース領域16Aおよびn+ 型ドレイン領
域17の表面に接続した状態となるが、それら電極18
A,19を構成するポリシリコンには多量のn型不純物
が注入されるので、それぞれ電極として適当な抵抗値を
有するようになる。
ソース領域16Aは、p- 型チャネル層14Aを取り囲
むようにして形成されているp+ 型ゲート領域15Aか
ら、1〜2μmを隔てて形成される。このことは、図3
(a)において、p- 型チャネル層14Aの上部のフィ
ールド酸化膜23を選択的に除去するためのマスク形状
を適当に設計することによって実現できる。また、n+
型ソース領域16Nおよびn+ 型ドレイン領域16N’
とゲート電極18Nとの位置関係は、ゲート酸化膜51
上のゲート電極18Nが、n+ 型ソース領域16Nおよ
びn+ 型ドレイン領域16N’の端部に重なるような位
置まで伸びて形成されている。このようにして、nSI
T2のn+ 型ソース領域16Aと、nMOSトランジス
タ5のn + 型ソース領域16Nおよびn+ 型ドレイン領
域16N’とが同時に形成される。(第5の工程) なお、上記イオン打込みによって、ソースポリシリコン
電極18Aおよびドレインポリシリコン電極19は、そ
れぞれn+ 型ソース領域16Aおよびn+ 型ドレイン領
域17の表面に接続した状態となるが、それら電極18
A,19を構成するポリシリコンには多量のn型不純物
が注入されるので、それぞれ電極として適当な抵抗値を
有するようになる。
【0033】図3(b)の工程の後に、図4に示すよう
に、PSGなどの層間絶縁膜24を一様に形成する。そ
して、ソースポリシリコン電極18Aおよびドレインポ
リシリコン電極19の上部で層間絶縁膜24を選択的に
除去する。また、p+ 型ゲート領域15A、nMOSト
ランジスタ5のn+ 型ソース領域16Nおよびn+ 型ド
レイン領域16N’、pMOSトランジスタ6のp+ 型
ソース領域15Pおよびp+ 型ドレイン領域15P’の
上部で,層間絶縁膜24およびフィールド酸化膜23を
選択的に除去する。
に、PSGなどの層間絶縁膜24を一様に形成する。そ
して、ソースポリシリコン電極18Aおよびドレインポ
リシリコン電極19の上部で層間絶縁膜24を選択的に
除去する。また、p+ 型ゲート領域15A、nMOSト
ランジスタ5のn+ 型ソース領域16Nおよびn+ 型ド
レイン領域16N’、pMOSトランジスタ6のp+ 型
ソース領域15Pおよびp+ 型ドレイン領域15P’の
上部で,層間絶縁膜24およびフィールド酸化膜23を
選択的に除去する。
【0034】この後、対応する各領域に接続して、それ
ぞれアルミニウムまたはアルミニウム・シリコン電極を
形成する。すなわち、ソースポリシリコン電極18Aに
接続してソース電極20を形成し、ドレインポリシリコ
ン電極19に接続してドレイン電極21を形成する。ま
た、p+ 型ゲート領域15Aの表面に接続してゲート電
極22を形成する。さらに、n+ 型ソース領域16Nお
よびn+ 型ドレイン領域16N’に接続して、それぞれ
nMOSトランジスタ5のソース電極52およびドレイ
ン電極53を形成し、p+ 型ソース領域15Pおよびp
+ 型ドレイン領域15P’に接続して、それぞれpMO
Sトランジスタ6のソース電極62およびドレイン電極
63を形成する。
ぞれアルミニウムまたはアルミニウム・シリコン電極を
形成する。すなわち、ソースポリシリコン電極18Aに
接続してソース電極20を形成し、ドレインポリシリコ
ン電極19に接続してドレイン電極21を形成する。ま
た、p+ 型ゲート領域15Aの表面に接続してゲート電
極22を形成する。さらに、n+ 型ソース領域16Nお
よびn+ 型ドレイン領域16N’に接続して、それぞれ
nMOSトランジスタ5のソース電極52およびドレイ
ン電極53を形成し、p+ 型ソース領域15Pおよびp
+ 型ドレイン領域15P’に接続して、それぞれpMO
Sトランジスタ6のソース電極62およびドレイン電極
63を形成する。
【0035】次に、図1〜図3の製造工程図で説明を省
略した部分の説明をする。キャパシタ3のp+ 型半導体
領域31は、上記第2の工程において、nSIT2のp
+ 型ゲート領域15Aと同時に形成する。また、キャパ
シタ用酸化膜33は、上記第3の工程において、nMO
Sトランジスタ5のゲート酸化膜51と同時に形成す
る。さらに、そのキャパシタ用酸化膜33上のポリシリ
コン電極35は、上記第4の工程において、nSIT2
のソースポリシリコン電極18Aと同時に形成する。そ
して、ポリシリコン電極35に接続して電極36を形成
し、さらにp+ 型半導体領域31の表面に接続して電極
32を形成する。
略した部分の説明をする。キャパシタ3のp+ 型半導体
領域31は、上記第2の工程において、nSIT2のp
+ 型ゲート領域15Aと同時に形成する。また、キャパ
シタ用酸化膜33は、上記第3の工程において、nMO
Sトランジスタ5のゲート酸化膜51と同時に形成す
る。さらに、そのキャパシタ用酸化膜33上のポリシリ
コン電極35は、上記第4の工程において、nSIT2
のソースポリシリコン電極18Aと同時に形成する。そ
して、ポリシリコン電極35に接続して電極36を形成
し、さらにp+ 型半導体領域31の表面に接続して電極
32を形成する。
【0036】pnpトランジスタ4のp+ 型エミッタ領
域41およびp+ 型コレクタ領域42は、上記第2の工
程において、nSIT2のp+ 型ゲート領域15Aと同
時に形成する。また、n+ 型ベース領域43は、上記第
5の工程において、nSIT2のn+ 型ソース領域16
Aと同時に形成する。さらに、ベースポリシリコン電極
44は、上記第4の工程において、nSIT2のソース
ポリシリコン電極18Aと同時に形成する。そして、p
+ 型エミッタ領域41およびp+ 型コレクタ領域42の
表面に接続して、それぞれエミッタ電極45、コレクタ
電極46を形成し、ベースポリシリコン電極44に接続
してベース電極47を形成する。
域41およびp+ 型コレクタ領域42は、上記第2の工
程において、nSIT2のp+ 型ゲート領域15Aと同
時に形成する。また、n+ 型ベース領域43は、上記第
5の工程において、nSIT2のn+ 型ソース領域16
Aと同時に形成する。さらに、ベースポリシリコン電極
44は、上記第4の工程において、nSIT2のソース
ポリシリコン電極18Aと同時に形成する。そして、p
+ 型エミッタ領域41およびp+ 型コレクタ領域42の
表面に接続して、それぞれエミッタ電極45、コレクタ
電極46を形成し、ベースポリシリコン電極44に接続
してベース電極47を形成する。
【0037】上述のようにして形成されたnSIT2
は、一例として示したn- 型エピタキシャル層13Aの
不純物濃度に対応して、p+ 型ゲート領域15Aの深さ
やp+型ゲート領域15Aとn+ 型ソース領域16Aと
の間の距離が設計される。そして、上記実施例に示した
構造で形成することによって、バイポーラ動作をしなが
ら、SITの特性が得られる。すなわち、p- 型チャネ
ル層14Aの不純物濃度を通常のバイポーラトランジス
タのベース領域の不純物濃度よりも低く形成することに
よって増幅率が向上する。一般的には、このようにp-
型チャネル層14Aの不純物濃度を低くすると、ソース
・ドレイン間でパンチスルーが起こりやすくなり、耐圧
が低下してしまう。ところが、上記構造のnSIT2で
は、p- 型チャネル層14Aを取り囲むようにして、か
つそのp- 型チャネル層14Aよりも深く形成されてい
る(図4の断面図では、p- 型チャネル層14Aの左右
に形成されている)p+ 型ゲート領域15Aから広がる
空乏層が互いに到達しあうことによって、上記耐圧を確
保している。
は、一例として示したn- 型エピタキシャル層13Aの
不純物濃度に対応して、p+ 型ゲート領域15Aの深さ
やp+型ゲート領域15Aとn+ 型ソース領域16Aと
の間の距離が設計される。そして、上記実施例に示した
構造で形成することによって、バイポーラ動作をしなが
ら、SITの特性が得られる。すなわち、p- 型チャネ
ル層14Aの不純物濃度を通常のバイポーラトランジス
タのベース領域の不純物濃度よりも低く形成することに
よって増幅率が向上する。一般的には、このようにp-
型チャネル層14Aの不純物濃度を低くすると、ソース
・ドレイン間でパンチスルーが起こりやすくなり、耐圧
が低下してしまう。ところが、上記構造のnSIT2で
は、p- 型チャネル層14Aを取り囲むようにして、か
つそのp- 型チャネル層14Aよりも深く形成されてい
る(図4の断面図では、p- 型チャネル層14Aの左右
に形成されている)p+ 型ゲート領域15Aから広がる
空乏層が互いに到達しあうことによって、上記耐圧を確
保している。
【0038】本実施例に示した半導体装置においては、
上述したように、上記特性を有するnSIT2の形成
と、nMOSトランジスタ5およびpMOSトランジス
タ6の形成とを可能な限り共通工程で行っているので、
少ない工程数での製造が可能になる。
上述したように、上記特性を有するnSIT2の形成
と、nMOSトランジスタ5およびpMOSトランジス
タ6の形成とを可能な限り共通工程で行っているので、
少ない工程数での製造が可能になる。
【0039】また、nMOSトランジスタ5およびpM
OSトランジスタ6が形成されているn- 型エピタキシ
ャル層13Fの下部に接続してn+ 型埋込み層12Fを
形成しているが、このn+ 型埋込み層12Fは、p- 型
半導体基板1、n- 型エピタキシャル層13F、および
p+ 型ソース領域15Pまたはp+ 型ドレイン領域15
P’からなる寄生pnpトランジスタがオン状態となる
ことを防いだり、あるいは、n- 型エピタキシャル層1
3Fの抵抗を下げることにより、nMOSトランジスタ
5とpMOSトランジスタ6との間のラッチアップを防
いでいる。
OSトランジスタ6が形成されているn- 型エピタキシ
ャル層13Fの下部に接続してn+ 型埋込み層12Fを
形成しているが、このn+ 型埋込み層12Fは、p- 型
半導体基板1、n- 型エピタキシャル層13F、および
p+ 型ソース領域15Pまたはp+ 型ドレイン領域15
P’からなる寄生pnpトランジスタがオン状態となる
ことを防いだり、あるいは、n- 型エピタキシャル層1
3Fの抵抗を下げることにより、nMOSトランジスタ
5とpMOSトランジスタ6との間のラッチアップを防
いでいる。
【0040】以上、上記実施例においては、n型SIT
とpチャネルおよびnチャネルのMOSトランジスタを
同一半導体基板上に形成しているが、本発明はこれに限
ることはなく、同一半導体基板上にp型SITとpチャ
ネルおよびnチャネルのMOSトランジスタを形成する
場合にも適用可能である。
とpチャネルおよびnチャネルのMOSトランジスタを
同一半導体基板上に形成しているが、本発明はこれに限
ることはなく、同一半導体基板上にp型SITとpチャ
ネルおよびnチャネルのMOSトランジスタを形成する
場合にも適用可能である。
【0041】
【発明の効果】本発明によれば、同一半導体基板上に静
電誘導型等のトランジスタと、ロジック回路とを形成す
る場合、ロジック回路を構成するトランジスタをMOS
トランジスタで構成したので、チップ面積が縮小する。
電誘導型等のトランジスタと、ロジック回路とを形成す
る場合、ロジック回路を構成するトランジスタをMOS
トランジスタで構成したので、チップ面積が縮小する。
【0042】また、上記MOSトランジスタとして、p
チャネル型とnチャネル型の双方が形成されるので、ロ
ジック回路の設計を柔軟に行える。さらに、上記静電誘
導型等のトランジスタの形成とpチャネルおよびnチャ
ネルMOSトランジスタの形成とを多くの工程において
共通化したので、製造工程数が減少する。
チャネル型とnチャネル型の双方が形成されるので、ロ
ジック回路の設計を柔軟に行える。さらに、上記静電誘
導型等のトランジスタの形成とpチャネルおよびnチャ
ネルMOSトランジスタの形成とを多くの工程において
共通化したので、製造工程数が減少する。
【図1】本発明の一実施例の半導体装置の製造工程図
(その1)である。
(その1)である。
【図2】本発明の一実施例の半導体装置の製造工程図
(その2)である。
(その2)である。
【図3】本発明の一実施例の半導体装置の製造工程図
(その3)である。
(その3)である。
【図4】本発明の一実施例の半導体装置の断面図であ
る。
る。
【図5】従来の半導体装置の一例であり、静電誘導トラ
ンジスタとラテラル型pnpトランジスタとを同一半導
体基板上に形成した半導体装置の断面図である。
ンジスタとラテラル型pnpトランジスタとを同一半導
体基板上に形成した半導体装置の断面図である。
1 p- 型半導体基板 2 n型静電誘導トランジスタ(nSIT) 3 キャパシタ 4 pnpトランジスタ 5 nチャネルMOSトランジスタ(nMOSトランジ
スタ) 6 pチャネルMOSトランジスタ(pMOSトランジ
スタ) 11A p+ 型分離拡散領域 12A,F n+ 型埋込み層 13A,F n- 型エピタキシャル層 14A p- 型チャネル層 14N p- 型ウェル領域 15A p+ 型ゲート領域 15P p+ 型ソース領域 15P’p+ 型ドレイン領域 16A n+ 型ソース領域 16N n+ 型ソース領域 16N’n+ 型ドレイン領域 18A ソースポリシリコン電極 18P,N ゲート電極 51,61 ゲート酸化膜
スタ) 6 pチャネルMOSトランジスタ(pMOSトランジ
スタ) 11A p+ 型分離拡散領域 12A,F n+ 型埋込み層 13A,F n- 型エピタキシャル層 14A p- 型チャネル層 14N p- 型ウェル領域 15A p+ 型ゲート領域 15P p+ 型ソース領域 15P’p+ 型ドレイン領域 16A n+ 型ソース領域 16N n+ 型ソース領域 16N’n+ 型ドレイン領域 18A ソースポリシリコン電極 18P,N ゲート電極 51,61 ゲート酸化膜
Claims (3)
- 【請求項1】 第1導電型の低不純物濃度半導体領域と
該第1導電型の低不純物濃度半導体領域を取り囲むよう
にして形成した第1導電型の高不純物濃度半導体領域と
前記第1導電型の低不純物濃度半導体領域内の表面部に
形成した第2導電型の半導体領域と該第2導電型の半導
体領域の表面に接続する第2導電型のポリシリコン電極
とを有するトランジスタと、第1導電型チャネルMOS
トランジスタと、第2導電型チャネルMOSトランジス
タとを同一半導体基板上に形成した半導体装置におい
て、 前記第1導電型の低不純物濃度半導体領域と、前記第2
導電型チャネルMOSトランジスタのウェル領域とを同
一工程で形成し、 前記第1導電型の高不純物濃度半導体領域と、前記第1
導電型チャネルMOSトランジスタのソース領域および
ドレイン領域とを同一工程で形成し、 前記第2導電型の半導体領域と、前記第2導電型チャネ
ルMOSトランジスタのソース領域およびドレイン領域
とを同一工程で形成し、 前記第2導電型のポリシリコン電極と、前記第1および
第2導電型チャネルMOSトランジスタのゲート電極と
を同一工程で形成することを特徴とする半導体装置。 - 【請求項2】 前記第1および第2導電型チャネルMO
Sトランジスタを前記半導体基板の上面に形成した第2
導電型のエピタキシャル層の表面に形成し、該第2導電
型のエピタキシャル層に接続して第2導電型の埋込み層
を形成することを特徴とする請求項1記載の半導体装
置。 - 【請求項3】 第1導電型の低不純物濃度半導体領域と
該第1導電型の低不純物濃度半導体領域を取り囲むよう
にして形成した第1導電型の高不純物濃度半導体領域と
前記第1導電型の低不純物濃度半導体領域内の表面部に
形成した第2導電型の半導体領域と該第2導電型の半導
体領域の表面に接続する第2導電型のポリシリコン電極
とを有するトランジスタと、第1導電型チャネルMOS
トランジスタと、第2導電型チャネルMOSトランジス
タとを同一半導体基板上に形成した半導体装置の製造方
法において、 前記第1導電型の低不純物濃度半導体領域と前記第2導
電型チャネルMOSトランジスタのウェル領域を同時に
形成する第1の工程と、 前記第1導電型の高不純物濃度半導体領域と前記第1導
電型チャネルMOSトランジスタのソース領域およびド
レイン領域とを同時に形成する第2の工程と、 前記第1および第2導電型チャネルMOSトランジスタ
のゲート酸化膜を形成する第3の工程と、 前記ポリシリコン電極と前記第1および第2導電型チャ
ネルMOSトランジスタのゲート電極とを同時に形成す
る第4の工程と、 前記第2導電型の半導体領域と前記第2導電型チャネル
MOSトランジスタのソース領域およびドレイン領域と
を同時に形成する第5の工程とを有することを特徴とす
る半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16684193A JPH0722527A (ja) | 1993-07-06 | 1993-07-06 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16684193A JPH0722527A (ja) | 1993-07-06 | 1993-07-06 | 半導体装置およびその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0722527A true JPH0722527A (ja) | 1995-01-24 |
Family
ID=15838649
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP16684193A Pending JPH0722527A (ja) | 1993-07-06 | 1993-07-06 | 半導体装置およびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0722527A (ja) |
-
1993
- 1993-07-06 JP JP16684193A patent/JPH0722527A/ja active Pending
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20011113 |