JPS60109245A - 半導体集積回路装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、半導体集積回路装置技術さらにはアナログ
・デジタル共存型半導体集積回路装置に適用して特に有
効な技術に関するもので、たとえば、バイポーラトラン
ジスタと１ＩＬ（インテグレーテッド・インジェクシヨ
ン・ロジック）とが共存する型の半導体集積回路装置に
おける素子形成に利用して有効な技術に関するものであ
る。

〔背景技術〕

アナログ・デジタル共存型半導体集積回路装置、特にバ
イポーラトランジスタとＩＩＬが共存して形成される半
導体集積回路装置では、そのアナログ部のバイポーラト
ランジスタの特性とデジタル部のＩＩＬの特性を両立さ
せることが難しく、また素子構造を微細化させ難（、さ
らに製造プロセスが多くなるなどの問題が生じるという
ことが本発明者によってあきらかとされた。特に、ＩＩ
Ｌ部では、その逆方向電流増＠率βｉを十分に太きくと
ることが陥しく、これによりデジタル部の信頼性が低い
、というような問題があるということが発明者によって
あきらかとされた。

この発明は、以上のような問題に着目してなされたもの
である。

〔発明の目的〕

この発明の目的は、アナログ・デジタル共存型半導体集
積回路！装置において、その素子構造を微細化すること
、およびアナログ部とデジタル部の各特性Ｙ両立して向
上させることを、共に可能にする技術を提供するもので
ある。

また、上記半導体集積回路装置を少１工い工程数でもっ
て形成することができる製造技術を提供するものである
。

この発明の前記ならびにそのほかの目的と新規な特徴に
ついては５本明細書の記述および添附図面から明かにな
るであろう。

〔発明の概要〕

本願に２いて開示される発明のうち代表的なものの概ｌ
！を簡単に説明すれば、１記のとおりである。

すなわち、アナログ素子とデジタル素子とが共存して形
成される半導体集積回路装置において、各素子形成領域
を、いわゆるアインプレーナーにより形成される酸化膜
で分離することにより、素子構造の微細（？および特性
の向上を可能にする、という目的Ｙ達成するものである
。

〔実施例〕

以下、この発明の代表的な実施例を図面を参照しながら
説明する。

なお、図面において同一あるいは相当する部分は同一符
号で示す。

先ず、第１図はこの発明によるアナログ・デジタル共存
型半導体集積回路装置の一実施例を示す。

同図に示す半導体集積回路装置には、アナログ素子とし
てのｎｐｎ型バイポーラトランジスタＱ１とデジタル素
子としてのＩＩＬが共存して形成されている。

ここで、各素子は、ｐ−型シリコン半導体基板ｌＯにｎ
−ｆｉシリコンエピタキシャル層１２を形成してなる半
導体基板に形成されている。各素子形成領域のエピタキ
シャル層１２と基板ｌＯの間にはそれぞれｎ“型埋込／
［１１４が島状に形成されている。各埋込／１ｉ１４の
間には分離領域の一部をなすｐ＋型型分離拡散郡部１６
形成され１いる。

これとともに、その分離拡散７ｉＩ部１６の上には、エ
ピタキシャル７ｉ１１２の表面からその底に達するべく
形成された厚い分離用酸化膜２４が形成されている。こ
の分離用酸化膜２４は、いわゆるアイソフレーナーによ
り形成されたものであって、この酸化膜２４と上記分離
拡散層部１６とによっ℃各素子形成領域を分離する領域
が構成されている。

アナログ素子としてのバイポーラトランジスタＱｌの形
成領域には、ホウ素などのｐ型導電不純物を選択拡散し
てなるｐ型ベース拡散層３８、リンなどの導電不純物を
高濃度に選択拡散してなるｎ＋型エミッタ拡散Ｍ　４２
　、ｎ　”型コレクタ拡散ｒ＃ＩＯＮ“などが形成され
又いる。コレクタ拡散層ＯＮ＋は、分離用酸化膜２４に
囲まれた中に選択拡散さｒｔ舌いる。そして、アルミニ
ウム配線材料４４によりコレクタ０．ベースＢ、エミッ
タＥの各電極の取出しおよび配線の引出しが行なわれて
いる。

他方、デジタル素子としてのＩＬＬの形成領域には、ベ
ース領域およびインジェクタ領域ケなすｐ型拡散層とマ
ルチコレクタ領域をなすｎ＋型型数散層形成されている
。ベース領域は、いわゆるグラフトベース構造をなし、
低不純物濃度のｐ−型予備拡散層３０中に比較的高い不
純物濃にσ〕ｐ＋型拡散層３４Ｙ部分的に形成した構造
とな−）又（・る。そのグラフトベース構造の低不純物
濃度部分には複数のｎ＋＋コレクタ拡散層４０が形成さ
ハている。また、上記インジェクタ領域は、上記−く−
ス頌域と同じｐ−型予備拡散層３２中に比較的高い不純
物濃度のｐ′″型拡散＃３６を形成した構造となりてい
る。そして、アルミニウム配線材料４４によりマルチコ
レクタＯ１，０２、インジェクタＩＮＪなどの各電極の
取出しおよび配線の引出しが行なわれている。

以上のようにして、アナログ素子である）くイボ−ラト
ランジスタＱ１とデジタル素子であるＩＩＬとが単一の
半導体基体に共存して形成されている。

さて、以上のような構造の半導体集積回路装置では、各
素子形成領域を、いわゆるアイソプレーナーにより形成
される厚い分離用酸化膜２４を用いて分離することによ
り、素子間の分離、特にアナログ部とデジタル部との分
離が確実になり、これにより分離領域の幅を小さくする
ことができる。

この結果、画素子の特性を犠牲にすることなく素子構造
の微細什が可能になる。また、バイポーラトランジスタ
Ｑ１のコレクタ拡散ｗｌＯＮ”ｇ上記分離用酸化膜２４
で囲まれた中に形成することにより、コレクタ拡散＃Ｏ
Ｎ＋の横方向への拡散か上記酸化膜２４によって規制さ
４、こハによりバイポーラトランジスタＱ１の形成領域
内においても素子構造の微細化が達成される。さらに、
ＩＩＬのベース領域ｔいわゆるグラフトベース構造とし
、コレクタ拡散ｒ＠４０が形成される部分の不純物濃度
を低くする一方、それ以外の部分の不純物濃度を高くて
ることにより、キャリアの注入効率を高めて逆方向電流
増幅率βｉを向上させることができるとともに、ＩＩＬ
内部に直列に介在する寄生抵抗の値を低く抑えることが
でき、これによりＩＩＬの特性も大幅に向上させられる
、次に、この発明による半導体集積回路装置の製造方法
の一実施例を示す・ 第２図から第１０図までは、第１図に示したアナログ・
デジタル共存型半導体集積回路装置の製造工程をその工
程順に示したものである。以下、その工程順序に従って
各図ごとに説明する。

第２図はこの発明によるアナログ・デジタル共存型半導
体集積回路装置を形成するために予備力υ工された半導
体基体を示ｊ、この半導体基体は、ｐ型導電不純物が低
濃度にドープされたシリコン半導体基板１０であって、
領域ａ１にはアンチモンｓｂが、また領域ａ２．ａ３に
はホウ素Ｂ″がそれぞれイオン打込みされ℃いる。

第３図は第２図の半導体基板１０にｎ−型シリコンエピ
タキシャル層１２．ｎ“型埋込／ｉ＄１４゜およびｐ＋
型型分離拡散郡部１６形成された状態”ｋ：　示ｔ。エ
ピタキシャル層１２にはリンなどのｐ型導電不純物が低
濃度にドープされている。埋込層１４は−←述したアン
チモンＳｂが高ａ度に拡散することにより形成されてい
る。また、ｐ＋型型分離拡散郡部１６上述したホウ素Ｂ
＋が高濃度に拡散することにより形成されたものであっ
て、後述する分離領域の一部を構成する。

第４図は分離領域に沿って溝部２２を形成した状態を示
す。この溝部２２はエツチングにより形成される。この
エツチングは、表面酸化膜２０上に形成された窒化膜２
１をマスクとし、またＫＯＨによるエツチング液を用い
て行なわれる。溝部２２はエピタキシャル層１２０表面
からその下の拡散層部１６あるいは埋込／＃１４に達す
る深さまで掘下げられる。

第５図は第４図の溝部２２に酸化膜２４による分離帯を
形成した状態を示す。上記溝部２２には高圧下で生成さ
れる厚い酸化膜２４が形成される。

ν小■ｌし賭０Ａ神帛加ＩＱＱカ厖シダ抽甑牌／手１８
シに形成される、つまり、エピタキシャル層１２の表面
からその底に達するまでの厚さで帯状に形成される。こ
れにより、この厚い酸化膜２４とその下のｐ＋型砿散層
部１６とによつ又、電子形成領域ａ２．ａ３間が電気的
に確実に分離される。また、エピタキシャルＩｖ１２は
上記酸化膜２４に４って横方向に分断・区画される。

第６図は第５図の酸化膜２４による分離帯で囲まれた中
にバイポーラトランジスタのｎ”ｆｆｉコレクタ拡散層
ＯＮ＋を形成した状態を示す。このコレクタ拡散層ＯＮ
＋はｎ′ＩＭ導電不純物を高濃度に選択拡散することに
より形成される。このとぎ、そのコレクタ拡散／ＩＯＮ
＋は、その横方向への拡散が上記酸化膜２４によって規
制される。これにより、該コレクタ拡散層ＯＮ＋を小さ
な面積内に形成することができる。

第７図はＩＩＬのベース形成領域およびインジェクタ形
成領域にそれぞれｐ−型予備拡散層３０゜３２を形成し
た状態を示す。ＩＩＬのベース形成領域およびインジェ
クタ形成領域には、先ず、ホウ素などのｐ型導電不純物
を低濃度に選択拡散し７て予備拡散層３０．３１’形成
する。

第８図はＩＩＬのベース領域およびインジェクタ領域を
それぞれ形成した状態を示す。ベース領域は、上記ｐ−
型予備拡散膚３０中に高不純物濃度のｐ＋＋拡散Ｎ３４
ａ一部分的に追加拡散することにより構成される。つま
り、ベース領域は、低濃度拡散層３０と高濃度拡散層３
４とから構成されるグラフトベース構造ｔなす。また、
インジェクタ領域は、上記ｐ−型予備拡散ｐｔＩ３２中
に高不純物濃度のｐ＋型型数散層３６′？追加拡散する
ことにより構成される。この２つの領域に追加拡散され
るｐ＋型型数散層３４３６は同じものであって同時に形
成される。これとともに、バイポーラトランジスタの形
成領域ａ２においては、ｐ型ベース拡散層３８が選択拡
散忙より形成される。このｐ型ベース拡散層３８は上記
ｐ“型拡散［３４゜３６の追加拡散と同時に拡散形成す
ることができる。

第９図はＩＩＬのコレクタ領域およびバイポーラトラン
ジスタのエミッタ領域Ｚそれぞれ形成した状態を示す。

領域ａ３においては、上記グラフト構造のベース領域の
低不純物濃度部分に高不純物濃度のｎ′″型コレクタ拡
散層４０が選択拡散により形成される。これと同時に：
領域ａ２において上記ｐ型ベース拡散層３８中にｎ“型
エミッタ拡散層４０が選択拡散により形成される。つま
り、ＩＩＬのマルチコンク１夕領域とバイポーラトラン
ジスタのエミッタ領域とが同時に形成される。

第１０図は電極の取出しおよび配線の引出しを行なった
状態を示す。領域ａ２では、コレクタＯ。

ベースＢ、エミッタＥの各電極の取出しおよびそれぞれ
の引出し配線が形成されることにより、ｎｐｎ型バイポ
ーラトランジスタＱ１が構成される。

同様に、領域ａ３では、マルチコレクタ０１゜０２およ
びインジェクタＩＮＪの各電極の取出しおよびそれぞれ
の引出し配線が形成されることにより、ＩＩＬが構成さ
れる。

以上のようにして、アナログ素子であるバイポーラトラ
ンジスタＱｌとデジタル素子であるＩＩＬとが、酸化膜
２４によって分離された状態で共存して形成される。こ
こで、アナログ素子であるバイポーラトランジスタＱ１
とデジタル素子であるＩＩＬの各領域は、共に同じ工程
にて同時に形成される部分が多く、これによりアナログ
とデジタルの２種類の素子の少ない工程でもって同時に
形成することができる。

〔効果〕

（１）　アナログ素子とデジタル素子の形成領域を酸化
膜で分離することにより、画素子の特性を両立させつつ
、その素子構造を微細化することが可能になる、という
効果が得られる。

（２）また、デジタル素子としてＩＩＩ、を構成すると
ともに、このＩＩＬ”ｋグラフト構造のベースを用いて
構成することにより、該１１Ｌにおける電荷注入効率を
高め、かつ内部に直列に寄生する抵抗値ケ低くすること
ができるなどの特性向上ｔはかることができる、という
効果が得られる。

（３）　また、ト記バイポーラトランジスタ内の拡散層
と上記ＬＩＬ内の拡散層の一部を同時に形成すること尾
より、工程ａをそれはど、増すことなくアナログとデジ
タルの２種類の素子を共存して形成することができるよ
うになる、という効果が得られる。

以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、この発明は−Ｆ記実施例に限定さ
れるものではなく、その要旨を逸脱しない範囲で種々変
更可能であることはいうまでもない。

〔利用分野〕

以上の説明では主として本発明者によってなされた発明
をその背景と１．ｃっだ利用分野であるバイポーラトラ
ンジスタとＩＩＬの共存型半導体集積回路装置の素子形
成技術に適用した場合につい壬説明したが、それに限定
されるものではなく、例えば、ＩＩＬ以外のデジタル素
子が共存する型の半導体集積回路装置における素子形成
技術などにも適用できる。

【図面の簡単な説明】

第１図はこの発明によるアナログデジタル共存摩の半導
体集積回路装置の一実施例を示す断面図、第２図はこの
発明によるアナログ・デジタル共存型半導体集積回路装
Ｒを形成するために予備加工された半導体基体を示す断
面図、 第３図は第２図の半導体基体にエピタキシャル層、埋込
層、および分離領域の一部を形成した状態を示す断面図
、 第４図は分離領域に沿っ℃溝部を形成した状態を示す断
面図、 第５図は第４図の溝部に酸化膜圧よる分離帯を形成した
状態を示す断面図、 第６図は第５図の醇化膜による分離帯で囲まれた中にバ
イポーラトランジスタのコレクタ拡散層を形成した状態
を示す断面図、 第７図はＩＬＬのペース形成領域およびインジェクタ形
成領域にそれぞれ予備拡散＃を形成した状態を示す断面
筒、 第８図はＩＬＬのベース領域およびインジェクタ領域を
それぞれ形成した状態を示す断面図、第９図はＩＬＬの
コレクタ領域およびバイポーラトランジスタのエミッタ
領域をそれぞれ形成【７た状態を示す断面図。 第１０図は電極の取出しおよび配線の引出しを行なった
状態を示す断面図である。 １０・・・ｐ−型シリコン半導体基板、１２・・・ｎ−
型シリコンエピタキシャル層、１４・・・ｎ＋＋埋込層
、１６・・・ｐ“型分離拡散層部、１８・・・窒化膜。 ２０・・・表面酸化膜、２２・・・溝部、２４・・・分
離用酸化膜、ＯＮ＋・・・コレクタ拡散層、３０・・・
ＩＩＬのベース領域におけるｐ−型予備拡散層、３２・
・・ＩＩＬのインジェクタ領域におけるｐ−型予備拡散
層、３４・・・ＩＩＬのベース領域におけるｐ＋型型数
散層３６・・・ＩＩＬのインジェクタ領域におけるｐ＋
拗拡散層、３８・・・バイポーラトランジスタのｐ型ベ
ース拡散層、４０・・・ＩＩＬのｎ＋＋コレクタ拡散層
、４２・・・バイポーラトランジスタのｎ“型エミッタ
拡散層、４４・・・アルミニウム配線材料、Ｑｌ・・・
アナログ素子としてのバイポーラトランジスタ、ＩＩＬ
・・・デジタル素子としてのインチグレー？ッド・イン
ジェクシヨン・ロジック、０・・・コレクタ、Ｂ・・・
ペース、Ｅ・・・エミッタ、０１，０２・・・ＩＩＬの
マルチコレクタ、ＩＮＪ・・・インジェクタ。

Claims (1)

1. 【特許請求の範囲】 １、アナログ素子とデジタル素子とが共存して形成され
   た半導体集積回路装量であって、各素子σ）形成領域′
   ｆｔ１ｔ化膜で分離したことを特徴とする半導体集積回
   路装置。 ２、上記アナログ素子がバイポーラトランジスタであり
   、また上記デジタル素子がＩＩＬ（インテグレーテッド
   ・インジェクション・ロジック）であることを特徴とす
   る特許請求の範囲第１項記載の半導体集積回路装置□ ３、アナログ素子としてのバイポーラトランジスタとデ
   ジタル素子としてのＩＩＬ（インテグレーテッド・イン
   ジェクション・ロジック）とが同時に形成されたアナロ
   グ・デジタル共存型の半導体集積回路装置の製造方法で
   あって、上記バイポーラトランジスタ内の拡散層と上記
   ＩＩＬ内の拡散層の一部ｌ同時に形成することを特徴と
   する半導体集積回路装置の製造方法。