KR930004299B1 - I²l소자 및 그 제조방법 - Google Patents

I²l소자 및 그 제조방법 Download PDF

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Abstract

내용 없음.

Description

I2L소자 및 그 제조방법
제1도는 종래의 단면도.
제2도는 제1도에 따른 등가 회로도.
제3도는 종래의 다른 실시예에 따른 단면도.
제4도는 본 발명에 따른 단면도.
제5도는 본 발명에 따른 제조 공정도.
본 발명은 반도체 소자에 관한 것으로 특히 논리게이트의 일종인 I2L(Intergrsted-Injection Logic) 소자 및 그 제조방법에 관한 것이다.
일반적으로 I2L소자는 수평형 pnp트랜지스터와 다중의 콜렉터 접촉을 가지는 역수직형 npn트랜지스터로 구성된다. 상기 I2L소자는 집적회로는 논리와 메모리 설계에 널리 이용되며, 바이폴라 트랜지스터와 같은 공정으로 만들 수 있고 레이아웃이 쉬우며 고밀도 집적이 가능하다는 장점을 가지고 있다.
제1도는 종래의 I2L소자의 단면도를 나타낸 것이다. n+매몰층(3)과 n형 에피택셜층(5) 및 소자 분리를 위한 p+확산영역(7)이 형성된 p형 반도체 기판(1)상에 제1p형 엑티브 영역(9)과, 다수의 n형 엑티브 영역(11, 12, 13)을 포함하고 상기 제1p형 엑티브 영역(9)과 소정거리 이격된 제2p형 엑티브 영역(15)과, 상기 각각의 엑티브 영역과 접촉하는 전극(17, 18, 19, 20, 21)과, 상기 전극들 사이의 기판(1) 상면에 형성된 절연막(23)으로 구성되어 있다.
상기 제1p형 엑티브 영역(9)과 제2p형 엑티브 영역(15)과 그 사이의 n형 에피택셜층(5)에 의해 수평형 pnp트랜지스터(25)가 형성되고, 상기 n형 엑티브 영역(11, 12, 13)과 제2p형 엑티브 영역(15)과 n형 에피택셜층(5)에 의해 역수직형 npn트랜지스터(27)가 형성된다.
상기 도면에서 알 수 있는 바와같이 n형 에피택셜층(5)은 pnp트랜지스터(25)의 베이스 영역임과 동시에 npn트랜지스터(27)의 에미터 영역이 된다.
또한 역수직형 npn트랜지스터(27)에서는 n+매몰층(3)이 에미터 역할을 하고, 상기 수평형 pnp트랜지스터(25)의 콜렉터영역(15)이 베이스 역할을 하며, n형 엑티브 영역(11, 12, 13)들이 다중 콜렉터 역할을 하게 된다. 한편 상기 수평형 pnp트랜지스터(25)는 전류 공급원으로 동작한다.
제2도는 상기 제1도의 등가회로도로서 같은 명칭에 해당하는 것은 같은 번호를 사용하였음에 유의해야 한다.
상기 제1도의 수평형 pnp트랜지스터인 제1트랜지스터(25)의 에미터에 양(+)의 바이어스를 고정하고 논리 "1"상태의 전압을 입력단(Vi)에 인가하면 에미터(9)로 부터 콜렉터(15)로 부가적인 전류가 흐르게 된다. 따라서 역수직형 npn트랜지스터인 제2트랜지스터(27)의 베이스(15)단으로 전류가 흐르게 되어 상기 제2트랜지스터(27)는 포화상태가 된다. 그 결과 출력단(Vo)의 전압이 논리 "0"상태가 되어, 상기 I2L은 논리 인버터의 기능을 수행하게 된다.
I2L는 다중 콜렉터와 공통 에미터 사이에 저항이나 절연 영역을 필요로 하지 않기 때문에 회로밀도가 매우 높다는 장점이 있다.
그러나, 수평형 pnp트랜지스터의 콜렉터와 역수직형 npn트랜지스터의 베이스가 같은 영역으로 형성되기 때문에 수평형 pnp트랜지스터를 통한 전류가 npn트랜지스터의 베이스에 공급된다. 그리하여 상기 전류가 바로 인접한 npn트랜지스터에 차례로 공급됨으로써 동작속도가 저하된다는 문제점이 있었다.
뿐만 아니라 저항도 증가하여 전력 소모가 증대된다는 문제점도 있었다. 또한 수평형 pnp트랜지스터의 에미터 영역의 불순물 농도가 적음에 기인하는 전류 이득 저하로 인하여 역수직형 npn트랜지스터의 베이스의 구동 능력이 저하된다는 문제점이 있었다.
또한, 베이스 영역이 p+확산영역과 상당히 떨어져 있음으로 해서 소자의 크기가 커진다는 단점이 있었다. 또한 p형 엑티브 영역 형성시 기판에 바로 이온 주입을 실시함으로써 접합 깊이가 깊어지게 된다, 그에 따라 접합 캐패시턴스가 커지게 되어 동작 속도가 저하된다는 문제점이 있었다.
상기한 바와 같은 다수의 문제점을 해소하기 위한 I2L소자의 제조방법이 대한민국 특허 공보 제1756호에 개시된 바 있다.
상기 제1756호에 의한 I2L소자의 단면도를 제3도에 나타내었다. 상기 제3도는 p형의 반도체 기판(30)상에 n+형의 매몰층(33)을 형성한후 n형 에피택셜층(35)을 성장시킨 다음, 상기 에피택셜층(35)을 선택 식각하여 상기 선택 식각 부분에 붕소 이온 주입을 하여 p+형 확산영역(37)을 형성하고, 산화물의 주입에 의해 ROX(Recessed Oxide)(38)를 형성하여 각 소자를 분리한다. 그 다음 p형 베이스 영역(45, 46) 및 수평형 트랜지스터의 p형 에미터 영역(39)을 동시에 형성한 후 상기 기판(30) 상면에 산화막(51)을 형성한 다음 npn트랜지스터의 콜렉터 영역을 형성할 부위의 상기 산화막(51)을 선택 식각한다. 그 다음 상기 기판(30) 상면에 n+형 다결성 실리콘층을 형성한 후 패턴 형성하여 콜렉터전극(48, 49)을 형성한 다음 수평형 트랜지스터의 에미터 및 역수직형 트랜지스터의 베이스 전극을 형성할 부위의 산화막을 선택 식각하여 알루미늄층(47, 53)을 형성한 후 패턴 형성함으로써 완성된다.
상기 제3도에 도시된 바와같이 역수직형 npn트랜지스터의 베이스가 ROX(38)에 의해 분리됨으로써 역수직형 npn트랜지스터의 베이스가 같은 영역에 형성됨에 의한 문제점을 제거하였다.
그러나, 상기 ROX(38)영역은 에피택셜층(35)을 선택 식각하는 공정과 산화물을 주입하는 공정이 필요하므로 공정이 어렵다는 단점이 있었다.
또한 수평형 트랜지스터의 에미터 영역(39)과 역수직형 트랜지스터의 베이스 영역(45, 46)을 동시에 형성했기 때문에, I2L소자의 동작을 최적화시킬 수 있을 정도의 충분한 불순물 농도를 가지는 에미터 영역(39)을 얻을 수 없게 된다. 따라서 그에 따른 전류 이득 저하 및 구동능력 저하가 발생하게 되는 문제점이 있었다. 뿐만 아니라 p형의 에미터 및 베이스 영역(39, 45, 46) 형성시 기판에 바로 이온 주입을 실시하였기 때문에 접합 깊이가 증대되는 문제점이 있었다.
따라서 본 발명의 목적은 I2L소자 및 그 제조방법에 있어서 동작 속도가 빠르고 전력소모가 최소화된 I2L소자 및 그 제조방법을 제공함에 있다.
본 발명의 다른 목적은 I2L소자 및 그 제조방법에 있어서 수평형 트랜지스터의 전류 이득이 증대되고 역수직형 트랜지스터의 구동 능력이 향상된 I2L소자 및 그 제조방법을 제공함에 있다.
상기한 바와같은 본 발명의 목적을 달성하기 위하여 선택산화(Local Oxidation of Silicon; LOCOS) 공정으로 필드 산화막을 형성하여 소자들을 분리시킴과 동시에 역수직형 트랜지스터의 제1 및 제2베이스 영역을 분리시키는 공정과, 수평형 트랜지스터의 에미터 및 콜렉터 영역과 역수직형 트랜지스터의 베이스 영역 형성시 서로 다른 이온 주입 공정을 실시하여 고농도의 에미터 및 콜렉터 영역과 저농도의 베이스 영역을 형성하는 공정과, 역수직형 트랜지스터의 콜렉터 전극 형성을 위한 다결정 실리콘층 형성후, 상기 다결정 실리콘층 상면에 실리사이드층을 형성하는 공정을 구비함을 특징으로 한다.
이하 본 발명을 첨부한 도면을 참조하여 상세히 설명한다. 제4도는 본 발명에 따른 I2L소자의 단면도이다.
n+매몰층(52)과 n형 에피택셜층(54) 및 소자 분리를 위한 p+확산영역(66)이 형성된 p형 반도체 기판(50)상에 형성된 제1, 제2 및 제3필드 산화막(64a, 64b, 64c)과, 상기 제1 및 제2필드 산화막(64a, 64b) 사이에 서로 소정 거리 이격된, 수평형 트랜지스터의 에미터영역(76) 및 역수직형 트랜지스터의 콜렉터 영역(86)을 포함하는 수평형 트랜지스터의 콜렉터 영역(74)과, 상기 제2필드 산화막(64b)과 제3필드 산화막(64c)사이에 걸쳐 형성된 수직형 트랜지스터의 콜렉터 영역(88, 90)을 포함하는 베이스 영역(75)과, 상기 각각의 콜렉터 영역(86, 88, 90)과 접촉하는 콜렉터 전극(92, 93, 94)과, 상기 콜렉터 전극(92, 93, 94) 상면 및 기판(50)상면에 복합층으로 형성된 절연막(68, 78, 96)과, 상기 수평형 트랜지스터의 에미터 영역(76)과 접촉하는 에미터 전극(98)과 역수직형 트랜지스터의 제1 및 제2베이스 영역(75)에 동시에 접촉하는 베이스 전극(99)으로 구성된다.
상기 도면에서 알 수 있는 바와같이 n형 에피택셜층(54)은 수평형 pnp트랜지스터의 베이스 영역임과 동시에 역수직형 npn트랜지스터의 에미터영역이 된다. 또한 역수직형 npn트랜지스터에서는 n+매몰층(52)이 에미터 역할을 하고, 상기 수평형 pnp트랜지스터의 콜렉터 영역(74)이 베이스 역할을 하며, n형 엑티브 영역(86, 88, 90)들이 다중 콜렉터 역할을 하게 된다.
한편 상기 수평형 pnp트랜지스터는 전류 공급원으로 동작한다. 상기 제4도에 따른 등가회로도는 상기 제2도에 도시한 바와같다. 제5도는 본 발명에 따른 I2L소자의 제조공정도로서 상기 제4도와 같은 명칭에 해당하는 것을 같은 번호를 사용하였음에 유의해야 한다.
출발물질은 결정방향이 (100)이고 비저항이 15-20Ω-cm인 p형 실리콘 기판으로한다.
상기 제5(a)도에서 매몰층 형성을 위한 이온 주입 영역을 제외한 영역에 산화막(도면에 도시하지 않음)을 형성한 후 비소(Arsenic)를 3∼5E15ions/㎠의 도우즈와 80∼100KeV의 에너지로 이온 주입한 다음 확산시켜 n형 매몰층(52)을 형성한다. 그 다음 상기 기판(50) 상면에 n형 에피택셜층(54)을 형성한다.
상기 제5(b)도에서 상기 n형 에피택셜층(54) 상면에 600∼800Å의 얇은 두께를 가지는 산화막(56)과 제1포토레지스터(58)을 순차적으로 형성한 후, p형 확산층이 형성될 영역상면의 포토레지스터를 제거한다.
그다음 상기 기판 상부로 부터 붕소(Boron)를 3-5E15ions/㎠의 도우즈와 80-100KeV의 에너지로 이온 주입하여 p+이온 주입 영역을 형성한다.
상기 제5(c)도에서, 상기 제1포토레지스터(58)을 제거한 후 상기 산화막(56) 상면에 질화막(62)을 형성한 다음 통상의 선택산화(LOCOS)공정을 실시한다. 그리하여 제1, 제2 및 제3필드산화막(64a, 64b, 64c)을 5000Å∼8000Å의 두께로 형성한다. 이때 상기 p+이온 주입영역이 활성화되면서 상기 기판(50)과 연결되는 p+확산영역(66)이 형성된다.
상기 제5(d)도에서 상기 산화막(56) 및 질화막(62)을 제거한 후 상기 기판(50) 상면에 600Å정도의 두께를 가지는 게이트 산화막(68)을 형성한다.
상기 제5(e)도에서 상기 게이트 산화막(68)상면에 역수직형 트랜지스터의 베이스가 형성될 영역을 제외하여 제2포토레지스터(70)의 패턴을 형성한다.
그 다음 붕소를 3∼6E12ions/㎠의 도우즈와 100∼180KeV의 에너지로 이온 주입한 역수직형 트랜지스터의 제1 및 제2베이스 영역을 형성하기 위한 p형의 이온 주입영역(72)을 형성한다.
상기 제5(f)도에서 수평형 트랜지스터의 에미터 콜렉터, 그리고 인접한 소자에 동일한 전류를 공급할 수 있는 고농도의 p+확산영역을 형성하기 위하여 제3포토레지스터(73)의 패턴을 형성한다. 그 다음 붕소를 2∼3E15ions/㎠의 도우즈와 30∼40KeV의 에너지로 이온 주입한 후 활성화시켜 고농도의 p+확산영역(74, 75, 76)을 형성한다.
상기 제5(g)도에서 상기 제3포토레지스터(73)의 패턴을 제거한 다음 상기 기판(50) 상면에 1000∼2000Å의 두께를 가지는 질화막(Si3N4)(78)과 제4포토레지스터(80)를 순차적으로 형성한다.
그 다음 역수직형 트랜지스터의 다중 콜렉터 영역을 형성하기 위한 개구부(82)를 형성한다.
상기 제5(h)도에서 상기 패턴 형성된 제4포토레지스터(80)를 제거한뒤 상기 기판(50) 상면에 2000∼3000Å의 두께를 가지는 다결정 실리콘층(82)을 형성한다. 그 다음 비소를 6∼9E15ions/㎠의 도우즈와 100∼140KeV의 에너지로 이온 주입하여 고농도의 n+콜렉터 영역(86, 88, 90)을 형성한다.
이때 불순물의 주입 에너지는 상기 다결정 실리콘층(82)은 투과할 수 있으나 상기 다결정 실리콘층(82)과 질화막(78) 및 게이트 산화막(68)은 투과할 수 없을 정도의 에너지이므로, 상기 콜렉터 영역(86, 88, 90)의 접합 깊이는 아주 얕은 깊이를 가진다.
상기 제5(i)도에서 상기 다결정 실리콘층(82) 상면에 1000∼2000Å의 두께를 가지는 텅스텐 실리사이드(WSi2)층을 형성한다. 그후 통상의 식각 공정으로 식각하여 콜렉터 전극(92, 93, 94)을 형성한 다음 상기 기판(50) 상면에 5000∼7000Å의 두께를 가지는 산화막(96)을 형성한다. 그 다음 수평형 트랜지스터의 에미터 및 콜렉터영역(76, 74)상면과 수직형 트랜지스터의 베이스 영역(75) 상면에 통상의 사진 식각 공정으로 개구부를 형성하여 상기 개구부에 접촉하도록 8000∼1000Å의 두께를 가지는 알루미늄 전극(98, 99)을 형성함으로써 I2L소자를 완성한다.
상술한 바와같이 본 발명은 선택 산화 공정에 의한 필드산화막을 이용하여 각 소자를 분리시킴으로써 ROX를 이용한 분리에 비해 공정이 간단한 뿐만 아니라 종래의 pn접합에 의한 격리방법에 비해 접합용량이 대폭 감소된 I2L소자를 얻을 수 있다. 게다가 집적도가 증가되고 표면 누설 전류가 감소된 I2L소자를 얻을 수 있다.
또한 수평형 트랜지스터의 콜렉터 영역이기도 한 역수직형 트랜지스터의 제1베이스 영역과 그와 이웃하여 복수개의 콜렉터 영역을 포함하는 역수직형 트랜지스터의 제2베이스 영역을 필드산화막으로 분리시킴에 의해, 상기 수평형 pnp트랜지스터에서 공급되는 전류가 인접한 역수직형 트랜지스터의 제1베이스에 공급되면서 알루미늄층을 통해 상기 선택 산화막에 의해 분리된 제2베이스에 직접 공급된다. 그 결과 베이스 전류에 의한 응답의 지연이 발생되지 않아 동작속도가 빨라지는 효과가 있다.
뿐만 아니라 수평형 pnp트랜지스터의 에미터와 콜렉터 영역을 고농도로 형성함으로써 전류구동 능력이 향상된 I2L소자를 얻을 수 있다. 또한 역수직형 npn트랜지스터의 베이스를 저농도로 형성함으로써 동작 속도가 빠른 I2L소자를 얻을 수 있는 효과도 있다.
또한 역수직형 npn트랜지스터의 콜렉터 전극 형성시 다결정 실리콘층과 실리사이드층을 적층하여 형성함으로써 부하 저항이 감소되어 I2L소자의 지연시간을 줄이고 전력 소모를 최소화하는 효과가 있다.

Claims (10)

  1. 고농도의 제2도전형 매몰층(52)과 저농도의 제2도전형 에피택셜층(54) 및 소자 분리를 위한 고농도의 제1도전형 확산영역(66)이 형성된 제1도전형의 반도체 기판(50)상에 형성되는 I2L소자에 있어서, 상기 제1도전형의 확산영역(66)상면 및 제2도전형의 에피택셜층(54) 상부의 소정 영역에 형성된 제1, 제2 및 제3필드 산화막(64a, 64b, 64c)과, 상기 제1 및 제2필드 산화막(64a, 64b)과 각각 인접하면서 서로 소정거리 이격된 제1도전형의 엑티브영역(76) 및 제2도전형의 엑티브 영역(86)을 포함하는 제1도전형의 엑티브영역(72, 74)과, 상기 제2 및 제3필드 산화막(64b, 64c) 사이에 걸쳐 형성되어 하나 이상의 제2도전형의 엑티브 영역(88, 90)을 포함하는 제1도전형의 엑티브 영역(72, 75)과, 상기 각각의 제2도전형의 엑티브 영역(86, 88, 90)과 접촉하고 산화막(68)과 질화막(78)의 복합층에 의해 기판(50)과 격리되는, 다결정 실리콘층과 실리사이드층이 적층된 구조를 가지는 다수의 전극(92, 93, 94)과, 산화막(96)에 의해 기판(50)과 격리되고 상기 제1필드산화막(64a)과 인접한 제1도전형의 액티브 영역(76)과 접촉하는 금속전극(98) 및 상기 제2필드 산화막(64b)과 인접한 제1도전형의 두 엑티브 영역(72, 74, 75)과 동시에 접촉하는 금속전극(99)으로 구성됨을 특징으로 하는 I2L소자.
  2. 제1항에 있어서, 제1도전형이 p형이고 제2도전형이 n형임을 특징으로 하는 I2L소자.
  3. 제1항에 있어서, 상기 제1 및 제2필드 산화막(64a, 64b)과 각각 인접하면서 서로 소정거리 이격된 제1도전형의 엑티브 영역(76, 74) 및 그 사이의 제2도전형을 가지는 에피택셜층(54)이 각각 고농도의 p형 에미터 및 콜렉터 영역, 저농도의 n형 베이스영역으로 동작하는 수평형 pnp트랜지스터이고, 상기 제2도전형의 엑티브 영역(86, 88, 90)과 상기 제2도전형을 포함하는 제1도전형의 엑티브 영역(72)과, 상기 제2도전형의 에피택셜층(54) 및 매몰층(52)이 각각 고농도의 n형 콜렉터 영역, 저농도의 p형 베이스 영역, 고농도의 p형 에미터 영역으로 동작하는 역수직형 트랜지스터임을 특징으로 하는 I2L소자.
  4. 고농도의 제2도전형 매몰층(52)과 저농도의 제2도전형 에피택셜층(54)이 형성된 제1도전형의 반도체기판(50)상에 I2L소자를 제조하는 방법에 있어서, 상기 기판(50) 상면에 산화막(56)과 포토레지스터(58)를 도포한 후 소정 영역의 제1포토레지스터(58)를 제거한 다음 제1도전형의 불순물을 이온주입하는 제1공정과, 상기 제1포토레지스터(58)를 제거한 후 상기 산화막(56) 상면에 질화막(62)을 형성한 다음 패턴을 형성하여 선택 산화를 실시함에 의해 상기 기판(50)과 연결되는 제1도전형의 확산 영역(66)과 상기 확산영역(66) 상면 및 상기 제2도전형의 에피택셜층(54) 상부의 소정 영역에 제1, 제2 및 제3필드산화막(64a, 64b, 64c)을 형성하는 제2공정과, 상기 산화막(56) 및 질화막(62)을 제거한 다음 상기 기판(50)상면에 게이트 산화막(68)을 형성하는 제3공정과, 상기 제2 및 제3필드 산화막(64b, 64c)에 걸치 영역 상면과 상기 제1 및 제2필드산화막(64a, 64b) 사이의 영역중 제2필드 산화막(64b)에 인접한 영역상면을 제외하여 제2포토레지스터(70)를 형성한 후 제1도전형의 불순물을 이온 주입하는 제4공정과, 상기 제1필드 산화막(64a)과 인접하는 영역 상면과 제1 및 제2필드 산화막(64a, 64b)사이의 이온 주입 영역중 제1필드 산화막(64a)쪽의 영역 상면과, 제2 및 제3필드 산화막(64a, 64c) 사이의 이온 주입 영역중 중앙 부근을 제외하여 제3포토레지스터(73)를 형성한 후 상기 제4공정보다 고농도로 제1도전형의 불순물을 이온 주입하여 제1도전형의 고농도 엑티브영역(74, 75, 76) 및 제1도전형의 저농도 액티브 영역(72)을 형성하는 제5공정과, 상기 제3포토레지스터(73)를 제거한 후 상기 기판(50) 상면에 제1절연막(78)을 형성한 다음 상기 저농도의 제1도전형 이온 주입 영역 상면의 산화막(68)과 제1절연막(78)을 상기 기판(50) 표면이 노출될때까지 식각하여 개구부를 형성하는 제6공정과, 상기 기판(50) 상면에 도전층(82)을 형성한 후 제2도전형의 불순물을 이온 주입하여 상기 개구부하면에 제2도전형의 엑티브 영역(86, 88, 90)을 형성하는 제7공정과, 상기 기판(50)상면에 실리사이드층을 형성한 후 소정 영역의 상기 도전층(82)가 실리사이드층을 제거하여 상기 개구부와 접촉하는 전극을 형성하는 제8공정과, 상기 기판(50) 상면에 제2절연막(96)을 형성한 후 상기 제1도전형의 고농도 엑티브 영역(74, 75, 76) 상면에 개구부를 형성한 다음 상기 기판(50) 상면에 금속층을 형성하는 제9공정과, 상기 제1필드 산화막(64a)에 인접한 엑티브 영역(76) 상면에 형성된 개구부와 접촉하는 금속전극(98) 및 나머지 두 개구부에 동시에 접촉하는 금속전극(99)을 형성하는 제10공정으로 이루어짐을 특징으로 하는 I2L소자.
  5. 제4항에 있어서, 상기 제1도전형이 p형이고 제2도전형이 n형임을 특징으로 하는 I2L소자의 제조방법.
  6. 제4항에 있어서, 상기 제1절연막이 질화막임을 특징으로 하는 I2L소자의 제조방법.
  7. 제4항에 있어서, 상기 제2절연막이 질화막임을 특징으로 하는 I2L소자의 제조방법.
  8. 제4항에 있어서, 상기 도전층이 다결정 실리콘으로 형성됨을 특징으로 하는 I2L소자의 제조방법.
  9. 제4항에 있어서, 상기 실리사이드 층이 텅스텐 실리사이드임을 특징으로 하는 I2L소자의 제조방법.
  10. 제4항에 있어서, 상기 제1 및 제2필드산화막(64a, 64b)과 각각 인접하면서 서로 소정거리 이격된 제1도전형의 고농도 엑티브 영역(76, 74) 및 그 사이의 제2도전형을 가지는 에피택셜층(54)이 각각 고농도의 p형 에미터 및 콜렉터 영역, 저농도의 n형 베이스 영역으로 동작하는 수평형 pnp트랜지스터이고, 상기 제2도전형의 엑티브 영역(86, 88, 90)과 상기 제2도전형을 포함하는 제1도전형의 저농도 엑티브 영역(72)과, 상기 제2도전형의 에피택셜층(54) 및 매몰층(52)이 각각 고농도의 n형 콜렉터 영역, 저농도의 p형 베이스영역, 고농도의 p형 에미터영역으로 동작하는 역수직형 트랜지스터임을 특징으로 하는 I2L소자의 제조방법.
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