JPH077094A - ＢｉＣＤＭＯＳ構造及びその製造方法 - Google Patents

ＢｉＣＤＭＯＳ構造及びその製造方法

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JPH077094A
JPH077094A JP5254786A JP25478693A JPH077094A JP H077094 A JPH077094 A JP H077094A JP 5254786 A JP5254786 A JP 5254786A JP 25478693 A JP25478693 A JP 25478693A JP H077094 A JPH077094 A JP H077094A
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JP
Japan
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region
layer
epitaxial layer
conductivity type
main surface
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JP5254786A
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English (en)
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Hamza Yilmaz
ハムザ・イルマズ
Richard K Williams
リチャード・ケイ・ウィリアムズ
Michael E Cornell
マイケル・イー・コーネル
Jun-Wei Chen
ジュン−ウェイ・チェン
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Vishay Siliconix Inc
Original Assignee
Siliconix Inc
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Abstract

(57)【要約】 【目的】 ＤＭＯＳ電力回路、ＣＭＯＳデジタル論理
回路、及びコンプリメンタリバイポーラアナログ回路の
全てを単一の集積化された回路チップ上に実現するＢｉ
ＣＤＭＯＳ構造及びその製造方法を提供することにあ
る。 【構成】 基層内に下向きに延出し、かつ基層の上に
配置されたエピタキシャル層内に上向きに延出し、かつ
エピタキシャル層の上側主面の下に配置された埋め込み
絶縁領域と、エピタキシャル層内のみに配置され、かつ
埋め込み絶縁領域の上側主面から上向きに延出した埋め
込みウェル領域と、エピタキシャル層内に配置され、か
つエピタキシャル層の上側主面からエピタキシャル層内
に下向きに延出し、かつ埋め込みウェル領域の上側主面
に接触する下側主面を備えたウェル領域とを有し、バイ
ポーラトランジスタがウェル領域内に形成され、ＭＯＳ
トランジスタがウェル領域外のエピタキシャル層の上側
主面に形成される。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、単一のウエハ上に同時
に形成されたコンプリメンタリバイポーラトランジス
タ、ＣＭＯＳ（コンプリメンタリ金属酸化膜シリコン）
トランジスタ、ＤＭＯＳ（二重拡散型金属酸化膜シリコ
ン）電力用トランジスタ、埋め込み型ツェナーダイオー
ド、及び関連する構造を製造する方法に関する。特に、
本発明は、その方法によって製造されるトランジスタ構
造及び関連する絶縁構造に関する。
【０００２】
【従来の技術】遠距離通信産業、自動車産業、及びコン
ピュータ産業を含む様々な産業では、大電力用デジタル
スイッチング、アナログ増幅、及びデジタル論理回路を
必要とする用途が存在する。そのような多くの用途に於
て、もし充分に信頼性がありかつ十分に低コストの単一
チップが生み出されれば、全ての必要な回路を単一の集
積回路チップ上に配置することによって、性能が向上し
かつ小型化が可能となる。
【０００３】例えば、現在のディスクドライブ産業で
は、ディスクドライブコントローラは、複数のチップを
用いることによって実現されている。ディスクドライブ
コントローラの集積化された電力用トランジスタ及びデ
ジタル論理トランジスタに関する問題は、ＤＭＯＳ電力
用回路とＣＭＯＳデジタル論理回路が異なるチップ上に
配置されることを原因とする。同様に、高品質のバイポ
ーラアナログ増幅器と、高性能のＣＭＯＳデジタル論理
及びまたはＤＭＯＳ電力用トランジスタとを組み込んだ
単一の回路基板を製造することが困難なために、ディス
クドライブコントローラのアナログ増幅回路が第３のチ
ップに配置されることもある。従って、ＤＭＯＳ電力回
路、ＣＭＯＳデジタル論理回路、及びコンプリメンタリ
バイポーラアナログ回路の全てを単一の集積化された回
路チップ上に実現する製造方法が必要とされる。
【０００４】
【発明が解決しようとする課題】本発明の目的は、ＤＭ
ＯＳ電力回路、ＣＭＯＳデジタル論理回路、及びコンプ
リメンタリバイポーラアナログ回路の全てを単一の集積
化された回路チップ上に実現するＢｉＣＤＭＯＳ構造及
びその製造方法を提供することにある。
【０００５】
【課題を解決するための手段】上述の目的は、バイポー
ラトランジスタとＭＯＳトランジスタとを絶縁するため
の絶縁構造を用いる過程を有するＢｉＣＤＭＯＳ構造の
製造方法であって、前記絶縁構造が、第１導電型の半導
体材料からなる基層内に下向きに延出し、かつ前記基層
の上に配置されると共に、上側主面を備えた前記第１導
電型とは相異なる第２導電型の半導体材料からなるエピ
タキシャル層内に上向きに延出し、かつ前記エピタキシ
ャル層の前記上側主面の下に配置された上側主面を備え
た前記第２導電型の半導体材料からなる埋め込み絶縁領
域と、前記エピタキシャル層内のみに配置され、かつ前
記基層から分離されかつ電気的に絶縁されるべく前記埋
め込み絶縁層の前記上側主面から上向きに延出する、か
つ上側主面を備えた、前記第１導電型の半導体材料から
なる埋め込みウェル領域と、前記エピタキシャル層内に
配置され、かつ前記エピタキシャル層の前記上側主面か
ら前記エピタキシャル層内に下向きに延出し、かつ前記
基層から分離されかつ電気的に絶縁されるべく前記埋め
込みウェル領域の前記上側主面に接触する下側主面を備
えた、前記第１導電型の半導体材料からなるウェル領域
とを有し、前記バイポーラトランジスタが、前記エピタ
キシャル層の前記上側主面の前記ウェル領域内に形成さ
れ、前記ＭＯＳトランジスタが、前記ウェル領域外の前
記エピタキシャル層の前記上側主面に形成されることを
特徴とするＢｉＣＤＭＯＳ構造の製造方法、及びトラン
ジスタを含むＢｉＣＤＭＯＳ構造であって、第１導電型
の半導体材料からなる基層と、前記基層の上に配置さ
れ、かつ上側主面を備えた、前記第１導電型とは相異な
る第２導電型の半導体材料からなるエピタキシャル層
と、前記基層内に下向きに延出し、かつ前記エピタキシ
ャル層内に上向きに延出し、かつ前記エピタキシャル層
の前記上側主面の下に配置された上側主面を備えた、前
記第２導電型の半導体材料からなる埋め込み絶縁領域
と、前記エピタキシャル層内のみに配置され、かつ前記
基層から分離されかつ電気的に絶縁されるべく前記埋め
込み絶縁層の前記上側主面から上向きに延出し、かつ上
側主面を備えた、前記第１導電型の半導体材料からなる
埋め込みウェル領域と、前記エピタキシャル層内に配置
され、かつ前記エピタキシャル層の前記上側主面から前
記エピタキシャル層内に下向きに延出し、かつ前記基層
から分離されかつ電気的に絶縁されるべく前記埋め込み
ウェル領域の前記上側主面に接触する下側主面を備え
た、前記第１導電型の半導体材料からなるウェル領域と
を有し、前記トランジスタが前記エピタキシャル層の前
記上側主面の前記ウェル領域内に形成されることを特徴
とするＢｉＣＤＭＯＳ構造を提供することによって達成
される。
【０００６】
【作用】バイポーラトランジスタ、比較的高電圧のＣＭ
ＯＳトランジスタ、比較低電圧のＣＭＯＳトランジス
タ、ＤＭＯＳトランジスタ、ツェナーダイオード、及び
薄型フィルム抵抗、またはそれらの任意の所望の組合せ
の全てを同一の集積回路上に同時に形成する方法（以下
“ＢｉＣＤＭＯＳプロセス”と呼ぶことにする）が提供
される。そのプロセスでは、少ないマスキング過程が用
いられ、高性能のトランジスタ構造が形成され、かつ機
能する基板の高い歩留りが達成される。絶縁構造、バイ
ポーラトランジスタ構造、ＣＭＯＳトランジスタ構造、
ＤＭＯＳトランジスタ構造、ツェナーダイオード構造、
及び薄型フィルム抵抗構造もまた提供される。
【０００７】
【実施例】本発明について、その好適な実施例を表す添
付の図面を参照して、以下により詳しく説明が行われ
る。しかし、本発明は異なる形式で実施されても良く、
ここで説明された実施例に限定されるものではない。本
明細書の開示内容は、詳細かつ完全であって、本発明の
技術的視点を当業者に十分に伝えるために、好適実施例
の詳細な説明がなされる。図面を明瞭にするために、各
図面の種々の層の厚みは、誇張して描かれている。明細
書及び図面を通して、等しい部分には、等しい符号が付
されている。
【０００８】ＢｉＣＤＭＯＳプロセス ＢｉＣＤＭＯＳプロセスの複数のプロセス過程が表１に
記載されている。
【０００９】
【表１】
【００１０】表１に記載された種々のプロセス過程に
は、便宜上番号が付されているが、ある実施例では、こ
れらのプロセス過程の内の幾つかの過程が省略され、ま
たある実施例では、幾つかの過程の順序が変更され、更
にある実施例では、幾つかの過程が１つの過程に結合さ
れることが理解される。従って、表１のプロセス過程の
順序は、以下に例示されるＢｉＣＤＭＯＳプロセスの実
施例の理解を助けるためにのみ提供されている。表１に
記載された個々のプロセス過程は、明細書中の以下の部
分では括弧でくくられた過程の番号で表示されている。
【００１１】図１及び図２は、ＢｉＣＤＭＯＳ構造の製
造方法の第１段階を表している。基層１０は上側主面１
１を備えている（過程１）。この基層は例えば、抵抗率
１．０〜５．０Ωcmを有する裏面がコーティングされた
Ｐ−にドープされた基層である。基層１０は、一連の横
方向に配置された領域、即ち埋め込みツェナー領域１０
Ｆ、ＤＭＯＳ領域１０Ａ、比較的高電圧のＮＭＯＳ領域
１０Ｅ、比較的高電圧のＰＭＯＳ領域１０Ｇ、比較的低
電圧のＰＭＯＳ領域１０Ｈ、比較的低電圧のＮＭＯＳ領
域１０Ｄ、垂直ＰＮＰバイポーラ領域１０Ｂ、及び垂直
ＮＰＮバイポーラ領域１０Ｃを有する。
【００１２】次に、最初の酸化段階（過程２）が実施さ
れ、基層の上側主面上に最初の酸化膜１２が形成され
る。その最初の酸化膜は、例えば、約３００Åの厚さを
有するように熱成長によって形成される。
【００１３】次に、Ｎ＋埋め込み層マスクがフォトレジ
ストによって形成される（過程３）。このマスクは、最
初の酸化膜を通して基層１０の上側主面１１に至る開口
部１２Ａ、１２Ｂ、及び１２Ｃを形成するために用いら
れる。最初の酸化膜１２は、例えば、ドライエッチング
またはウエットエッチングを用いてエッチングされる。
開口部１２Ａ、１２Ｂ、及び１２Ｃが形成された後に、
フォトレジストマスクが除去される。
【００１４】図３及び図４には、ＢｉＣＤＭＯＳ構造の
製造方法の次の段階が示されている。Ｎ＋埋め込み層イ
オン注入段階（過程４）は、酸化膜１２を注入マスクと
して用いて実行され、開口部１２Ａ、１２Ｂ、及び１２
Ｃに埋め込み層領域２１Ａ、２１Ｂ、及び２１Ｃを各々
形成する。例えば、アンチモンイオンが、イオン加速電
圧８０ｋｅＶ、ドーズ量１×１０15〜２×１０15cm2で
基層の上側主面１１に注入される。
【００１５】次に、Ｎ＋埋め込み層ドライブイン拡散段
階（過程５）が実施される。この拡散段階では、薄い酸
化膜２２Ａが開口部１２Ａ内に成長し、薄い酸化膜２２
Ｂが開口部１２Ｂ内に成長し、薄い酸化膜２２Ｃが開口
部１２Ｃ内に成長する。これらの薄い酸化膜２２Ａ〜２
２Ｃの厚みは、例えば約４０００Åである。Ｎ＋埋め込
み層領域２１Ａ、２１Ｂ、及び２１Ｃは例えば基層内に
深さ３．５〜４．０μｍまで垂直に延出する。
【００１６】図５及び図６は、ＢｉＣＤＭＯＳ構造の製
造方法の次の段階を表している。フォトレジスト層３０
が、Ｐ＋埋め込み層マスク内に形成され（過程６）、基
層の上側主面１１に達する開口部３０Ｂ及び３０Ｄが形
成される。開口部３０Ｂは、開口部１２Ｂよりも小型に
形成され、従って開口部３０Ｂの周辺部の境界は、開口
部１２Ｂの周辺部の境界の中に存在する。次に酸化膜の
エッチングが実施され、開口部３０Ｂによって露出され
た酸化膜２２Ｂの一部が取り除かれる。この酸化膜エッ
チングはまた、開口部３０Ｄによって露出された最初の
酸化膜１２の一部をも取り除く。開口部３０Ｂ及び３０
Ｄ内の全ての酸化膜が取り除かれた後、フォトレジスト
マスク層が除去される。次に、注入酸化膜（図５及び図
６には示されていない）が、例えば約１０００Åの厚み
で、開口部３０Ｂ及び３０Ｄに熱成長によって形成され
る。
【００１７】次に、Ｐ＋埋め込み層イオン注入段階（過
程７）が実行され、Ｎ＋埋め込み層領域２１Ｂの一部
が、Ｐ＋イオン注入によるＰ＋イオンを受け取る。同様
に、Ｐ＋イオンが開口部３０Ｄから基層１０の上側主面
１１に注入される。このＰ＋イオン注入は、例えば、ホ
ウ素イオンをイオン加速電圧１４５ｋｅＶ、ドーズ量１
×１０14cm2で注入して実施される。
【００１８】フォトレジストマスクが除去された後（過
程８）、ドライブイン拡散段階が実施され、Ｐ＋の注入
されたホウ素イオンが、基層１０内に垂直及び横方向に
ドライブインされる。このドライブイン段階は、厚さ６
５００Åの酸化膜が、開口部３０Ｂ及び３０Ｄ内に露出
されたシリコン基層表面上に形成されるまで実施され
る。次に酸化膜除去（過程９）が実施され、酸化膜１２
及び開口部３０Ｄと３０Ｂとに形成された酸化膜を含む
全ての酸化膜を基層１０の上側主面１１から除去する。
【００１９】図７及び図８は、ＢｉＣＤＭＯＳ構造の製
造方法の次の段階を表している。シリコンからなるエピ
タキシャル層４２が、基層１０の上側主面１１の上に形
成されている（過程１０）。本発明の６０Ｖ用の実施例
では、このエピタキシャル層は約１０．２μｍ±０．９
μｍの厚みを有し、約５×１０15〜１×１０16／cm3の
不純物濃度を有する。本発明の２０Ｖ用の実施例では、
このエピタキシャル層は例えば約８．０μｍ±０．７μ
ｍの厚みを有し、約５×１０15〜２×１０16／cm3の不
純物濃度を有する。
【００２０】次にエピタキシャル層再酸化段階（過程１
１）が実施され、エピタキシャル層４２の上側主面４１
の上にエピタキシャル酸化膜４０が形成される。従っ
て、３つのＮ＋埋め込み層領域２１Ａ、２１Ｂ、及び２
１Ｃが基層内に存在することになる。これらのＮ＋埋め
込み層は、基層とエピタキシャル層との間の境界１１か
ら下向きに基層１０内に延出し、かつ基層エピタキシャ
ル層の境界１１から上向きにエピタキシャル層４２内に
延出している。エピタキシャル層４２が成長する間に、
Ｎ＋埋め込み層領域は上向きに拡散する。同様に、Ｐ＋
埋め込み層領域４３Ｄが、この構造内に存在する。Ｐ＋
埋め込み層領域４３Ｄは基層とエピタキシャル層との間
の境界から下向きに基層内に延出し、かつ基層とエピタ
キシャル層との間の境界から上向きにエピタキシャル層
内に延している。
【００２１】しかし、Ｎ＋埋め込み層領域２１Ｂの上側
主面には、単一のＰ＋イオン注入が実施され、２つのＰ
＋領域４３Ｂ及び４４Ｂが形成される。Ｐ型イオンはＮ
型イオンよりも早く拡散するので、Ｐ＋イオン注入段階
のＰ＋不純物は、埋め込み層領域２１ＢのＮ＋不純物よ
りも上向き及び下向きに早く拡散する。Ｐ＋イオンが、
より高濃度にドープされたＮ＋領域２１Ｂの境界を超え
て拡散したところで、Ｐ＋イオンがＰ＋領域を形成す
る。Ｐ＋不純物の注入を行うための開口部３０Ｂは、Ｎ
＋領域２１Ｂを形成するためにＮ＋不純物の注入を行う
ための開口部１２Ｂよりも十分に小さくかつ十分その内
側に存在しているので、注入されたＰ＋イオンは、Ｎ＋
領域２１Ｂの横方向の広がりを超えて横方向に拡散する
ことはない。しかし、これらの注入されたＰ＋イオン
は、Ｎ＋領域２１Ｂの縦方向の広がりを超えて縦方向に
拡散する。こうして、Ｎ＋領域２１Ｂによって互いに隔
てられたＰ＋領域４３Ｂ及び４４Ｂが形成される。
【００２２】図９及び図１０は、ＢｉＣＤＭＯＳ構造の
製造方法の次の段階を表している。フォトレジスト層
（図示されていない）が、エピタキシャル酸化膜４０の
上に形成され、３個の開口部を備えたＰ−ウェルマスク
層（図示されていない）が形成される（過程１２）。こ
れらの開口部の内の第１の開口部は、高電圧ＮＭＯＳ領
域１０Ｅの上に形成され、第２の開口部は、低電圧ＮＭ
ＯＳ領域１０Ｄの上に形成され、第３の開口部は、垂直
ＰＮＰ領域１０Ｂ内のＰ＋埋め込み層領域４４Ｂの上に
形成されている。次に酸化膜エッチングが実施され、下
側のエピタキシャル酸化膜４０を選択的にエッチング
し、３個の開口部５２Ｅ、５２Ｄ、及び５２Ｂが、エピ
タキシャル層４２の上側主面に達するまで下向きにエピ
タキシャル酸化膜４０内に形成される。次にフォトレジ
ストが除去され、そして薄い注入酸化膜（図示されてい
ない）が、露出した３個の開口部５２Ｅ、５２Ｄ、及び
５２Ｂ内に形成される。この薄い注入酸化膜は、例えば
３００Åの厚さを有する。
【００２３】次に、Ｐ−ウェルイオン注入段階（過程１
３）が、開口部５２Ｅ、５２Ｄ、及び５２Ｂ内の薄い注
入酸化膜を通して実施され、Ｐ−ウェル領域５１Ｅ、５
１Ｄ、及び５１Ｂを形成する。エピタキシャル酸化膜４
０のエッチングされていない残りの部分は、注入マスク
として働く。このイオン注入段階は、例えばホウ素イオ
ンをイオン加速電圧１００ｋｅＶ、ドーズ量１×１０13
〜２×１０13で注入して実施される。
【００２４】次に、Ｐ−ウェルドライブイン拡散段階
（過程１４）が実施され、Ｐ−ウェル領域５１Ｄを、エ
ピタキシャル層の上側主面からＰ＋埋め込み層領域４３
Ｄに接触するまで下向きに拡散させる。同様に、Ｐ−ウ
ェル拡散段階が、Ｐ−ウェル５１Ｂを、Ｐ＋埋め込み層
領域４４Ｂの上部に接触するまで、エピタキシャル層内
に下向きに拡散させる。このＰ−ウェルドライブイン拡
散段階は、それを通してイオンが注入される開口部５２
Ｅ、５２Ｄ、５２Ｂ内に厚さ約４０００Åの酸化膜が形
成されるまで実施される。
【００２５】次に、Ｐ＋絶縁マスク（過程１５）、注入
（過程１６）、及びドライブイン拡散（過程１７）が実
施され、絶縁Ｐ＋領域（図示されていない）がエピタキ
シャル層の選択されたトランジスタ領域を横方向に囲繞
するエピタキシャル層内に下向きに形成される。図を明
瞭にするために、これらの絶縁構造は、図１から図３２
では省略されている。
【００２６】図１１及び図１２は、ＢｉＣＤＭＯＳ構造
の製造方法の次の段階を表している。フォトレジスト層
（図示されていない）がエピタキシャル酸化膜４０の上
に形成され、２つの開口部を有するＮ＋シンカマスク層
（図示されていない）を形成する（過程１８）。これら
の開口部の１つは、ＤＭＯＳ領域１０Ａの上に配置さ
れ、もう一方の開口部は垂直ＮＰＮ領域１０Ｃの上に配
置されている。次に酸化物エッチングが実施され、Ｎ＋
シンカマスク層によって露出されたエピタキシャル酸化
膜４０の選択された部分が除去される。従って２個の開
口部６０Ａ及び６０Ｃがエピタキシャル酸化膜４０の中
に形成される。Ｐ−ウェル領域５１Ｅ、５１Ｄ、及び５
１Ｂを被覆するフォトレジストは除去されず、Ｐ−ウェ
ル領域５１Ｅ、５１Ｄ、及び５１Ｂを被覆する薄い酸化
膜は保護されたまま残り、そしてエッチングされない。
エッチング段階が終了した後、２個の開口部を有する酸
化膜４０を残して、フォトレジストマスクが除去され
る。
【００２７】次に、開口部６０Ａ及び６０Ｃに、Ｎ＋シ
ンカ領域６１Ａ、及び６１Ｃが各々形成される。これら
のＮ＋シンカ領域は、例えば、ＨＦディップ（HF dip）
によって、開口部６０Ａ及び６０Ｃ内にＰＯＣｌ3を再
び堆積することによって形成される（過程１９）。開口
部６０Ａ及び６０Ｃのエピタキシャル層の上側主面が、
約２．１Ω／cm2の導電率を有するまで、ＰＯＣｌ3から
の燐が、ＰＯＣｌ3層から下向きにエピタキシャル層の
上側表面まで拡散される。
【００２８】次に、Ｎ＋シンカドライブイン拡散段階
（過程２０）が実施され、燐不純物をエピタキシャル層
の上側主面から下向きに拡散させる。Ｎ＋シンカ領域６
１ＡはＮ＋埋め込み層領域２１Ａの上に形成され、図１
１及び図１２の断面図に示されているように、Ｎ＋シン
カ領域６１Ａの底部がＮ＋埋め込み層領域２１Ａに接触
している。同様に、Ｎ＋シンカ領域６１ＣがＮ＋埋め込
み層領域２１Ｃの上に形成され、Ｎ＋シンカ領域６１Ｃ
の底部がＮ＋埋め込み層領域２１Ｃに接触している。こ
のＮ＋シンカ領域ドライブイン拡散の間、酸化膜は、開
口部６０Ａ及び６０Ｃのエピタキシャル層の露出した上
側主面の上に形成される。この酸化膜は、例えば、その
厚さが約５０００Åに達する。
【００２９】図１３及び図１４は、ＢｉＣＤＭＯＳ構造
の製造方法の次の段階を表している。フォトレジスト層
（図示されていない）がエピタキシャル酸化膜４０の上
に形成され、２つの開口部を有するＰ＋埋め込みツェナ
ーマスク層（図示されていない）を形成する（過程２
１）。一方の開口部は埋め込みツェナー領域１０Ｆの上
に配置され、もう一方の開口部は垂直ＰＮＰ領域１０Ｂ
の上に配置されている。次に酸化エッチングが実行さ
れ、Ｐ＋埋め込みツェナーマスク層によって露出された
酸化膜４０のこれらの部分を除去する。このようにして
２つの開口部７０Ｆ及び７０Ｂが酸化膜４０内に形成さ
れる。シンカ領域６０Ａ、Ｐ−ウェル領域５１Ｅ、Ｐ−
ウェル領域５１Ｄ、及びシンカ領域６１Ｃを被覆するフ
ォトレジストは除去されず、そのためこれらの領域を被
覆する酸化膜は保護されたまま残り、そしてエッチング
されない。
【００３０】エッチング段階が終了した後、フォトレジ
ストマスクは除去される。更に、薄い注入酸化膜が、エ
ピタキシャル層の上側主面の露出した部分に形成される
必要はない。次に、Ｐ＋埋め込みツェナーイオン注入段
階（過程２２）が実施される。例えば、この段階はイオ
ン加速電圧８０ｋｅＶ、ドーズ量１×１０15〜３×１０
15cm2でホウ素を注入することによって実施される。埋
め込みツェナー注入段階の後に、埋め込みツェナーフォ
トレジストマスクが除去される。
【００３１】次に、Ｐ＋埋め込みツェナードライブイン
拡散段階（過程２３）が実施され、Ｐ＋埋め込みツェナ
ー注入段階で注入されたＰ＋イオンを、エピタキシャル
層内に下向きに拡散し、Ｐ＋埋め込みツェナーアノード
領域７１Ｆ及びＰ＋コレクタ接触領域７１Ｂを形成す
る。このドライブイン段階は、約５００Åの酸化膜が開
口部７０Ｆの領域７１Ｆの上及び開口部７０Ｂ内の領域
７１Ｂの上に形成されるまで実施される。
【００３２】図１５及び図１６はＢｉＣＤＭＯＳ構造の
製造方法の次の段階を表している。酸化膜４０を含むエ
ピタキシャル層の上側主面を覆う全ての酸化膜が除去さ
れる（過程２４）。次にベース酸化段階（過程２５）が
実施され、エピタキシャル層４０の上側主面の上にベー
ス酸化膜８０が形成される。ベース酸化膜８０は、例え
ば、約５００Åの厚さに達するまで、約１２５分間９５
０℃で熱成長した酸化膜である。次に、シリコン窒化膜
８１がベース酸化膜８０の上に堆積される（過程２
６）。このシリコン窒化膜８１は、例えば約１０００Å
の厚さを有する。次に、低温度酸化膜（ＬＴＯ）８２が
窒化膜８１の上に堆積される（過程２７）。このＬＴＯ
層は例えば約１０００Åの厚さを有する。
【００３３】ベース酸化膜、窒化膜、及びＬＴＯ層が形
成された後に、フォトレジスト層がＬＴＯ層の上側主面
の上に活性領域マスクとしてパターンを形成される（過
程２８）。次にＬＴＯエッチングが実施され、ＬＴＯ層
の露出した部分が除去される。次に窒化膜エッチングが
実施され、窒化膜の露出した部分が除去される。フォト
レジストマスクが除去された後に、複数の活性エリアマ
スク領域８３Ａ〜８３Ｈがベース酸化膜８０の表面に露
出して残される。これらの活性エリアマスク領域の各々
は、窒化膜及びＬＴＯ層を有する。
【００３４】次に、Ｎフィールドイオン注入段階（過程
２９）が、活性エリアマスク領域８３Ａ〜８３Ｈの間に
配置されたベース酸化膜８０のこれらの部分を通して実
施される。このＮフィールド注入段階は例えば、イオン
加速電圧６０ｋｅＶ、ドーズ量１．７×１０12cm2で燐
を注入することによって実施される。
【００３５】図１７及び図１８には、ＢｉＣＤＭＯＳ構
造の製造方法の次の段階が表されている。フォトレジス
ト層９０が、図１５及び図１６の構造の上側主面の上に
形成され、Ｐフィールド注入マスク（過程３０）を形成
する。図１７及び図１８に示された構造では、このＰフ
ィールド注入マスクは３個の開口部９１Ｅ、９１Ｄ及び
９１Ｂを有する。
【００３６】次にＰフィールドイオン注入段階（過程３
１）が実施される。ある実施例では、Ｐフィールドイオ
ン注入段階の前に、Ｐフィールド酸化フォトレジスト注
入マスクは除去されない。領域８３Ｅ、８３Ｄ、及び８
３Ｂは各々、開口部９１Ｅ、９１Ｄ、及び９１Ｂを通し
てＰ型イオンを注入するための注入マスクとして働く。
Ｐフィールド注入段階は例えば、イオン加速電圧４０ｋ
ｅＶ、ドーズ量８×１０13cm2でホウ素を注入すること
によって実施される。Ｐフィールド注入段階（過程３
２）が実施された後、フォトレジストが除去される。
【００３７】図１９及び図２０は、ＢｉＣＤＭＯＳ構造
の製造方法の次の段階を表している。活性エリアマスク
領域８３Ａ〜８３Ｈは各々露出しているので、活性エリ
アマスク領域８３Ａ〜８３Ｈの各々のＬＴＯ層は、ＬＴ
Ｏエッチングによって除去される（過程３３）。従っ
て、活性エリアマスク領域８３Ａ〜８３Ｈの各々は、ベ
ース酸化膜を覆う薄い窒化膜８１のみを有する。
【００３８】次にフィールド酸化段階（過程３４）が実
施され、窒化膜８１、窒化膜８１によって酸化から保護
されなていエピタキシャル層のフィールド領域の上にフ
ィールド酸化膜が形成される。フィールド酸化膜１００
Ｆ／Ａ、１００Ａ／Ｅ、１００Ｅ／Ｇ、１００Ｇ／Ｈ、
１００Ｈ／Ｄ、１００Ｄ／Ｂ、及び１００Ｂ／Ｃを形成
する方法は、１９９３年９月１７日に出願されたMichae
l Chang、David Grasso、及びJun-Wei Chenによる代理
人整理番号４４６３の特許出願“集積回路のフィールド
酸化物領域を形成するための方法”の明細書にも開示さ
れている。その方法によって形成されたフィールド酸化
膜は、図１５、図１６、図１７、及び図１８のフィール
ド注入段階によって形成されたフィールド酸化膜の下に
配置された自己整合フィールド注入領域を有する。領域
５１ＥのようなＰ−ウェル領域内では、フィールド酸化
膜の下にあるフィールド注入領域は、Ｐ型シリコンから
なる。Ｎ−エピタキシャル層の一部の上に配置されたフ
ィールド酸化領域のような、Ｎ型シリコンの上に配置さ
れた他の領域内では、フィールド注入領域はＮ型にドー
プされたシリコンからなる。フィールド注入領域の上の
フィールド酸化膜を成長させる段階は、フィールド酸化
膜１００が約８０００Åの厚さになるまで実行される。
【００３９】次に薄い酸化物エッチング段階（過程３
５）が実施され、フィールド酸化段階の間に、窒化膜８
１の上側主面上に成長した酸化膜を除去する。約５００
ű１００Åの厚さのフィールド酸化膜もまたこの段階
でエッチングされる。次に後続の窒化物エッチング段階
（過程３５）が実施され、酸化膜を取り除くことなしに
窒化膜８１の全ての部分を除去する。
【００４０】次に、窒化膜が除去された後に、フォトレ
ジスト層１０１が基層の上側主面上に形成され、Ｎ−ベ
ース注入マスクが形成される（過程３６）。このＮ−ベ
ース注入マスクは、Ｐ−ウェル５１Ｂの一部の上に形成
された開口部１０２Ｂを有する。この開口部１０２Ｂ
は、薄いベース酸化膜の一部を露出させる。次に、Ｎ−
ベースイオン注入段階（過程３７）が、開口部１０２Ｂ
を通して実施され、Ｐ−ウェル５１Ｂ内にベース領域１
０３を注入する。この注入段階は例えば、イオン加速電
圧１００ｋｅＶ、ドーズ量２×１０13〜３×１０13cm2
で燐を注入することによって実施される。このＮ−ベー
ス注入段階が終了した後に、フォトレジストマスクが除
去される（過程３８）。
【００４１】図２１及び図２２は、ＢｉＣＤＭＯＳ構造
の製造方法の次の段階を表している。次に、約４０００
Åの厚さを有するポリシリコン層（図示されていない）
が、構造の上に形成される（過程４３）。次にポリシリ
コン層がドープされる。ある実施例では、ＰＯＣｌ3が
プレデポジットされ（過程４８）ＰＯＣｌ3からの燐が
ポリシリコン内に拡散し、ポリシリコンが約１０〜３０
Ω／cm2の導電率を有する。他の実施例では、注入段階
はイオン加速電圧８０ｋｅＶ、ドーズ量５×１０15cm2
でポリシリコン内に砒素を注入することによって実施さ
れる。
【００４２】次に、フォトレジスト層（図示されていな
い）がポリシリコン層の上に形成され、フォトレジスト
がポリシリコンマスク内に形成される（過程４９）。次
にポリシリコンエッチングが、ポリシリコンゲート１１
０Ａ、１１０Ｅ、１１０Ｇ、１１０Ｈ、及び１１０Ｄを
形成する。ポリシリコンゲート１１０ＡはＤＭＯＳトラ
ンジスタのゲートを形成し、ポリシリコンゲート１１０
Ｅは比較的高電圧のＮＭＯＳトランジスタのゲートを形
成し、ポリシリコンゲート１１０Ｇは比較的高電圧のＰ
ＭＯＳトランジスタのゲートを形成し、ポリシリコンゲ
ート１１０Ｈは比較的低電圧のＰＮＭＯＳトランジスタ
のゲートを形成し、ポリシリコンゲート１１０Ｄは比較
的低電圧のＮＭＯＳトランジスタのゲートを形成する。
ポリシリコンゲートが形成された後に、フォトレジスト
マスクが除去される。
【００４３】図２３及び図２４は、ＢｉＣＤＭＯＳ構造
の製造方法の次の段階を表している。次に、フォトレジ
スト層１２０がポリシリコンゲートの上に形成され、フ
ォトレジスト層１２０がＤＭＯＳのＰ−ボディ注入マス
ク内に形成される（過程５０）。ＤＭＯＳのＰ−ボディ
注入マスクは、ＤＭＯＳトランジスタのポリシリコンゲ
ート１１０Ａを露出させる開口部１２１Ａを有する。こ
のマスクはまた、ポリシリコンゲート１１０Ａの両側の
エピタキシャル層の上側主面上の表面領域をも露出させ
る。このマスクはまた、埋め込みツェナーアノード領域
７１Ｆの一部を露出させる開口部１２１Ｆをも有する。
【００４４】ＤＭＯＳのＰ−ボディイオン注入段階（過
程５１）が実施され、ＤＭＯＳトランジスタのポリシリ
コンゲート１１０Ａと自己整合するＰ−ボディ領域１２
２が形成される。このボディ領域１２２は、ポリシリコ
ンゲート１１０Ａの下のエピタキシャル層のある領域を
取り囲むような環状の形状を有する。他の実施例ではこ
の環状ボディ領域１２２の外側の境界は、正方形、長方
形、長い帯状の形、五角形、六角形等を含む多角形のよ
うな他の形状であって良い。このＤＭＯＳのＰ−ボディ
注入段階は例えば、イオン加速電圧６０ｋｅＶ、ドーズ
量０．５×１０14〜１．５×１０14cm2でホウ素を注入
することによって実施される。ＤＭＯＳトランジスタの
Ｐ−ボディ領域１２２が注入された後に、フォトレジス
ト１２０が除去され（過程５２）、そしてＤＭＯＳのＰ
−ボディドライブイン拡散段階（過程５３）が実施さ
れ、Ｐ−ボディ領域１２２が、エピタキシャル層内で垂
直方向及び水平方向に拡散される。
【００４５】図２５及び図２６は、ＢｉＣＤＭＯＳ構造
の製造方法の次の段階を表している。ＤＭＯＳトランジ
スタのＰ−ボディ領域１２２が、エピタキシャル層内に
拡散された後、ブランケット（blanket）Ｎ−低濃度ド
ープドレインイオン注入段階（過程５４）が実施され
る。注入マスクが用いられていないので、フィールド酸
化膜によって保護されていないエピタキシャル層の上側
主面の全ての部分またはポリシリコンゲートには、Ｎ型
の不純物を注入される。このブランケットＮ−低濃度ド
ープドレイン注入段階は例えば、イオン加速電圧１２０
ｋｅＶ、ドーズ量０．５×１０12〜５×１０12cm2で燐
を注入することによって実施される。
【００４６】図２７及び図２８は、ＢｉＣＤＭＯＳ構造
の製造方法の次の段階を表している。フォトレジスト層
１４０が図２５及び図２６の構造の上に配置され、次に
Ｐ−ベース注入マスク内に形成される（過程５５）。図
２７及び図２８に示された実施例では、Ｐ−ベース注入
マスクは２個の開口部１４１Ｇ及び１４１Ｃを有する。
【００４７】次にＰ−ベースイオン注入段階（過程５
６）が開口部１４１Ｇ及び１４１Ｃを通して実施され、
高電圧ＤＭＯＳトランジスタの自己整合した低濃度にド
ープされたドレイン領域１４２Ｇと、垂直ＮＰＮバイポ
ーラトランジスタのＰ−ベース領域１４２Ｃとを形成す
る。ポリシリコンゲート１１０Ｇの一部及びフィールド
酸化領域１１０Ｇ／Ｈの一部が開口で１４１Ｇによって
露出され、低濃度にドープされたドレイン領域１４２Ｇ
の境界が、ポリシリコンゲート１１０Ｇの境界に自己整
合し、かつ低濃度にドープされたドレイン領域１４２Ｇ
の他の境界がフィールド酸化領域１１０Ｇ／Ｈの境界と
自己整合する。同様に、開口部１４１Ｃはフィールド酸
化領域１１０Ｂ／Ｃの一部を露出し、ベース領域１４２
Ｃの境界がフィールド酸化膜の境界と自己整合する。こ
のＰ−ベース注入段階は例えば、イオン加速電圧１００
〜１５０ｋｅＶ、ドーズ量５×１０12〜９×１０12cm2
でホウ素を注入することによって実施される。他の実施
例では、Ｐ−ベース注入段階より深くかつ高エネルギー
の注入を実施するために、イオン加速電圧４０ｋｅＶ、
ドーズ量０．５×１０14〜５×１０14cm2でホウ素を注
入する第２の注入を含む。注入段階が終了した後、Ｐ−
ベース注入フォトレジストマスクが除去される（過程５
７）。
【００４８】図２９及び図３０は、ＢｉＣＤＭＯＳ構造
の製造方法の次の段階を表している。フォトレジスト層
１５０が構造の上に配置され、そしてＮ＋ソース／ドレ
イン及びエミッタ注入マスク内に形成される（過程５
８）。図２９及び図３０に示されたこの実施例では、こ
のＮ＋ソース／ドレイン及びエミッタ注入マスクは、開
口部１５１Ｆ、１５１Ａ１、１５１Ａ２、１５１Ｅ１、
１５１Ｅ２、１５１Ｄ、１５１Ｂ、１５１Ｃ１、及び１
５１Ｃ２を有する。開口部１５１Ｆは埋め込みツェナー
ダイオードのＰ＋アノード部７１Ｆの上に配置されてい
るので、後続のＮ＋不純物の注入が、上側のＮ＋カソー
ド領域７２Ｆとの埋め込みダイオード接合を形成する。
開口部１５１Ａ１は、ＤＭＯＳトランジスタが形成され
ているエピタキシャル層の領域Ａの上に形成されてい
る。開口部１５１Ａ１はＤＭＯＳトランジスタのポリシ
リコンゲート１１０ＡばかりでなくＤＭＯＳトランジス
タのＰ−ボディ領域１２２の一部をも露出させている。
従って、後続のＮ＋不純物の注入は、Ｐ−ボディ領域１
２２内にＮ＋ソース領域１５２を形成する。開口部１５
１Ａ２がＮ＋シンカ領域６１Ａの上側主面の上に配置さ
れ、この領域のＮ型不純物濃度を増加させる。開口部１
５１Ｅ１は、ポリシリコンゲート１１０Ｅの一部ばかり
でなくエピタキシャル層の上側主面上のソース領域をも
露出するので、後続のＮ＋注入段階は、高電圧ＮＭＯＳ
トランジスタの自己整合するソース領域１５３を形成す
る。開口部１５１Ｅ２は、予め低濃度にドープされたの
上側主面上のドレイン接触領域を露出するので、ドレイ
ン接触領域１５５は、ＮＭＯＳトランジスタのチャネル
領域１５６から横方向に分離して形成される。開口部１
５１Ｅは、比較的低電圧のＮＭＯＳトランジスタが形成
されているエピタキシャル層の領域Ｄの上に配置されて
いる。開口部１５１Ｄは、エピタキシャル層の上側主面
上のソース領域及びドレイン領域ばかりでなく、ポリシ
リコンゲート１１０Ｄをも露出しているので、後続のＮ
＋注入段階は、低電圧ＮＭＯＳトランジスタの自己整合
したソース領域１５７及び自己整合したドレイン領域１
５８を形成する。開口部１５１Ｂは、垂直ＰＮＰトラン
ジスタが形成されているエピタキシャル層の領域Ｂの上
に配置されている。開口部１５１Ｂは予め形成されたＮ
−ベース領域１０３の一部を露出させているので、後続
のＮ＋注入段階はベース接触領域１５９を形成する。開
口部１５１Ｃ１は、垂直ＮＰＮトランジスタが形成され
ているエピタキシャル層の領域Ｃの上に配置されてい
る。開口部１５１Ｃ１は予め形成されたＰ−ベース領域
１４２Ｃの一部を露出しているので、後続のＮ＋注入段
階はＮＰＮトランジスタのエミッタ領域１７０を形成す
る。
【００４９】次に、Ｎ＋ソース／ドレイン及びイオン注
入段階（過程５９）がＮ＋ソース／ドレイン及びエミッ
タマスクの開口部を通して実施される。この注入段階は
例えば、イオン加速電圧６０ｋｅＶ、ドーズ量５×１０
15〜８×１０15cm2で砒素を注入することによって実施
される。Ｎ＋イオンの注入が行われた後、Ｎ＋ソース／
ドレイン及びエミッタマスクフォトレジストが除去され
る（過程６０）。
【００５０】図３１及び図３２は、ＢｉＣＤＭＯＳ構造
の製造方法の次の段階を表している。ポリ再酸化段階
（過程６１）が実施された後、フォトレジスト層１６０
がＰ＋ソース／ドレイン及びエミッタマスク内に配置さ
れかつ形成される（過程６２）。図３１及び図３２に示
された実施例では、このマスクは、開口部１６１Ａ１、
１６１Ａ２、１６１Ｇ１、１６１Ｇ２、１６１Ｈ、１６
１Ｂ１、１６１Ｂ２、及び１６１Ｃを有する。開口部１
６１Ａ１及び１６１Ａ２は実際には、１つの略環状型の
開口部の２つの断面部分であり、ＤＭＯＳトランジスタ
の環状型のＰボディ領域１２２と接触するために配置さ
れた環状型のＰ＋ボディ接触領域１６２を形成する。開
口部１６１Ｇ１は、フィールド酸化領域１００Ｅ／Ｇの
一部とポリシリコンゲート１１０Ｇの一部とを露出させ
るので、後続のＰ＋注入段階は、自己整合ソース領域１
６３を形成することになる。開口部１６１Ｇ２はドレイ
ン領域１４２Ｇの上側主面の領域を露出させるので、後
続のＰ＋注入段階は、ドリフト領域１６５によってポリ
シリコンゲート１１０Ｇのラテラル境界から横方向に隔
てられる小さいドレイン接触領域１６４を形成すること
になる。開口部１６１Ｈは、ポリシリコンゲート１１０
Ｈとフィールド酸化領域１００Ｇ／Ｈ及び１００Ｈ／Ｄ
との間のエピタキシャル層の上側主面の一部ばかりでな
く、シリコンゲート１１０Ｈをも露出させるので、後続
のＰ＋注入段階は、自己整合ソース領域１６６及びドレ
イン領域１６７を形成することになる。開口部１６１Ｂ
１は、フィールド酸化領域１００Ｄ／Ｂからフィールド
酸化領域１００Ｂに延在するので、後続のＰ＋注入ョン
段階は、Ｐ＋コレクタ接触領域７１Ｂに更にＰ型不純物
を加えることになる。開口部１６１Ｂには、ベース領域
１０３の表面領域を露出させるので、後続のＰ＋注入段
階は、ベース領域１０３内に形成され、かつベース接触
領域１５９から横方向に隔てられたエミッタ領域１６８
を形成することになる。開口部１６１Ｃは、ベース領域
１４２Ｃの小さい表面領域を露出させるので、後続のＰ
＋注入段階は、ベース領域１４２Ｃ内に形成され、かつ
エミッタ領域１７０から横方向に隔てられたベース接触
領域１６９を形成することになる。
【００５１】Ｐ＋ソース／ドレイン及びエミッタイオン
注入段階（過程６３）が、次にマスク１６０内のこれら
の開口部を通して実施される。この注入は例えば、イオ
ン加速電圧６０ｋｅＶ、ドーズ量３×１０15cm2で、ホ
ウ素を注入することによって実施される。この段階が実
施された後、フォトレジストマスク１６０が除去され
る。
【００５２】図３３は、ＢｉＣＤＭＯＳプロセスによっ
て形成される薄型フィルムトランジスタ構造の断面図で
ある。そのようなトランジスタ構造を形成するプロセス
の実施例では、ホウ燐ケイ酸ガラス（ＢＰＳＧ）層１７
０Ａがエピタキシャル層４０の上に堆積され（過程６
４）、そして温度９００〜９５０℃でリフロー（reflo
w）される（過程６５）。次に、シリコン−クロミウム
（Ｓｉ−Ｃｒ）層がＢＰＳＧ層の上に堆積される（過程
６６）。ＢＰＳＧ層は例えば、約６５００Åの厚さを有
する。Ｓｉ−Ｃｒ層は例えば、約２００〜３００Åの厚
さを有し、かつ約２ｋΩ／cm2の抵抗率を有する。次
に、チタン−タングステン（Ｔｉ−Ｗ）層が、Ｓｉ−Ｃ
ｒ層の上にスパッタされる。このＴｉ−Ｗ層は例えば、
約１０００Åの厚さを有する。次に、フォトレジスト層
（図示されていない）がＴｉ−Ｗの上に堆積され、フォ
トレジストが、形成されるべき抵抗を被覆する薄いフィ
ルム内に形成される。次にエッチングが行われ、マスク
によって保護されていないＴｉ−Ｗの全ての部分を除去
する。次に２度目のエッチングが行われ、フォトレジス
トマスクによって保護されていないＳｉ−Ｃｒの全ての
部分を除去する。その結果、抵抗性のＳｉ−Ｃｒの下側
の抵抗層領域と上側のＴｉ−Ｗの導電性層とを有するサ
ンドイッチ構造が（図示されていない）が形成される。
次にフォトレジストマスクが除去される。
【００５３】次に、アルミニウムのような接続用金属層
がＴｉ−Ｗ層の上に堆積される（過程６８）。この接続
用金属層は例えば、１％のシリコン及び０．５％の銅を
ドープされた０．８μｍの厚みのアルミニウム層からな
る。この接続用金属を堆積する段階は、上述された段階
で形成されたトランジスタ及び他の構造を接続するため
に基板上の他の場所に接続用金属を堆積する金属化段階
と同じものである。
【００５４】次に、フォトレジスト層が接続用金属層の
上に形成され、フォトレジスト層が金属マスク内に形成
される（過程６９）。この金属マスクは、Ｔｉ−Ｗ層の
２つの保護された部分の間の保護されていないＴｉ−Ｗ
層の一部を残す。従って、後続の金属エッチング段階が
実施され、金属接続ライン及びチップ上の各部分の接続
が形成されたとき、金属エッチングは、Ｔｉ−Ｗ層の上
のアルミニウム層の露出した部分を通過し、そして更に
Ｔｉ−Ｗ層の下方にまで通過する。その結果、下側の抵
抗性Ｓｉ−Ｃｒ層の一部は、導電性のＴｉ−Ｗ層によっ
て被覆されないことになる。抵抗性Ｓｉ−Ｃｒ領域１７
１のこの部分の一方の端部は、Ｔｉ−Ｗ層１７２Ａの第
１部分によって、アルミニウム接続層１７３Ａに接続さ
れ、一方、抵抗性Ｓｉ−Ｃｒ領域１７１の他方の端部
は、Ｔｉ−Ｗ層１７２Ｂの第２部分によって第２のアル
ミニウム接続層１７３Ｂに接続される。
【００５５】次に絶縁酸化膜が、薄型フィルム抵抗領域
内の金属接触部及び基層の他の部分の上に堆積される。
この絶縁酸化膜は例えば、６００Åの厚みのＴＥＯＳ酸
化膜を被せられた約７０００Åの厚みを有する堆積され
たＴＥＯＳ酸化膜からなる（過程７０）。マスク使用段
階（過程７３）が実施され、絶縁酸化膜を通して下側の
構造の種々の選択された位置に達する開口部が形成され
た後、第２の金属接続層が絶縁酸化膜の上にスパッタさ
れ（過程７４）、金属接続の第２レベル内にマスクされ
そして形成される（過程７５）。
【００５６】次に表面処理層が、構造の上側主面全体の
上に形成される（過程７６）。この表面処理層は例え
ば、２０００ÅのドープされていないＰＳＧと、６００
０Åの４％ＰＳＧとのサンドイッチ構造の８０００Åの
厚さのＰＳＧ層、または８０００ÅのＰＥ ＣＶＧ窒化
膜からなる。本発明のＢｉＣＤＭＯＳプロセスの実施例
は、パッドマスク及びエッチング段階（過程７７）が表
面処理層内に開口部を形成し、上側の表面処理層を通し
てワイヤボンディングするためのメタルボンディングパ
ッドを露出した後に完了する。
【００５７】これまで説明されたＢｉＣＤＭＯＳプロセ
スのある特徴に基づけば、ＣＭＯＳトランジスタのポリ
シリコンゲートからの不純物がゲート酸化膜を通して下
側のエピタキシャル層内に通過することなしに、ＤＭＯ
Ｓトランジスタの比較的高濃度のボディ領域が、比較的
高い温度でエピタキシャル層内に拡散する。図２３及び
図２４に示すように、ポリシリコンゲート１１０Ａは、
２０ＶのＤＭＯＳトランジスタのボディ領域１２２が注
入されるときの注入マスクとして用いられる。ＤＭＯＳ
トランジスタのポリシリコンゲート１１０Ａが形成され
るとき同時に形成されるポリシリコンゲート１１０Ｈも
また、図３１及び図３２に示すように、ＰＭＯＳトラン
ジスタのソース領域及びドレイン領域が注入されるとき
に、注入マスクとして５ＶのＰＭＯＳトランジスタの製
造時に用いられる。ポリシリコンゲートは、燐（または
ホウ素がゲート酸化膜を通過して拡散することを防ぎ、
かつ５ＶのＰチャネルＭＯＳＦＥＴの閾値電圧を変化さ
せる砒素）を高濃度にドープされているので、ＣＭＯＳ
トランジスタのポリシリコンゲートからの不純物が上側
のゲート酸化膜を通過し、機能する部分の歩留りを減少
することなしに、ＤＭＯＳトランジスタとＣＭＯＳトラ
ンジスタの両方が、最小のプロセス段階を用いて同時に
同じウエハ上に高い信頼性を備えて形成される。
【００５８】ＢｉＣＤＭＯＳプロセスの他の特徴は、高
いブレイクダウン電圧のＣＭＯＳトランジスタが、比較
的低いブレイクダウン電圧のＣＭＯＳトランジスタと等
しいウエハ上に形成されるときに、ブランケットイオン
注入段階が、高いブレイクダウン電圧のＣＭＯＳトラン
ジスタの低濃度にドープされたドレインをドープするた
めに用いられることである。図２５及び図２６に示すよ
うに、１６ＶのＮＭＯＳトランジスタのポリシリコンゲ
ート１１０Ｅと、５ＶのＰＭＯＳトランジスタのポリシ
リコンゲート１１０Ｈとが、Ｎ型不純物ブランケットイ
オン注入段階でマスクとして用いられる。従って、高電
圧ＮＭＯＳトランジスタの低濃度にドープされたドレイ
ン領域１５４が形成される。しかし続いて、図３１及び
図３２に示すようなＰ型注入段階では、５ＶのＰＭＯＳ
トランジスタのソース領域及びドレイン領域１６６及び
１６７が、Ｐ型不純物をドープされ、図２５及び図２６
のブランケットイオン注入段階のＮ型不純物と、エピタ
キシャル層のＮ型不純物の不純物濃度を超過する。マス
ク過程を省略するために、ＢｉＣＤＭＯＳプロセスは、
最初に約５×１０15イオン／cm3から１×１０16イオン
／cm3のＮ型不純物を有する低濃度にドープされたエピ
タキシャル層から始まるので、後続のブランケットイオ
ン注入段階は、高電圧ＮＭＯＳトランジスタの低濃度に
ドープされたドレイン領域１５４を形成するために用い
られる。その結果、図３１及び図３２のＰ型イオン注入
段階が、低電圧ＰＭＯＳトランジスタのソース領域及び
ドレイン領域１６６及び１６７の形成に不十分となる程
には、Ｎ型ブランケットイオン注入段階が、低電圧ＰＭ
ＯＳトランジスタのソース領域及びドレイン領域を高濃
度にドープすることはない。
【００５９】ＢｉＣＤＭＯＳプロセスの他の特徴は、バ
イポーラトランジスタのベース領域が、比較的高電圧の
ＣＭＯＳトランジスタの低濃度にドープされたドレイン
領域が形成されるときに同時に形成されることである。
図２７及び図２８に示すように、垂直ＮＰＮバイポーラ
トランジスタのＰ−ベース注入領域１４２Ｃは、比較的
高いブレイクダウン電圧のＰＭＯＳトランジスタの低濃
度にドープされたドレイン領域１４２Ｇが形成されると
き同時に形成される。このとき等しい注入マスクが用い
られる。従って、ＢｉＣＤＭＯＳプロセスは、バイポー
ラトランジスタ及び比較的高電圧のＣＭＯＳトランジス
タの両方を、少ないプロセス段階によって等しいウエハ
上に製造することを可能にする。このように製造段階を
共有することによって、後続のプロセス段階も共有する
ことが可能となる。図３１及び図３２に示されたＰ型イ
オン注入段階は例えば、垂直ＮＰＮバイポーラトランジ
スタのベース接触領域１６９と、比較的高いブレイクダ
ウン電圧のＰＭＯＳトランジスタのドレイン接触領域１
６４の両方を形成する。
【００６０】ＢｉＣＤＭＯＳプロセスの他の特徴は、埋
め込みツェナーダイオードが、比較的高いブレイクダウ
ン電圧のＣＭＯＳトランジスタが形成されるとき同時に
形成されることである。図２５及び図２６に示すよう
に、ブランケットＮ型イオン注入段階は、１６ＶのＮＭ
ＯＳトランジスタの低濃度にドープされたドレイン領域
１５４を形成するばかりでなく、ツェナーダイオードの
Ｐ型アノード領域７１Ｆの上のＮ型に低濃度にドープさ
れたツェナー部分１３０Ｆをも形成する。次に、図２９
及び図３０の後続のＮ型注入段階では、高濃度にドープ
されたＮ型ツェナーカソード領域７２Ｆが、１６ＶのＮ
ＭＯＳトランジスタのＮ型ソース領域１５３及びＮ型ド
レイン接続領域１５５が形成されるとき同時に形成され
る。従ってＢｉＣＤＭＯＳプロセスは、マスク段階及び
プロセス段階を更に必要とせずに、高電圧ＣＭＯＳトラ
ンジスタと同じウエハ上に能率的に、１つの埋め込みツ
ェナーダイオードを提供するか、または複数の整合した
埋め込みツェナーダイオードを提供する。
【００６１】ＢｉＣＤＭＯＳプロセスの他の特徴は、埋
め込みツェナーダイオードが欠陥を減少させる特別な方
法によって製造されるので、複数のツェナーダイオード
が互いに整合することが可能となることである。Ｎ型イ
オンがＰ＋アノード領域７１Ｆ内に注入された後、活性
領域の他の部分の上に配置された酸化膜よりもより薄い
埋め込みツェナー領域の上に配置された酸化膜と共にシ
リコン注入による損傷がアニールされて修復される。こ
のツェナー領域の上の酸化膜の厚さは１０００Å未満で
あり、例えば５００Åである。更に、低濃度にドープさ
れた領域１３０Ｆと下側のエピタキシャル層との間の境
界のブレイクダウン電圧は、高くなければならず、そし
てシリコン表面の影響を受けてはならない。従って、図
２９及び図３０のＮ＋イオン注入段階の不純物は、シリ
コン表面下およそ０．４〜０．５μｍに注入される。Ｐ
＋アノード領域７１Ｆの深さは３〜４μｍであり、一方
ＤＭＯＳトランジスタのＰ−ボディ領域１２２の深さは
約１．５μｍである。従って、等しい拡散段階が各領域
に所望の深さを与えるように、Ｐ＋アノード領域７１Ｆ
はより高濃度にドープされ、Ｐ−ボディ領域１２２はよ
り低濃度にドープされている。
【００６２】補助的な構造 図３４は、絶縁構造の実施例の拡大断面図である。図３
２の領域Ｂ内に存在する垂直ＰＮＰバイポーラトランジ
スタは、図３４の絶縁構造内に配置されている。従っ
て、図３４の絶縁構造を形成する方法は、図１から図３
２のＢｉＣＤＭＯＳプロセスに関する説明で述べられて
いる。
【００６３】図３４の絶縁構造は、Ｎ＋埋め込み層領域
２１Ｂ、第１Ｐ＋埋め込み層領域４３Ｂ、第２Ｐ＋埋め
込み層領域４４Ｂ、及びＰ−ウェル領域５１Ｂを有す
る。Ｎ＋埋め込み層領域２１Ｂは、基層とエピタキシャ
ル層との境界１９１から下向きに基層１０内に延出し、
かつ上向きにエピタキシャル層４０内に延出している。
第１Ｐ＋埋め込み層領域４３Ｂは、Ｎ＋埋め込み層領域
２１Ｂの底面から下向きに延出し、Ｐ＋埋め込み層領域
４４Ｂは、Ｎ＋埋め込み層領域２１Ｂの上側面から上向
きに延出しており、Ｎ＋埋め込み層領域２１Ｂは、上側
の埋め込みウェル領域４４Ｂを下側の埋め込みウェル領
域４３Ｂから分離している。Ｐ−ウェル領域５１Ｂは、
エピタキシャル層４０の上側主面から下向きにエピタキ
シャル層４０内に延出し、かつＰ＋埋め込みウェル領域
４４Ｂに接触している。従って、Ｐ＋埋め込み層領域４
４Ｂは埋め込みウェル領域と呼ばれている。
【００６４】図３４で、フィールド酸化膜１００Ｄ／Ｂ
及び１００Ｂ／Ｃとして表されたフィールド酸化膜は、
ある実施例では、エピタキシャル層４０の上側主面上に
提供される。このフィールド酸化膜は、エピタキシャル
層４０の上側主面のＰ−ウェル５１Ｂの境界に沿って配
置されており、Ｐ−ウェル領域の上側主面上に活性領域
１８０を画定する。Ｐ型フィールド注入領域１８１Ｄ／
Ｂ及び１８１Ｂ／Ｃは、フィールド酸化膜がＰ−ウェル
領域５１Ｂを覆うフィールド酸化膜１００Ｄ／Ｂ及び１
００Ｂ／Ｃの真下に配置されている。同様に、Ｎ型フィ
ールド注入領域１８２Ｄ／Ｂ及び１８２Ｂ／Ｃは、フィ
ールド酸化膜がＰ−ウェル領域の外側のＮ−エピタキシ
ャル層を覆うフィールド酸化膜１００Ｄ／Ｂ及び１００
Ｂ／Ｃの真下に配置されている。
【００６５】従って、Ｐ−ウェル領域４４Ｂは、Ｎ＋埋
め込み層領域２１Ｂ及びＮ−エピタキシャル層４０によ
って下側の基層１０から絶縁されている。従って、この
絶縁構造は、トランジスタが位置している半導体材料が
基層上の他の構造から電気的に絶縁されたときに、トラ
ンジスタ等の電気的な素子が形成される活性領域を、Ｐ
−ウェル領域５１Ｂの上に提供する。Ｐ型の領域をＮ型
の領域に置き換え、かつＮ型の領域をＰ型に領域に置き
換えることによって、Ｎ型基層上にＮ型ウェル領域を提
供することができる。
【００６６】図３５は、図１から図３２の領域Ｂで示さ
れた第１垂直バイポーラトランジスタ構造の実施例を示
す拡大断面図である。Ｐ型フィールド注入領域１８１Ｄ
／Ｂ、１８１Ｂ、及び１８１Ｂ／Ｃは、フィールド酸化
膜１００Ｄ／Ｂ、１００Ｂ、及び１００Ｂ／Ｃの下に各
々配置されており、下側のＰ−ウェル領域５１Ｂは、Ｐ
型の導電型を有する。Ｎ型フィールド注入領域１８２Ｄ
／Ｂ、及び１８２Ｂ／Ｃは、フィールド酸化膜１００Ｄ
／Ｂ及び１００Ｂ／Ｃの下に配置されており、下側のＮ
−エピタキシャル層４０は、Ｎ型の導電型を有する。コ
レクタ接触領域７１Ｂは、エピタキシャル層の上側主面
から、下向きにＰ−ウェル領域５１Ｂ内に延出してい
る。図３５に示された実施例では、Ｐ＋コレクタ接触領
域７１Ｂは、フィールド注入領域１８１Ｂよりも、Ｐ−
ウェル領域５１Ｂ内に深く延出している。Ｎ−ベース領
域１０３は、エピタキシャル層の上側主面から、フィー
ルド酸化膜１００Ｂとフィールド酸化膜１００Ｂ／Ｃと
の間のＰ−ウェル５１Ｂ内に下向きに延出している。Ｎ
＋ベース接触領域１５９及びエミッタ領域１６８は、ベ
ース領域１０３内に下向きに延出しており、エミッタ領
域１６８は、ベース接触領域１５９から横方向に隔てら
れている。図を明瞭にするために、図３５の構造のエミ
ッタ、ベース、及びコレクタ領域と接触する金属電極
は、省略されている。
【００６７】図３６は、第２垂直バイポーラトランジス
タ構造の実施例の断面図である。図１から図３２のＮ＋
埋め込み層領域２１Ｃと等しいＮ＋埋め込み層領域１９
０は、基層とエピタキシャル層との境界１９１から上向
きにエピタキシャル層４０内に延出し、かつ基層１０内
に下向きに延出している。Ｎ＋シンカ領域６１Ｃと等し
いＮ＋シンカ領域１９２は、エピタキシャル層４０の上
側主面から下向きにエピタキシャル層４０内に延出し、
Ｎ＋埋め込み層領域１９０と接触している。厚いフィー
ルド酸化膜１９３及び１９４が、エピタキシャル層４０
のフィールド領域１９５の上に形成され、エピタキシャ
ル層の活性領域１９６を囲繞している。Ｎ型フィールド
注入領域１９７及び１９８が、フィールド酸化膜とＮ−
エピタキシャル層との間のフィールド酸化膜１９３及び
１９４の下に配置されている。
【００６８】Ｐ−ベース領域１９９が、活性領域１９６
のエピタキシャル層４０の上側主面から、エピタキシャ
ル層４０内に下向きに延出している。このＰ−ベース領
域は、図１から図３２に示された製造方法によってＰ−
ベース領域１４２Ｃが形成されるとき同時に形成され
る。低濃度にドープされたＮ−領域１９８は、Ｎ＋シン
カ領域１９２とＰ−ベース領域１９９の横方向の延出部
との間のエピタキシャル層４０の上側主面に、任意に配
置されても良い。この低濃度にドープされたＮ−領域１
９８は例えば、図１から図３２の製造方法のＮ−ブラン
ケットイオン注入段階で形成される。
【００６９】ゲート酸化膜が、活性領域１９６内のエピ
タキシャル層４０の上側主面上に配置される。このゲー
ト酸化膜は、部分２００と部分２０１とから構成されて
いる。エミッタ接触開口部２０２がゲート酸化部分２０
０内に形成されており、このゲート酸化膜部分２００は
エミッタ接触開口部２０２を囲繞している。ベース開口
部２０３は、ゲート酸化膜部分２００を囲繞しており、
図３６の断面図では、ベース開口部２０３は、ゲート酸
化膜部分２００とフィールド酸化膜部分１９３との間、
及びゲート酸化膜部分２００とゲート酸化膜部分２０１
との間に配置されている。コレクタ接触開口部２０４
は、ゲート酸化膜部分２０１とフィールド酸化膜部分１
９４との間に形成されている。
【００７０】下側のゲート酸化膜部分２００とほぼ同じ
形状のポリシリコン層２０５が、ゲート酸化膜部分２０
０の上に配置されており、ポリシリコン層２０５とゲー
ト酸化膜部分２００とによって、ほぼ垂直な側壁２０６
と、もう一方のほぼ垂直な側壁２０７とが、エピタキシ
ャル層の上側主面に向かって下向きに形成される。
【００７１】Ｎ＋エミッタ領域２０８が、エミッタ開口
部２０２の下のエピタキシャル層の上側主面から下向き
にベース領域１９９内に延出している。このエミッタ領
域２０８もまた、ゲート酸化膜部分に２００の下にある
距離に亘って横方向に延在している。ベース接触領域２
０９は、ベース接触開口部２０３の下のエピタキシャル
層の上側主面からベース領域内に下向きに延出してい
る。このベース接触領域もまた、ゲート酸化膜部分２０
０の下にある距離に亘って横方向に延在している。図３
６に示されているように、ベース領域２０９は横方向の
平面内でエミッタ領域２０８を囲繞している。
【００７２】アルミニウムなどの導電性材料からなるベ
ース電極２１０が、ベース接触開口部２０３を通してベ
ース接触領域２０９と接続している。同様に、コレクタ
電極２１１がコレクタ接触開口部２０４を通してＮ＋シ
ンカ領域１９２と接続している。エミッタ電極２１２
が、ポリシリコン層２０５の上側主面からエピタキシャ
ル層の上側主面のエミッタ領域２０８へ下向きに延出す
ることによって、エミッタ接触開口部２０２を通してエ
ミッタ領域２０８と接続している。絶縁層２１３及び２
１４が少なくとも部分的にポリシリコン層２０５とベー
ス接触電極２１０との間に配置され、ベース電極２１０
をエミッタ電極２１２から絶縁している。
【００７３】図１から図３１のプロセスに基づいて製造
された図３６の構造では、ポリシリコン層２０５は、ポ
リシリコンゲート１１０Ａ、１１０Ｅ、１１０Ｇ、１０
０Ｈ、及び１１０Ｄが形成されるとき同時に形成され
る。続いてＮ＋不純物がベース領域１９９内に注入さ
れ、自己整合ベースエミッタ領域２０８を形成し、Ｐ＋
不純物がベース領域内に注入され、自己整合ベース接触
領域２０９を形成する。ゲート酸化膜２００が、エミッ
タ領域２０８の境界とベース接触領域２０９の境界とを
画定する注入マスクのほぼ垂直な境界の一部を画定する
場合と画定しない場合とがある。ゲート酸化膜２００が
注入マスクの一部を形成しない場合、注入マスクの境界
は、パターンされたポリシリコン層２０５の境界のみに
よって形成される。図３６の垂直バイポーラトランジス
タの製造方法によって、ポリシリコン層２０５の幅を、
使用されるプロセスのための最小のライン幅Ｗにするこ
とが可能になる。従って、自己整合ベース接触領域２０
９と自己整合エミッタ領域２０８との間の距離が最小と
なる。ベース接触領域及びエミッタ領域が横方向に拡散
する距離を制御することによって、ベース接触領域とエ
ミッタ領域との間の距離を、繰り返し可能にかつ制御可
能に最小のライン幅Ｗよりも更に短くすることができ
る。従って、図３６の構造により、ベース接触領域とエ
ミッタ領域との間の繰り返し可能かつ調整可能な最小の
距離を実現することができ、図３６の構造によって、ベ
ースエミッタ間の抵抗と、バイポーラトランジスタを原
因とする静電容量とを最小にできる。こうして、高いカ
ットオフ周波数の高周波トランジスタが実現される。
【００７４】図３７は、第３の垂直バイポーラトランジ
スタ構造の実施例の断面図である。図３４の絶縁構造と
同様の絶縁構造には、Ｐ＋埋め込み層領域２１１ＡをＰ
＋埋め込みウェル領域２１２Ａから分離するＮ＋埋め込
み層領域２１０Ａが含まれている。Ｐ−ウェル領域２１
３Ａがエピタキシャル層４０の上側主面から下向きに延
出し、Ｐ＋埋め込みウェル領域２１２の上側主面と接触
している。Ｎ−エピタキシャル層４０のＮ型半導体材料
がフィールド酸化膜２１５及び２１６の下に存在してい
る、Ｎフィールド注入領域２１４Ａ及び２１４Ｂが、フ
ィールド酸化膜２１５及び２１６の下に存在している。
Ｐ−ウェル領域２１３ＡのＰ型半導体材料がフィールド
酸化膜２１５及び２１６の下に存在する、Ｐフィールド
注入領域２１７及び２１８が、フィールド酸化膜２１５
及び２１６の下に存在している。図３７の垂直バイポー
ラトランジスタでは、フィールド酸化膜２１９及び２２
０が、Ｐ−ウェル領域２１３Ａの上側主面にエミッタ開
口部２２１を形成する。Ｎ−ベース領域２２２が開口部
２２１を通してＰ−ウェル領域２１３Ａ内に形成され
る。次に、Ｐ＋型エミッタ領域２２３が、同じ開口部２
２１を通してＮ−ベース領域２２２の上側部分内に形成
される。Ｎ−ベース領域２２２は例えば、図２５及び図
２６に示されたＮ−ブランケットイオン注入段階の間に
注入された注入領域である。Ｐ＋エミッタ領域は例え
ば、図３１及び図３２に示されたＰ＋イオン注入段階で
形成される。
【００７５】酸化膜２１９及び２２０の下のＮ型注入領
域２２４及び２２５は、Ｎ−ベース領域２２２と横方向
に露出したＮベース接触領域２２６との横方向の接触を
形成する。Ｎ型注入領域２２４及び２２５は例えば、Ｎ
型フィールド注入領域２１４Ａ及び２１４Ｂが注入され
るとき同時に注入される。Ｎ＋ベース接触領域２２６は
例えば、図２９及び図３０のＮ＋イオン注入段階のフィ
ールド酸化膜内の開口部２２７を通して注入される。横
方向に露出したＰ＋コレクタ接触領域２２８がＰ−ウェ
ル領域２１３Ａ内に形成され、Ｐ−ウェル領域２１３Ａ
はバイポーラトランジスタのコレクタとして働き、コレ
クタ接触領域２２８は、バイポーラトランジスタのコレ
クタ接触領域として働く。Ｐ＋コレクタ接触領域２２８
例えば、Ｐ＋エミッタ領域２２３が形成されるプロセス
過程と等しいプロセス過程で形成される。従って、Ｐ＋
エミッタ領域２２３及びＮ−ベース領域２２２は、開口
部２２１と自己整合し、Ｎ＋ベース接触領域２２６は、
開口部２２７と自己整合する。図を明瞭にするために、
エミッタ電極、ベース電極、及びコレクタ電極は、図示
されていない。
【００７６】図３８は、ラテラルＤＭＯＳトランジスタ
構造の第１実施例の断面図である。上側主面を有するＮ
−エピタキシャル層４０が、基層１０の上に配置されて
いる。Ｐ−ウェル領域２３０は、エピタキシャル層の上
側主面からエピタキシャル層４０内へ下向きに延出して
いる。フィールド酸化膜部分２３１及び２３２、及びフ
ィールド酸化膜部分２３３からなるフィールド酸化膜
が、エピタキシャル層４０の上側主面上に配置されてい
る。フィールド酸化膜部分２３１及び２３３が活性領域
２３４を画定している。フィールド酸化膜部分２３１及
び２３３がウェル領域２３０のＰ−型シリコンを覆う、
Ｐ型フィールド注入領域２３５及び２３６が、フィール
ド酸化膜部分２３１及び２３３の下に配置されている。
同様に、フィールド酸化膜部分２３１及び２３３がエピ
タキシャル層のＮ−型シリコンを覆う、Ｎ型フィールド
注入領域２３７及び２３８が、フィールド酸化膜部分２
３１及び２３３の下に配置されている。
【００７７】ここではＰ−ボディ領域であるボディ領域
２３９が、活性領域内のエピタキシャル層の上側主面か
ら、ウェル領域２３０内へ下向きに延出している。ここ
ではＮ型ドレイン接触領域であるドレイン接触領域２４
０もまた、活性領域内のエピタキシャル層の上側主面か
ら、ウェル領域２３０内へ下向きに延出している。ボデ
ィ領域２３９がウェル領域２３０内に配置され、ドレイ
ン接触領域２４０から横方向に隔てられている。ウェル
領域２３０のドリフト領域部分２４１が、ボディ領域２
３９と低濃度にドープされたドレイン注入領域２４２と
の間に配置されている。低濃度にドープされたドレイン
注入領域２４２が、ドリフト領域２４１とドレイン接触
領域２４０との間に配置され、低濃度にドープされたド
レイン注入領域２４２がドレイン接触領域２４０と接触
している。ここではＮ型注入領域である低濃度にドープ
されたドレイン注入領域２４２が、活性領域内のフィー
ルド酸化膜部分２３２の下に配置されている。
【００７８】ここではＮ＋ソース領域であるソース領域
２４３が、ボディ領域２３９の中に配置され、ソース領
域２４３がエピタキシャル層の上側主面からボディ領域
２３９内に延出している。ボディ領域２３９のチャネル
部分２５２が、ソース領域２４３をドリフト領域２４１
から分離している。ここではＰ＋ソース接触領域である
ソース接触領域２４４が、エピタキシャル層の上側主面
からボディ領域２３９内に延出し、ソース接触領域２４
４がソース領域２４３と接触している。
【００７９】ゲート酸化膜２４５が、フィールド酸化膜
２３２が配置されていない活性領域２３４内のエピタキ
シャル層４０に上側主面上に配置されている。２つの開
口部２４６及び２４７がゲート酸化膜２４５内に形成さ
れている。開口部２４６は、ソース接触領域２４４の少
なくとも一部の上とソース領域２４３の少なくとも一部
の上とに配置されている。開口部２４７は、少なくとも
ドレイン接触領域２４０の一部の上に配置されている。
ポリシリコンゲート層２４８が、ゲート酸化膜２４５及
びフィールド酸化膜部分２３２の上に配置され、ソース
領域２４３の上の一部から、ボディ領域２３９の上、チ
ャネル部分２５２の上、ドリフト領域２４１の上、及び
フィールド酸化膜部分２３２の一部の上まで延在してい
る。ホウ燐ケイ酸ガラス（ＢＰＳＧ）のような絶縁材料
から形成された絶縁層２４９が、ポリシリコンゲート層
２４８の上に配置され、ゲート酸化膜２４５内の開口部
２４６の上から、ソース領域２４３の上のゲート酸化膜
２４５の上、ポリシリコンゲート層２４８の上、フィー
ルド酸化膜部分２３２の上、及び開口部２４７まで延在
している。アルミニウムなどの導電性材料からなるソー
ス電極２５０が、開口部２４６を通してソース接触領域
２４４及びソース領域２４３と接触している。同様の導
電性材料からなるドレイン電極２５１は、開口部２４７
を通してドレイン接触領域２４０と接触している。ゲー
ト電極は、ポリシリコンゲート層２４８と接触してい
る。図３８ではこれらの電極は図を明瞭にするために省
略されている。
【００８０】動作時には、ポリシリコンゲート層２４８
に加えられた電圧が、ソース領域２４３とドリフト領域
２４１との間のボディ領域２３９のチャネル領域２５２
内にチャネルを形成する。従って、電流がソース電極２
５０から、ソース領域２４３、チャネル領域２５２内の
チャネル、ドリフト領域２４１、フィールド注入領域２
４２、及びドレイン接触領域２４０を通って、ドレイン
電極２５１へ流れる。電流はまた、ドレイン電極からソ
ース電極へ反対方向に流れても良い。
【００８１】従って、図３８の構造では、フィールド酸
化膜部分２３２の下に配置されたフィールド注入領域２
４２は、低濃度にドープされたドレイン領域として用い
られている。低濃度にドープされたフィールド注入領域
２４２は、Ｎ型フィールド注入領域２３８が形成される
ときに形成される。Ｎ型フィールド注入領域は例えば、
図１５及び図１６に示すようにＮ型フィールド注入領域
が形成されるとき同時に形成される。ボディ領域２３９
は例えば、図２３及び図２４に示すように領域１２２が
形成されるとき同時に形成される。領域２４３及び２４
０は例えば、図２５と図２６、及び図２９と図３０に示
されるようにＮ型領域が形成されるとき同時に形成され
る。ソース接触領域２４４は例えば、図３１及び図３２
に示されるようにＰ＋領域が形成されるとき同時に形成
される。図３８の構造は、これまで説明されたＢｉＣＤ
ＭＯＳプロセスを用いて製造されるが、この構造を製造
するために他のウエハ製造プロセスを用いることもでき
る。図３８には、Ｎ型チャネルラテラルＤＭＯＳトラン
ジスタが示されているが、全てのＮ型領域をＰ型領域に
変え、全てのＰ型領域をＮ型領域に変えることによっ
て、ＰチャネルラテラルＤＭＯＳトランジスタを実現す
ることもできる。
【００８２】図３９は、ラテラルＤＭＯＳトランジスタ
構造の第２実施例の断面図である。図３９の実施例で
は、Ｐウェル領域２３０は提供されていない。図３８の
Ｐ−型基層の代わりにＮ型基層が用いられている。図３
９に示すように、このＮ型基層は比較的低濃度にドープ
されたＮ−基板または比較的高濃度にドープされたＮ＋
プラス型基板の何れであっても良い。
【００８３】図４０は、ラテラルＤＭＯＳトランジスタ
構造の第３実施例の断面図である。図４０の実施例は、
ＰチャネルラテラルＤＭＯＳトランジスタである。Ｎ−
型エピタキシャル層がＮ＋型基層の上に配置されてい
る。ソース接触領域は、Ｎ＋型シリコンであり、ソース
領域はＰ＋型シリコンであり、ボディ領域はＮ−型シリ
コンであり、ドレイン領域はエピタキシャル層のＮ−型
シリコンであり、低濃度にドープされたドレイン注入領
域２４２はＰ型フィールド注入領域である。図４０の実
施例では、Ｐ型ドレイン接触領域２４０は、Ｐ型フィー
ルド注入領域２４２の深さを超過するほどには下方向に
延出していない。Ｐ型ドレイン接触領域２４０は、下側
のＮ−型エピタキシャル層４０に接触していない。Ｐ−
領域２３８もまた、Ｐ＋ドレイン接触領域２４０の下に
配置され、低濃度にドープされたＰ型フィールド注入領
域２４２の下側主面から、Ｎ−型エピタキシャル層４０
内へ下向きに延出している。
【００８４】Ｐ−領域２３８は例えば、図９及び図１０
に示されたＰウェル領域５１Ｅ、５１Ｄ、及び５１Ｂが
形成されるとき同時に形成される。Ｐ型の低濃度にドー
プされたドレイン注入領域２４２は例えば、図１７及び
図１８に示された他のＰ型フィールド注入段階が実施さ
れるとき同時に形成される。Ｎ型ボディ領域２３９は例
えば、図１９及び図２０に示された領域１０３が形成さ
れるとき同時に形成される。Ｎ＋ソース接触領域２４４
は例えば、図２９及び図３０に示されたＮ＋注入段階が
実施されるとき同時に形成される。Ｐ＋ソース領域２４
３及びＰ＋ドレイン接触領域２４０は例えば、図３１及
び図３２に示されたＰ＋注入段階が実施されるとき同時
に形成される。図４０には、ＰラテラルＤＭＯＳトラン
ジスタが示されているが、全てのＰ型領域をＮ型領域に
変え、全てのＮ型領域をＰ型領域に変えることによっ
て、ＮチャネルラテラルＤＭＯＳトランジスタを実現す
ることもできる。これまで説明された構造は、これまで
説明されたＢｉＣＤＭＯＳプロセスを用いて製造された
が、他のウエハ製造プロセスを用いてこれらの構造を製
造することもできる。
【００８５】図４１は、ラテラルＤＭＯＳトランジスタ
構造の第４実施例の断面図である。ここではＮ−エピタ
キシャル層であるエピタキシャル層が、基層１０の上に
配置されている。Ｐ型埋め込み層２５０Ａ及び２５１Ａ
が、基層とエピタキシャル層の境界１９１から上向きに
延出している。Ｐ型絶縁シンカ領域２５２Ａ及び２５３
が、エピタキシャル層内の上側主面から下向きに延出
し、Ｐ埋め込み層２５０Ａ及び２５１Ａと接触してお
り、結合した絶縁シンカ−Ｐ型埋め込み層構造が、エピ
タキシャル層の他の部分２５５からエピタキシャル層の
絶縁された領域２５４の周りに延在している。フィール
ド酸化膜２５６、２５７、及び２５８が、エピタキシャ
ル層の上側主面の上に配置されている。図４１では、フ
ィールド酸化膜は、Ｐシンカ領域２５２Ａと２５３の外
側境界の周りに延在し、活性領域２５８Ａと、活性領域
２５８Ａ内に配置された部分２５７とを画定する２つの
部分２５６及び２５８を形成している。フィールド酸化
膜部分２５６及び２５８が、エピタキシャル層のＮ型シ
リコンを覆う、Ｎ型フィールド注入領域２５９及び２６
１は、フィールド酸化膜部分２５６及び２５８の下に配
置されている。同様に、フィールド酸化膜部分２５７
が、活性領域内の絶縁された領域２５４のＮ型シリコン
を覆う、Ｎ型フィールド注入領域２６０は、フィールド
酸化膜部分２５７の下に配置されている。
【００８６】埋め込み層領域２１Ｃと等しいＮ＋型埋め
込み層領域２６２と、シンカ領域６１Ｃと等しいＮ＋シ
ンカ領域２６３が、絶縁領域２５４内に配置されてい
る。Ｎ＋ドレイン接触領域２６４は、シンカ領域２６３
の上の絶縁領域２５４の上側主面に配置され、低濃度に
ドープされたドレイン領域２６５もまた、絶縁領域２５
４の上側主面に配置され、かつドリフト領域２５４Ａと
ドレイン接触領域２６４との間に配置されている。Ｐ型
シリコンボディ領域２６６は、絶縁領域２５４の上側主
面から絶縁領域２５４内へ下向きに延出して、絶縁領域
２５４内に配置されている。Ｎ＋ソース領域２６７は、
Ｐボディ領域２６６の上側主面から、Ｐボディ領域２６
６内へ下向きに延出し、Ｐボディ領域２６６のチャネル
領域２６８が、ソース領域２６７をドリフト領域２５４
Ａから分離している。Ｐ＋ボディ接触領域２６９もま
た、少なくともその一部がＰボディ領域２６６内に配置
されており、かつボディ領域２６６の上側主面からボデ
ィ領域２６６内へ下向きに延出すると共に、Ｎ＋ソース
領域２６７と接触している。図４１に示された実施例で
は、Ｐ＋ボディ接触領域２６９は、Ｐボディ領域２６６
からＰシンカ領域２５３内へ延出している。同様に、Ｐ
ボディ領域２６６はＰシンカ領域２５３に接触してい
る。
【００８７】部分２７０、２７２、及び２７１からなる
薄いゲート酸化膜が、活性領域２５８内のエピタキシャ
ル層の上側主面の上に配置されている。ゲート酸化膜部
分２７０及び２７２が、Ｐシンカ領域２５２及び２５３
の上側主面上に配置されている。部分２７１は、Ｎ＋ソ
ース領域２６７の上の位置から、Ｐボディ領域２６６の
チャネル領域２６８の上、ドリフト領域２５４Ａの上、
低濃度にドープされたドレイン領域２６５の上、及びド
レイン接触領域２６４の一部の上に延在している。ポリ
シリコンゲート層２７３が、ゲート酸化膜部分２７１の
上に配置されており、ポリシリコンゲート層２７３が、
Ｎ＋ソース領域２６７の位置から、チャネル領域２６８
の上、ドリフト領域２５４Ａの上、及び低濃度にドープ
されたＮ−型ドレイン領域２６５の上に延在している。
ＢＰＳＧのような絶縁材料の厚い絶縁層の第１部分２７
４及び２７６は、フィールド酸化膜部分２５６及び２５
８の上、シンカ領域２５２及び２５３の上のゲート酸化
膜の上、及びフィールド酸化膜２５７の上に延在してい
る。厚い絶縁層の第２部分２７５は、ポリシリコンゲー
ト層２７３の上、及びゲート酸化膜部分２７１の上に延
在している。その結果、Ｐ＋ボディ接触領域２６９とＮ
＋ソース領域２６７との上に形成された開口部２７７
と、Ｎ＋ドレイン接触領域２６４の上に形成された開口
部２７８とがゲート酸化膜及び厚い酸化膜層の中に形成
される。
【００８８】アルミニウムなどの導電性材料によって形
成されたソース電極２７９は、厚い絶縁層部分２７６の
上に延在し、かつ開口部２７７を通してＰ＋ソース接触
領域２６９及びＮ＋ソース領域２６７と接触している。
同様に、絶縁材料からなるドレイン電極２８０は、厚い
絶縁層部分２７４の上に延在し、開口部２７８を通して
Ｎ＋ドレイン接触領域２６４と接触している。ゲート電
極は、ポリシリコンゲート層２７３と接続されるが、そ
のゲート電極は図４１には図示されていない。
【００８９】動作中には、図４１のラテラルＤＭＯＳ構
造は、ソース領域２６７とドレイン接触領域２６４との
間の電流を制御するように動作する。ポリシリコンゲー
ト層２７３に加えられた電圧が、Ｐボディ領域２６６の
チャネル領域２６８内にチャネルを形成する。電流が、
ソース電極２７９から、Ｎ＋ソース領域２６７、Ｐボデ
ィ領域２６６のチャネル領域２６８内のチャネル、ドリ
フト領域２５４Ａ、低濃度にドープされたドレイン領域
２６５、Ｎ＋ドレイン接触領域２６４を通って、ドレイ
ン電極２８０へ流れる。電流はまた、ドレイン電極２８
０からソース電極２７９へ逆向きに流れることも可能で
ある。その上側主面２８１が、ある横方向の距離に亘っ
て、低濃度にドープされたドレイン領域２６５とドレイ
ン接触領域２６４との下側面２８２にほぼ並行に延在す
る、Ｎ＋埋め込み層２６２は、トランジスタがターンオ
ンし導通状態のとき、ドレイン抵抗を減少するように作
用する。図４１の構造では、Ｐ＋ボディ接触領域２６９
は、シンカ領域２５３及び埋め込み層領域２５１を通し
て、ソース領域２６７を基層１０に電気的に接続する。
そのため、幾つかの実施例では、ソース電極２７９と開
口部２７７は提供されていない。これらの実施例では、
Ｎ＋ソース領域の電圧は、基層の電圧とほぼ等しく保た
れる。
【００９０】図４２は、ラテラルＤＭＯＳトランジスタ
構造の第５実施例の断面図である。図４２の構造は、図
４１の構造と等しいが、Ｐボディ接触領域２６９は、Ｐ
ボディ領域２６６外に延出せず、かつシンカ領域２５３
と接触しない。Ｐ＋ボディ接触領域２６９は、Ｎ＋ソー
ス領域２６７と接触していないが、しかしＰ＋ボディ接
触領域２６９は、その全体がＰボディ領域２６６内に配
置されている。ある実施例では、フィールド酸化物領域
３００が、シンカ領域２５３とＰボディ領域２６６との
間の絶縁領域２５４の上側主面上に配置されている。Ｎ
型フィールド注入領域３０１は、フィールド酸化物領域
３００の下に配置され、ＢＰＳＧのような絶縁材料から
なる厚い絶縁層３０２は、フィールド酸化物領域３００
の上に配置されている。従って、ソース電極２７７は、
Ｐ＋ボディ接触領域２６９、シンカ領域２５３、及びＰ
埋め込み層２５１を通して、Ｐ基層１０と接触すること
はない。従って、基層１０とソース電極２７７とは異な
った電位に保たれている。ある実施例では、電気的なア
クセスがシンカ領域２５３に加えられる。これらの実施
例では、基層電極３０３はＢＰＳＧ層２７６の上に延在
し、かつゲート酸化膜、及びフィールド酸化膜部分２５
８とフィールド酸化膜部分３００との間のＢＰＳＧ層内
の開口部３０４を通してシンカ領域２５３の上側主面に
接触する。
【００９１】図４１及び図４２の構造は例えば、これま
で説明されたＢｉＣＤＭＯＳプロセスによって製造され
る。シンカ領域２５２及び２５３は例えば、図９及び図
１０に示されたウェル領域５１Ｂが形成されるとき同時
に形成される。Ｐ埋め込み層領域２５０及び２５１は例
えば、図７及び図８に示された領域４４Ｂが形成される
とき同時に形成される。Ｎ＋埋め込み層領域２６２は例
えば、図７及び図８に示された領域２１Ｃが形成される
とき同時に形成される。Ｎ＋領域２６３は例えば、図１
１及び図１２に示された領域６１Ｃが形成されるとき同
時に形成される。フィールド酸化膜２５６、２５７、２
５８は例えば、図１９及び図２０に示されたフィールド
酸化膜１００Ｄ／Ｂ、１００Ｂ、及び１００Ｂ／Ｃが形
成されるとき同時に形成される。Ｎ型フィールド注入領
域２５９、２６０、２６１は例えば、図１５及び図１６
に示されたＮ型フィールド領域が形成されるとき同時に
形成される。ポリシリコンゲート層２７３は例えば、図
２１及び図２２に示されたポリシリコン層１００Ａが形
成されるとき同時に形成される。Ｐボディ領域２６６は
例えば、図２３及び図２４に示された領域１２２が形成
されるとき同時に形成される。低濃度にドープされたＮ
ドレイン領域２５６は例えば、図２５及び図２６に示さ
れた領域１５４が形成されるとき同時に形成される。Ｎ
＋領域２６４及び２６７は例えば、図２７及び図２８に
示された領域１５５が形成されるとき同時に形成され
る。Ｐ＋ボディ接触領域２６９は例えば、図３１及び図
３２に示された領域１６９が形成されるとき同時に形成
される。図４１にはＮチャネルラテラルＤＭＯＳトラン
ジスタ構造が示されているが、全てのＰ型構造をＮ型構
造に置き換え、全てのＮ型構造をＰ型構造に置き換える
ことによって、ＰチャネルラテラルＤＭＯＳトランジス
タを実現することもできる。本発明は、これまで説明さ
れたＢｉＣＤＭＯＳプロセスの実施例及び種々の構造に
関して説明されたが、これらの説明は本発明の限定を意
図するものではない。上述されたＮ型シリコン領域をＰ
型シリコン領域に変え、Ｐ型シリコン領域をＮ型シリコ
ン領域に変えることもできる。更に、上述されたプロセ
スを実施するため及び開示された構造を製造するため
に、特別な製造用プロセス器具を必要としない。種々の
プロセス変数の範囲は単なる例示にすぎない。本発明の
技術的視点を逸脱することなしに、種々のプロセス段階
を省略するか、または他の半導体プロセス段階と結合す
ることも可能である。従って、これまで説明されなかっ
た他の実施例と、変形及び変更とが、特許請求の範囲に
よって規定される技術的視点内に於て、本発明の技術的
視点を逸脱することなしに実施することができる。
【００９２】
【発明の効果】上述したように本発明によれば、ＤＭＯ
Ｓ電力回路、ＣＭＯＳデジタル論理回路、及びコンプリ
メンタリバイポーラアナログ回路の全てを単一の集積化
された回路チップ上に実現する製造方法が提供される。
【図面の簡単な説明】
【図１】本発明に基づくＢｉＣＤＭＯＳプロセスの実施
例に基づく第１段階を例示したウエハの断面図。
【図２】本発明に基づくＢｉＣＤＭＯＳプロセスの実施
例に基づく第１段階を例示したウエハの断面図。
【図３】本発明に基づくＢｉＣＤＭＯＳプロセスの実施
例に基づく第２段階を例示したウエハの断面図。
【図４】本発明に基づくＢｉＣＤＭＯＳプロセスの実施
例に基づく第２段階を例示したウエハの断面図。
【図５】本発明に基づくＢｉＣＤＭＯＳプロセスの実施
例に基づく第３段階を例示したウエハの断面図。
【図６】本発明に基づくＢｉＣＤＭＯＳプロセスの実施
例に基づく第３段階を例示したウエハの断面図。
【図７】本発明に基づくＢｉＣＤＭＯＳプロセスの実施
例に基づく第４段階を例示したウエハの断面図。
【図８】本発明に基づくＢｉＣＤＭＯＳプロセスの実施
例に基づく第４段階を例示したウエハの断面図。
【図９】本発明に基づくＢｉＣＤＭＯＳプロセスの実施
例に基づく第５段階を例示したウエハの断面図。
【図１０】本発明に基づくＢｉＣＤＭＯＳプロセスの実
施例に基づく第５段階を例示したウエハの断面図。
【図１１】本発明に基づくＢｉＣＤＭＯＳプロセスの実
施例に基づく第６段階を例示したウエハの断面図。
【図１２】本発明に基づくＢｉＣＤＭＯＳプロセスの実
施例に基づく第６段階を例示したウエハの断面図。
【図１３】本発明に基づくＢｉＣＤＭＯＳプロセスの実
施例に基づく第７段階を例示したウエハの断面図。
【図１４】本発明に基づくＢｉＣＤＭＯＳプロセスの実
施例に基づく第７段階を例示したウエハの断面図。
【図１５】本発明に基づくＢｉＣＤＭＯＳプロセスの実
施例に基づく第８段階を例示したウエハの断面図。
【図１６】本発明に基づくＢｉＣＤＭＯＳプロセスの実
施例に基づく第８段階を例示したウエハの断面図。
【図１７】本発明に基づくＢｉＣＤＭＯＳプロセスの実
施例に基づく第９段階を例示したウエハの断面図。
【図１８】本発明に基づくＢｉＣＤＭＯＳプロセスの実
施例に基づく第９段階を例示したウエハの断面図。
【図１９】本発明に基づくＢｉＣＤＭＯＳプロセスの実
施例に基づく第１０段階を例示したウエハの断面図。
【図２０】本発明に基づくＢｉＣＤＭＯＳプロセスの実
施例に基づく第１０段階を例示したウエハの断面図。
【図２１】本発明に基づくＢｉＣＤＭＯＳプロセスの実
施例に基づく第１１段階を例示したウエハの断面図。
【図２２】本発明に基づくＢｉＣＤＭＯＳプロセスの実
施例に基づく第１１段階を例示したウエハの断面図。
【図２３】本発明に基づくＢｉＣＤＭＯＳプロセスの実
施例に基づく第１２段階を例示したウエハの断面図。
【図２４】本発明に基づくＢｉＣＤＭＯＳプロセスの実
施例に基づく第１２段階を例示したウエハの断面図。
【図２５】本発明に基づくＢｉＣＤＭＯＳプロセスの実
施例に基づく第１３段階を例示したウエハの断面図。
【図２６】本発明に基づくＢｉＣＤＭＯＳプロセスの実
施例に基づく第１３段階を例示したウエハの断面図。
【図２７】本発明に基づくＢｉＣＤＭＯＳプロセスの実
施例に基づく第１４段階を例示したウエハの断面図。
【図２８】本発明に基づくＢｉＣＤＭＯＳプロセスの実
施例に基づく第１４段階を例示したウエハの断面図。
【図２９】本発明に基づくＢｉＣＤＭＯＳプロセスの実
施例に基づく第１５段階を例示したウエハの断面図。
【図３０】本発明に基づくＢｉＣＤＭＯＳプロセスの実
施例に基づく第１５段階を例示したウエハの断面図。
【図３１】本発明に基づくＢｉＣＤＭＯＳプロセスの実
施例に基づく第１６段階を例示したウエハの断面図。
【図３２】本発明に基づくＢｉＣＤＭＯＳプロセスの実
施例に基づく第１６段階を例示したウエハの断面図。
【図３３】本発明に基づく薄型フィルム抵抗の実施例の
断面図。
【図３４】本発明に基づく絶縁構造の実施例の断面図で
ある。
【図３５】本発明の基づく第１垂直バイポーラトランジ
スタの実施例の断面図。
【図３６】本発明に基づく第２垂直バイポーラトランジ
スタ構造の実施例の断面図。
【図３７】本発明に基づく第３垂直バイポーラトランジ
スタ構造の実施例の断面図。
【図３８】本発明に基づく第１ラテラルＤＭＯＳ構造の
実施例の断面図。
【図３９】本発明に基づく第２ラテラルＤＭＯＳ構造の
実施例の断面図。
【図４０】本発明に基づく第３ラテラルＤＭＯＳ構造の
実施例の断面図。
【図４１】本発明に基づく第４ラテラルＤＭＯＳ構造の
実施例の断面図。
【図４２】本発明に基づく第５ラテラルＤＭＯＳ構造の
実施例の断面図。
【符号の説明】
１０ 基層 １０Ａ ＤＭＯＳ領域 １０Ｂ 垂直ＰＮＰバイポーラ領域 １０Ｃ 垂直ＮＰＮバイポーラ領域 １０Ｄ 比較的低電圧のＮＭＯＳ領域 １０Ｅ 比較的高電圧のＮＭＯＳ領域 １０Ｆ 埋め込みツェナー領域 １０Ｇ 比較的高電圧のＰＭＯＳ領域 １０Ｈ 比較的低電圧のＰＭＯＳ領域 １１ 基層１０の上側主面 １２ 最初の酸化膜 １２Ａ、１２Ｂ、１２Ｃ 開口部 ２１Ａ、２１Ｂ、２１Ｃ Ｎ＋埋め込み層領域 ２２Ａ、２２Ｂ、２２Ｃ 薄い酸化膜 ３０ フォトレジスト層 ３０Ｂ、３０Ｄ 開口部 ４０ エピタキシャル酸化膜 ４１ エピタキシャル層４２の上側主面 ４２ エピタキシャル層 ４３Ｂ、４４Ｂ Ｐ＋領域 ４３Ｄ Ｐ＋埋め込み層領域 ５２Ｂ、５２Ｄ、５２Ｅ 開口部 ５１Ｂ、５１Ｄ、５１Ｅ Ｐ−ウェル領域 ６０Ａ、６０Ｃ 開口部 ６１Ａ、６１Ｃ Ｎ＋シンカ領域 ７０Ｂ、７０Ｆ 開口部 ７１Ｂ Ｐ＋コレクタ接触領域 ７１Ｆ Ｐ＋埋め込みツェナーアノード領域 ８０ ベース酸化膜 ８１ シリコン窒化膜 ８２ 低温度酸化膜（ＬＴＯ） ８３Ａ〜８３Ｈ 活性エリアマスク領域 ９０ フォトレジスト層 ９１Ｂ、９１Ｄ、９１Ｅ 開口部 １００Ｂ フィールド酸化領域 １００Ｆ／Ａ フィールド酸化膜 １００Ａ／Ｅ フィールド酸化膜 １００Ｅ／Ｇ フィールド酸化膜 １００Ｇ／Ｈ フィールド酸化膜 １００Ｈ／Ｄ フィールド酸化膜 １００Ｄ／Ｂ フィールド酸化膜 １００Ｂ／Ｃ フィールド酸化膜 １０１ フォトレジスト層 １０２Ｂ 開口部 １０３ ベース領域 １１０Ａ ポリシリコンゲート １１０Ｄ ポリシリコンゲート １１０Ｅ ポリシリコンゲート １１０Ｇ ポリシリコンゲート １１０Ｈ ポリシリコンゲート １２０ フォトレジスト層 １２１Ａ 開口部 １２１Ｆ 開口部 １２２ Ｐ−ボディ領域 １３０Ｆ ツェナー部分 １４０ フォトレジスト層 １４１Ｃ、１４１Ｇ 開口部 １４２Ｃ Ｐ−ベース領域 １４２Ｇ ドレイン領域 １５０ フォトレジスト層 １５１Ａ１ 開口部 １５１Ａ２ 開口部 １５１Ｂ 開口部 １５１Ｃ１ 開口部 １５１Ｃ２ 開口部 １５１Ｄ 開口部 １５１Ｅ１ 開口部 １５１Ｅ２ 開口部 １５１Ｆ 開口部 １５２ Ｎ＋ソース領域 １５３ ソース領域 １５４ ドレイン領域 １５５ ドレイン接触領域 １５６ チャネル領域 １５７ ソース領域 １５８ ドレイン領域 １５９ ベース接触領域 １６０ フォトレジスト層 １６１Ａ１ 開口部 １６１Ａ２ 開口部 １６１Ｂ１ 開口部 １６１Ｂ２ 開口部 １６１Ｃ 開口部 １６１Ｇ１ 開口部 １６１Ｇ２ 開口部 １６１Ｈ 開口部 １６２ Ｐ＋ボディ接触領域 １６３ ソース領域 １６４ ドレイン接触領域 １６５ ドリフト領域 １６６ ソース領域 １６７ ドレイン領域 １６８ エミッタ領域 １６９ ベース接触領域 １７０ エミッタ領域 １７０Ａ ＢＰＳＧ層 １７１ 抵抗性Ｓｉ−Ｃｒ領域 １７２Ａ Ｔｉ−Ｗ層 １７２Ｂ Ｔｉ−Ｗ層 １７３Ａ アルミニウム接続層 １７３Ｂ アルミニウム接続層 １８０ 活性領域 １８１Ｂ Ｐ型フィールド注入領域 １８１Ｂ／Ｃ Ｐ型フィールド注入領域 １８１Ｄ／Ｂ Ｐ型フィールド注入領域 １８２Ｂ／Ｃ Ｎ型フィールド注入領域 １８２Ｄ／Ｂ Ｎ型フィールド注入領域 １９０ Ｎ＋埋め込み層領域 １９１ 基層とエピタキシャル層との境界 １９２ Ｎ＋シンカ領域 １９３、１９４ 厚いフィールド酸化膜 １９５ フィールド領域 １９６ 活性領域 １９７、１９８ Ｎ型フィールド注入領域 １９９ Ｐ−ベース領域 ２００、２０１ ゲート酸化膜部分 ２０２ エミッタ接触開口部 ２０３ ベース開口部 ２０４ コレクタ接触開口部 ２０５ ポリシリコン層 ２０６、２０７ ほぼ垂直な側壁 ２０８ Ｎ＋エミッタ領域 ２０９ ベース接触領域 ２１０ ベース電極 ２１０Ａ Ｎ＋埋め込み層領域 ２１１ コレクタ電極 ２１１Ａ Ｐ＋埋め込み層領域 ２１２ エミッタ電極 ２１２Ａ Ｐ＋埋め込みウェル領域 ２１３ 絶縁層 ２１３Ａ Ｐ−ウェル領域 ２１４ 絶縁層 ２１４Ａ、２１４Ｂ Ｎフィールド注入領域 ２１５、２１６ フィールド酸化膜 ２１７、２１８ Ｐフィールド注入領域 ２１９、２２０ フィールド酸化膜 ２２１ エミッタ開口部 ２２２ Ｎ−ベース領域 ２２３ Ｐ＋型エミッタ領域 ２２４、２２５ Ｎ型注入領域 ２２６ Ｎベース接触領域 ２２７ 開口部 ２２８ Ｐ＋コレクタ接触領域 ２３０ Ｐ−ウェル領域 ２３１、２３２、２３３ フィールド酸化膜部分 ２３４ 活性領域 ２３５、２３６ Ｐ型フィールド注入領域 ２３７、２３８ Ｎ型フィールド注入領域 ２３９ ボディ領域 ２４０ ドレイン接触領域 ２４１ ドリフト領域部分 ２４２ フィ−ルド注入領域 ２４３ ソース領域 ２４４ ソース接触領域 ２４５ ゲート酸化膜 ２４６、２４７ 開口部 ２４８ ポリシリコンゲート層 ２４９ 絶縁層 ２５０ ソース電極 ２５１ ドレイン電極 ２５２ チャネル部分 ２４６、２４７ 開口部 ２４８ ポリシリコンゲート層 ２４９ 絶縁層 ２５０ ソース電極 ２５０Ａ Ｐ型埋め込み層 ２５１ ドレイン電極 ２５１Ａ Ｐ型埋め込み層 ２５２ チャネル領域 ２５２Ａ Ｐ型絶縁シンカ領域 ２５３ Ｐ型絶縁シンカ領域 ２５４ エピタキシャル層の絶縁された領域 ２５４Ａ ドリフト領域 ２５５ エピタキシャル層の他の部分 ２５６、２５７、２５８ フィールド酸化膜 ２５８Ａ 活性領域 ２５９、２６０、２６１ Ｎ型フィールド注入領域 ２６２ Ｎ＋型埋め込み層領域 ２６３ Ｎ＋シンカ領域 ２６４ Ｎ＋ドレイン接触領域 ２６５ 低濃度にドープされたドレイン領域 ２６６ Ｐ型シリコンボディ領域 ２６７ Ｎ＋ソース領域 ２６８ チャネル領域 ２６９ Ｐ＋ボディ接触領域 ２７０、２７１、２７２ 薄いゲート酸化膜部分 ２７３ ポリシリコンゲート層 ２７４ 厚い絶縁層の第１部分 ２７５ 厚い絶縁層の第２部分 ２７６ 厚い絶縁層の第１部分 ２７７、２７８ 開口部 ２７９ ソース電極 ２８０ ドレイン電極 ２８１ Ｎ＋型埋め込み層の上側主面 ２８２ ドレイン領域２６５とドレイン接触領域２６４
の下側面 ３００ フィールド酸化物領域 ３０１ Ｎ型フィールド注入領域 ３０２ 厚い絶縁層 ３０３ 基層電極 ３０４ 開口部
───────────────────────────────────────────────────── フロントページの続き (72)発明者 リチャード・ケイ・ウィリアムズ アメリカ合衆国カリフォルニア州95014・ クーペルティーノ・ノーウィックアベニュ ー 10292 (72)発明者 マイケル・イー・コーネル アメリカ合衆国カリフォルニア州95008・ キャンベル・リガスドライブ 663 (72)発明者 ジュン−ウェイ・チェン アメリカ合衆国カリフォルニア州95070・ サラトガ・ブリーマードライブ 19725

Claims (43)

    【特許請求の範囲】
  1. 【請求項１】 バイポーラトランジスタとＭＯＳトラ
    ンジスタとを絶縁するための絶縁構造を用いる過程を有
    するＢｉＣＤＭＯＳ構造の製造方法であって、 前記絶縁構造が、 第１導電型の半導体材料からなる基層内に下向きに延出
    し、かつ前記基層の上に配置され上側主面を備えた前記
    第１導電型とは相異なる第２導電型の半導体材料からな
    るエピタキシャル層内に上向きに延出し、かつ前記エピ
    タキシャル層の前記上側主面の下に配置された上側主面
    を備えた前記第２導電型の半導体材料からなる埋め込み
    絶縁領域と、 前記エピタキシャル層内のみに配置され、かつ前記基層
    から分離されかつ電気的に絶縁されるべく前記埋め込み
    絶縁領域の前記上側主面から上向きに延出し、かつ上側
    主面を備えた前記第１導電型の半導体材料からなる埋め
    込みウェル領域と、 前記エピタキシャル層内に配置され、かつ前記エピタキ
    シャル層の前記上側主面から前記エピタキシャル層内に
    下向きに延出し、かつ前記基層から分離されかつ電気的
    に絶縁されるべく前記埋め込みウェル領域の前記上側主
    面に接触する下側主面を備えた前記第１導電型の半導体
    材料からなるウェル領域とを有し、 前記バイポーラトランジスタが、前記エピタキシャル層
    の前記上側主面の前記ウェル領域内に形成され、 前記ＭＯＳトランジスタが、前記ウェル領域外の前記エ
    ピタキシャル層の前記上側主面に形成されることを特徴
    とするＢｉＣＤＭＯＳ構造の製造方法。
  2. 【請求項２】 トランジスタを含むＢｉＣＤＭＯＳ構
    造であって、 第１導電型の半導体材料からなる基層と、 前記基層の上に配置され、かつ上側主面を備えた前記第
    １導電型とは相異なる第２導電型の半導体材料からなる
    エピタキシャル層と、 前記基層内に下向きに延出し、かつ前記エピタキシャル
    層内に上向きに延出し、かつ前記エピタキシャル層の前
    記上側主面の下に配置された上側主面を備えた前記第２
    導電型の半導体材料からなる埋め込み絶縁領域と、 前記エピタキシャル層内のみに配置され、かつ前記基層
    から分離されかつ電気的に絶縁されるべく前記埋め込み
    絶縁層の前記上側主面から上向きに延出し、かつ上側主
    面を備えた前記第１導電型の半導体材料からなる埋め込
    みウェル領域と、 前記エピタキシャル層内に配置され、かつ前記エピタキ
    シャル層の前記上側主面から前記エピタキシャル層内に
    下向きに延出し、かつ前記基層から分離されかつ電気的
    に絶縁されるべく前記埋め込みウェル領域の前記上側主
    面に接触する下側主面を備えた前記第１導電型の半導体
    材料からなるウェル領域とを有し、 前記トランジスタが前記エピタキシャル層の前記上側主
    面の前記ウェル領域内に形成されることを特徴とするＢ
    ｉＣＤＭＯＳ構造。
  3. 【請求項３】 ＢｉＣＤＭＯＳ構造であって、 前記エピタキシャル層の前記上側主面から前記ウェル領
    域内に下向きに延出する、前記第１導電型の半導体材料
    からなるコレクタ接触領域と、 前記エピタキシャル層の前記主面から前記ウェル領域内
    に下向きに延出し、かつ前記コレクタ接触領域から横方
    向に隔てられて配置された前記第２導電型の半導体材料
    からなるベース領域と、 少なくともその一部が前記ベース領域内に形成され、か
    つ前記エピタキシャル層の前記上側主面から前記ベース
    領域内に下向きに延出した前記第２導電型の半導体材料
    からなるベース接触領域と、 前記ベース領域内に形成され、かつ前記ベース接触領域
    から横方向に隔てられて配置された前記第１導電型の半
    導体材料からなるエミッタ領域とを更に有することを特
    徴とする請求項２に記載のＢｉＣＤＭＯＳ構造。
  4. 【請求項４】 第１導電型の半導体材料からなる基層
    の上に絶縁構造を形成するＢｉＣＤＭＯＳ構造の製造方
    法であって、 前記第１導電型とは相異なる第２導電型の不純物を、前
    記基層の上側主面上の第１領域にドープする過程と、 前記第１領域よりも小さくかつ前記第１領域内に配置さ
    れた前記基層の前記上側主面の第２領域に、前記第１導
    電型の不純物をドープする過程と、 主面を備えた前記第１導電型の半導体材料からなるエピ
    タキシャル層を前記基層の前記上側主面の上に形成する
    過程と、 前記第１領域にドープされた前記第２導電型の前記不純
    物によって形成された埋め込みウェル領域と接触する下
    側面を備え、かつ少なくともその一部が前記第１領域の
    上に配置されたウェル領域を、前記エピタキシャル層の
    前記上側主面から前記エピタキシャル層内に延出させる
    過程とを有することを特徴とするＢｉＣＤＭＯＳ構造の
    製造方法。
  5. 【請求項５】 前記第２領域を前記第１導電型の不純
    物でドープする前記過程の前に、前記第１領域をドープ
    した前記第２導電型の前記不純物を、前記基層内に下向
    きに拡散する過程を更に有することを特徴とする請求項
    ４に記載のＢｉＣＤＭＯＳ構造の製造方法。
  6. 【請求項６】 ＢｉＣＤＭＯＳ構造であって、 第１導電型の半導体材料からなる基層と、 前記基層の上に配置され、かつ主面を備えた前記第１導
    電型とは相異なる第２導電型の半導体材料からなるエピ
    タキシャル層と、 前記基層内に下向きに延出し、かつ前記エピタキシャル
    層内に上向きに延出し、かつ前記エピタキシャル層の前
    記上側主面の下に配置された上側主面を備えた前記第２
    導電型の半導体材料からなるコレクタ埋め込み領域と、 前記エピタキシャル層の前記上側主面から前記エピタキ
    シャル層内に下向きに延出し、かつ前記コレクタ埋め込
    み領域と接触し、前記コレクタ埋め込み領域と協働して
    前記エピタキシャル層のコレクタ部分を、前記エピタキ
    シャル層の他の部分及び前記基層から分離する前記第２
    導電型の半導体材料からなるコレクタシンカ領域と、 前記エピタキシャル層の前記コレクタ部分内に配置さ
    れ、かつ前記エピタキシャル層の前記上側主面から前記
    エピタキシャル層の前記コレクタ部分内に下向きに延出
    した前記第１導電型の半導体材料からなるベース領域
    と、 前記エピタキシャル層の前記上側主面の上に配置された
    ポリシリコン層と、 前記ベース領域内に配置され、かつ前記ポリシリコン層
    の第１エッジと自己整合したエッジを備えた前記第１の
    半導体材料からなるベース接触領域と、 前記ベース領域内に配置され、かつ前記ポリシリコン層
    の第２エッジと自己整合したエッジを備えた前記第２導
    電型の半導体材料からなるエミッタ領域とを有すること
    を特徴とするＢｉＣＤＭＯＳ構造。
  7. 【請求項７】 少なくともその一部が前記ポリシリコ
    ン層の上に配置され、かつ前記エミッタ領域の上に延在
    し、かつ前記エピタキシャル層の前記上側主面で前記エ
    ミッタ領域と接触する金属層を更に有することを特徴と
    する請求項６に記載のＢｉＣＤＭＯＳ構造。
  8. 【請求項８】 ＢｉＣＤＭＯＳ構造の製造方法であっ
    て、 第１導電型の半導体材料からなるエピタキシャル層内の
    上側主面から、前記エピタキシャル層内に、前記第１導
    電型とは相異なる第２導電型の半導体材料からなるベー
    ス領域を延出させる過程と、 酸化層によって前記ベース領域から隔てられたポリシリ
    コン層の少なくとも一部を、前記ベース領域の上に形成
    する過程と、 前記ポリシリコン層の第１エッジと自己整合したベース
    接触領域を、前記ベース領域内に注入する過程と、 前記ポリシリコン層の第２エッジと自己整合し、かつ前
    記ベース接触領域から横方向に隔てられたエミッタ領域
    を、前記ベース領域内に注入する過程とを有することを
    特徴とするＢｉＣＤＭＯＳ構造の製造方法。
  9. 【請求項９】 前記基層の上に配置された前記エピタ
    キシャル層の他の部分から前記エピタキシャル層のコレ
    クタ部分を分離するために、前記第１導電型の半導体材
    料からなるコレクタ埋め込み領域とコレクタシンカ領域
    とを前記エピタキシャル層内に提供する過程を更に有
    し、 前記エピタキシャル層内にベース領域を延出させる前記
    過程が、前記エピタキシャル層の前記コレクタ部分内に
    前記ベース領域を延出させることを特徴とする請求項８
    に記載のＢｉＣＤＭＯＳ構造の製造方法。
  10. 【請求項１０】 前記エミッタ領域の上に延在し、か
    つ前記エミッタ領域と接触する金属層を、前記ポリシリ
    コン層の少なくとも一部の上に堆積する過程を更に有す
    ることを特徴とする請求項９に記載のＢｉＣＤＭＯＳ構
    造の製造方法。
  11. 【請求項１１】 前記エピタキシャル層の前記上側主
    面の互いに隔てられて配置された第１、第２、第３表面
    領域の間の前記ウェル領域の上に配置されたフィールド
    酸化膜と、 前記第１表面領域の前記エピタキシャル層の前記上側主
    面から、前記ウェル領域内に下向きに延出した前記第１
    導電型の半導体材料からなるコレクタ接触領域と、 前記第３表面領域の前記エピタキシャル層の前記上側主
    面から前記エピタキシャル層内に下向きに延出した前記
    第２導電型の半導体材料からなるベース接触領域と、 前記第２表面領域と前記第３表面領域との間の前記フィ
    ールド酸化膜の下に配置され、かつ前記ベース接触領域
    に接触した前記第２導電型の半導体材料からなる第１フ
    ィールド注入領域と、 前記第２表面領域の前記エピタキシャル層の前記主面か
    ら前記エピタキシャル層内に下向きに延出した前記第１
    導電型の半導体材料からなるエミッタ領域と、 前記エミッタ領域の下に配置され、かつ前記第１フィー
    ルド注入領域に接触した前記第２導電型の半導体材料か
    らなる薄いベース領域とを更に有することを特徴とする
    請求項２に記載のＢｉＣＤＭＯＳ構造。
  12. 【請求項１２】 前記フィールド注入領域の下に配置
    され、かつ前記第１、第２、及び第３表面領域を囲繞す
    る環状のリングを形成する第２フィールド注入領域を更
    に有することを特徴とする請求項１１に記載のＢｉＣＤ
    ＭＯＳ構造。
  13. 【請求項１３】 前記第２導電型の半導体材料からな
    るフィールド注入領域をその下側に備えたフィールド酸
    化膜を、前記ウェル領域の上に成長させる過程と、 前記エピタキシャル層の前記上側主面から前記ウェル領
    域内に下向きに延出した、前記第１導電型の半導体材料
    からなるコレクタ接触領域を、前記フィールド酸化膜の
    第１開口部を通して形成する過程と、 前記エピタキシャル層の前記上側主面から前記エピタキ
    シャル層内に下向きに延出した前記第２導電型の半導体
    材料からなるベース接触領域を、前記フィールド酸化膜
    の第２開口部を通して形成する過程と、 前記エピタキシャル層の前記上側主面から前記エピタキ
    シャル層内に下向きに延出した前記第２導電型の半導体
    材料からなるベース接触領域を、前記フィールド酸化膜
    の第３開口部を通して形成する過程と、 前記エピタキシャル層の前記上側主面から前記ベース領
    域内に下向きに延出した前記第１導電型の半導体材料か
    らなるエミッタ領域を、前記フィールド酸化膜の前記第
    ２開口部を通して形成する過程とを更に有することを特
    徴とする請求項４に記載のＢｉＣＤＭＯＳ構造の製造方
    法。
  14. 【請求項１４】 ベース接触領域、ベース領域、及び
    エミッタ領域を前記エピタキシャル層の前記上側主面で
    互いに横方向に隔てて形成するために、ＬＯＣＯＳ酸化
    膜を注入マスクとして用いる過程を更に有することを特
    徴とする請求項４に記載のＢｉＣＤＭＯＳ構造の製造方
    法。
  15. 【請求項１５】 前記ベース領域を前記エミッタ領域
    の真下に配置し、かつ前記ベース領域及び前記エミッタ
    領域を前記ＬＯＣＯＳ酸化膜の境界と自己整合させるた
    めに、前記ベース領域及び前記エミッタ領域を前記ＬＯ
    ＣＯＳ酸化膜の単一の開口部を通して形成する過程を更
    に有することを特徴とする請求項１４に記載のＢｉＣＤ
    ＭＯＳ構造の製造方法。
  16. 【請求項１６】 前記ＬＯＣＯＳ酸化膜の下にフィー
    ルド注入領域を形成して、前記ベース領域を前記ベース
    接触領域と電気的に接続するために前記フィールド注入
    領域を用いる過程を更に有することを特徴とする請求項
    １５に記載の請求項１５に記載のＢｉＣＤＭＯＳ構造の
    製造方法。
  17. 【請求項１７】 ラテラルトランジスタ構造を有する
    ＢｉＣＤＭＯＳ構造であって、 前記ラテラルトランジスタ構造が、 第１導電型の半導体材料からなる第１半導体層と、 前記第１半導体層の上に配置され、かつ主面を備えた第
    ２半導体層と、 前記第２半導体層の前記上側主面の上に配置されたフィ
    ールド酸化膜と、 前記フィールド酸化膜の下に配置され、かつ低濃度にド
    ープされた前記第１導電型の半導体材料からなるフィー
    ルド注入領域と、 前記第２半導体層の前記上側主面から前記第２半導体層
    内に延出し、かつ前記フィールド注入領域と接触した前
    記第１導電型の半導体材料からなるドレイン領域と、 前記第２半導体層の前記上側主面から前記第２半導体層
    内に延出し、かつ前記フィールド注入領域から横方向に
    隔てられた前記第１導電型の半導体材料からなるソース
    領域と、 前記第２半導体層の前記上側主面から前記第２半導体層
    内に延出し、かつ前記フィールド注入領域との間に配置
    されたソース領域に接触した前記第１導電型とは相異な
    る第２導電型の半導体材料からなるボディ接触領域と、 前記ボディ接触領域から前記ソース領域の下に延出し、
    かつ前記ソース領域と前記フィールド注入領域との間に
    延出して前記ソース領域と前記フィールド注入領域との
    間に前記第２半導体層の前記上側主面のチャネル領域を
    形成し、かつ前記ソース領域と前記フィールド注入領域
    との間の前記第２半導体層のドリフト領域部分によって
    前記フィールド注入領域から分離された前記第２導電型
    の半導体材料からなるボディ領域と、 前記ソース領域の上から、前記チャネル領域の上、及び
    前記第２半導体層の前記ドリフト領域部分の上まで延在
    するポリシリコンゲート層とを有することを特徴とする
    ＢｉＣＤＭＯＳ構造。
  18. 【請求項１８】 前記第２半導体層が、前記第２導電
    型の半導体材料からなることを特徴とする請求項１７に
    記載のＢｉＣＤＭＯＳ構造。
  19. 【請求項１９】 前記第２半導体層が、前記第１半導
    体層よりも低濃度にドープされた前記第１導電型の半導
    体材料からなることを特徴とする請求項１７に記載のＢ
    ｉＣＤＭＯＳ構造。
  20. 【請求項２０】 ラテラルトランジスタ構造を有する
    ＢｉＣＤＭＯＳ構造であって、 前記ラテラルトランジスタ構造が、 第１導電型の半導体材料からなる第１半導体層と、 前記第１半導体層の上に配置され、かつ主面を備えた、
    前記第１半導体層よりも低濃度にドープされた前記第１
    導電型の半導体材料からなる第２半導体層と、 前記第２半導体層の前記上側主面上に配置されたフィー
    ルド酸化膜と、 前記フィールド酸化膜の下に配置された、前記第１導電
    型とは相異なる第２導電型の低濃度にドープされた半導
    体材料からなるフィールド注入領域と、 前記第２半導体層の前記上側主面から前記第２半導体層
    内に延出し、かつ前記フィールド注入領域と接触した前
    記第２導電型の半導体材料からなるドレイン領域と、 前記第２半導体層の前記上側主面から前記第２半導体層
    内に延出し、かつ前記フィールド注入領域から横方向に
    隔てられた前記第２導電型の半導体材料からなるソース
    領域と、 前記第２半導体層の前記上側主面から前記第２半導体層
    内に延出し、かつ前記フィールド注入領域との間に配置
    されたソース領域に接触した前記第１導電型の半導体材
    料からなるボディ接触領域と、 前記ボディ接触領域から前記ソース領域の下に延在し、
    かつ前記ソース領域と前記フィールド注入領域との間に
    延在して前記ソース領域と前記フィールド注入領域との
    間の前記第２半導体層の前記上側主面にチャネル領域を
    形成し、かつ前記ソース領域と前記フィールド注入領域
    との間の前記第２半導体層のドリフト領域部分によって
    前記フィールド注入領域から隔てられた前記第１導電型
    の半導体材料からなるボディ領域と、 前記ソース領域の上から、前記チャネル領域の上、及び
    前記第２半導体層の前記ドリフト領域部分の上にまで延
    在するポリシリコンゲート層とを有することを特徴とす
    るＢｉＣＤＭＯＳ構造。
  21. 【請求項２１】 前記ドレイン接触領域の下及び前記
    第１半導体層の上に配置され、かつ前記フィールド注入
    領域に接触した前記第２導電型の半導体材料からなるウ
    ェル領域を更に有することを特徴とする請求項２０に記
    載のＢｉＣＤＭＯＳ構造。
  22. 【請求項２２】 ラテラルトランジスタ構造を有する
    ＢｉＣＤＭＯＳ構造であって、 前記ラテラルトランジスタ構造が、 第１導電型の半導体材料からなる基層と、 前記基層の上に配置され、かつ上側主面を備えた、前記
    第１導電型とは相異なる第２導電型の半導体材料からな
    るエピタキシャル層と、 前記基層内に下向きに延出し、かつ前記エピタキシャル
    層内に上向きに延出し、かつ前記エピタキシャル層の前
    記上側主面の下に配置された上側主面を備えた前記第２
    導電型の半導体材料からなる第１埋め込み領域と、 前記エピタキシャル層の前記上側主面から前記エピタキ
    シャル層内に下向きに延出し、かつ前記埋め込み領域に
    接触した前記第２導電型の半導体材料からなるシンカ領
    域と、 前記エピタキシャル層の前記上側主面から前記エピタキ
    シャル層内に下向きに延出し、かつ前記シンカ領域と接
    触し、前記シンカ領域から前記エピタキシャル層の前記
    上側主面に沿って前記第１埋め込み層の上に横方向に延
    在した、前記シンカ領域よりも低濃度にドープされた第
    ２導電型の半導体材料からなるドリフト注入領域と、 前記エピタキシャル層の前記上側主面から前記エピタキ
    シャル層内に下向きに延出し、かつ前記エピタキシャル
    層のドリフト領域部分によって前記ドリフト注入領域か
    ら隔てられた前記第１導電型の半導体材料からなるボデ
    ィ領域と、 前記エピタキシャル層の前記上側主面から前記ボディ領
    域内に下向きに延出し、かつ前記ボディ領域のチャネル
    領域によって前記エピタキシャル層の前記ドリフト領域
    部分から隔てられた前記第２導電型の半導体材料からな
    るソース領域と、 前記エピタキシャル層の前記上側主面から前記ボディ領
    域内に下向きに延出し、かつ前記ソース領域によって前
    記ボディ領域のチャネル領域から隔てられた前記第１導
    電型の半導体材料からなるボディ接触領域と、 前記チャネル領域の上及び前記エピタキシャル層の前記
    ドリフト領域部分の上に配置されたポリシリコンゲート
    とを有することを特徴とするＢｉＣＤＭＯＳ構造。
  23. 【請求項２３】 前記基層内に下向きに延出し、かつ
    前記エピタキシャル層内に上向きに延出し、かつ前記第
    １埋め込み層から横方向に隔てられて配置され、かつ前
    記エピタキシャル層の前記上側主面の下に配置された上
    側主面を備えた前記第１導電型の半導体材料からなる第
    ２埋め込み領域と、 前記ボディ領域から前記エピタキシャル層内に下向きに
    延出し、かつ前記第２埋め込み領域と接触した前記第１
    導電型の半導体材料からなる絶縁シンカ領域とを更に有
    することを特徴とする請求項２２に記載のＢｉＣＤＭＯ
    Ｓ構造。
  24. 【請求項２４】 前記基層内に下向きに延出し、かつ
    前記エピタキシャル層内に上向きに延出し、かつ前記第
    １埋め込み層から横方向に隔てられて配置されて、横方
    向の平面内で前記第１埋め込み層を囲繞し、かつ前記エ
    ピタキシャル層の前記上側主面の下に配置された上側主
    面を備えた前記第１導電型の半導体材料からなる第２埋
    め込み領域と、 前記エピタキシャル層の前記上側主面から前記エピタキ
    シャル層内に下向きに延出し、かつ前記第２埋め込み領
    域と接触して、横方向の平面内の前記シンカ領域、前記
    ドリフト注入領域、前記ボディ領域、前記ソース領域、
    及び前記ボディ接触領域を囲繞する前記第１導電型の半
    導体材料からなる絶縁シンカ領域とを更に有することを
    特徴とする請求項２２に記載のＢｉＣＤＭＯＳ構造。
  25. 【請求項２５】 前記エピタキシャル層の前記上側主
    面で前記絶縁シンカ領域と接触して、横方向に並んだ前
    記シンカ領域、前記ドリフト注入領域、前記ボディ領
    域、前記ソース領域、及び前記ボディ接触領域を囲繞す
    るフィールド酸化膜と、 前記フィールド酸化膜の下に配置された前記第２導電型
    の半導体材料からなるフィールド注入領域とを更に有す
    ることを特徴とする請求項２４に記載のＢｉＣＤＭＯＳ
    構造。
  26. 【請求項２６】 第２ＭＯＳトランジスタよりも高い
    ブレイクダウン電圧の第１ＭＯＳトランジスタと、前記
    第２ＭＯＳトランジスタとを提供するためのＢｉＣＤＭ
    ＯＳ構造の製造方法であって、 前記第１ＭＯＳトランジスタが形成された第１ＭＯＳ領
    域と、前記第２ＭＯＳトランジスタが形成された第２Ｍ
    ＯＳ領域とを備えた、第１導電型の不純物を比較的低濃
    度にドープされた第１不純物濃度のエピタキシャル層を
    基層上に形成する過程と、 前記第１導電型とは相異なる第２導電型の不純物をドー
    プされた第２不純物濃度のウェル領域を、前記第１ＭＯ
    Ｓ領域内の前記エピタキシャル層内に形成する過程と、 前記第１ＭＯＳ領域内の前記エピタキシャル層の一部の
    上にポリシリコンゲートを形成し、かつ前記第２ＭＯＳ
    領域内の前記ウェル領域の一部の上にポリシリコンゲー
    トを形成する過程と、 前記第１導電型の不純物によって、ブランケット（blan
    ket）イオン注入段階及び拡散段階を実施して、前記第
    １ＭＯＳ領域及び前記第２ＭＯＳ領域の前記ポリシリコ
    ンゲートにイオン注入マスクを提供し、かつ前記第１Ｍ
    ＯＳ領域の前記ウェル領域内の低濃度にドープされた領
    域に前記第１導電型の前記不純物をドープし、かつ前記
    低濃度にドープされた領域を前記第１ＭＯＳ領域の前記
    ポリシリコンゲートの境界に自己整合させ、かつ前記第
    １ＭＯＳ領域のソース領域、及び前記第２ＭＯＳ領域の
    ソース領域とドレイン領域とに前記第１導電型の前記不
    純物を同時にドープし、かつ前記第２ＭＯＳ領域の前記
    ソース領域及びドレイン領域を、前記第１導電型の不純
    物でドープして第３不純物濃度にする過程と、 前記第１ＭＯＳ領域の内の少なくとも前記ソース領域と
    前記低濃度にドープされた領域とをマスクする過程と前
    記第２ＭＯＳ領域の前記ソース領域及びドレイン領域
    に、前記第２導電型の不純物を注入しかつ拡散させ、前
    記第２ＭＯＳ領域の前記ソース領域及びドレイン領域を
    前記第２導電型の前記不純物でドープして第４不純物濃
    度にする過程とを有することを特徴とするＢｉＣＤＭＯ
    Ｓ構造の製造方法。
  27. 【請求項２７】 前記第１ＭＯＳトランジスタがＮチ
    ャネルＭＯＳトランジスタからなり、前記第２ＭＯＳト
    ランジスタがＰチャネルＭＯＳトランジスタからなるこ
    とを特徴とする請求項２６に記載のＢｉＣＤＭＯＳ構造
    の製造方法。
  28. 【請求項２８】 前記第３不純物濃度が、前記第４不
    純物濃度よりも低いことを特徴とする請求項２７に記載
    のＢｉＣＤＭＯＳ構造の製造方法。
  29. 【請求項２９】 前記第１不純物濃度が、５×１０15
    イオン／cm3から１×１０16イオン／cm3の範囲内にある
    ことを特徴とする請求項２８に記載のＢｉＣＤＭＯＳ構
    造の製造方法。
  30. 【請求項３０】 前記第２不純物濃度が、１×１０12
    イオン／cm3から８×１０12イオン／cm3の範囲内にある
    ことを特徴とする請求項２８に記載のＢｉＣＤＭＯＳ構
    造の製造方法。
  31. 【請求項３１】 前記第３不純物濃度が、約１×１０
    15イオン／cm3から３．５×１０15イオン／cm3であるこ
    とを特徴とする請求項２８に記載のＢｉＣＤＭＯＳ構造
    の製造方法。
  32. 【請求項３２】 第１ＭＯＳトランジスタが形成され
    る第１ＭＯＳ領域と、ＭＯＳトランジスタの開口部を形
    成するべく前記第１ＭＯＳ領域を覆うフィールド酸化膜
    と、少なくともその一部が前記ＭＯＳトランジスタの開
    口部内に配置されたポリシリコンゲートと、バイポーラ
    トランジスタが形成されるバイポーラ領域と、バイポー
    ラトランジスタ用の開口部を形成するべく前記バイポー
    ラ領域を覆う前記バイポーラ領域内のフィールド酸化膜
    とを備えた単一のウエハ上に、前記第１ＭＯＳトランジ
    スタと前記バイポーラトランジスタとを提供するＢｉＣ
    ＤＭＯＳ構造の製造方法であって、 前記第１ＭＯＳ領域と前記バイポーラ領域とに同時に不
    純物を注入し、ドレイン領域を前記第１ＭＯＳ領域内に
    形成し、ベース領域を前記バイポーラ領域内に形成し、
    前記ドレイン領域を前記ポリシリコンゲートの境界と自
    己整合させる過程（ａ）を有することを特徴とするＢｉ
    ＣＤＭＯＳ構造の製造方法。
  33. 【請求項３３】 前記第１ＭＯＳ領域の前記ドレイン
    領域と前記バイポーラ領域の前記ベース領域とに同時に
    不純物を注入して、ドレイン接触領域とソース領域とを
    前記ＭＯＳトランジスタの開口部内に形成し、かつベー
    ス接触領域を前記ベース領域内に形成して、前記第１Ｍ
    ＯＳトランジスタのドリフト領域を形成するべく、前記
    ドレイン接触領域を前記ドレイン領域の前記境界から横
    方向に隔てて前記ドレイン領域内に形成し、前記ソース
    領域を前記ポリシリコンゲートの境界と自己整合させ、
    かつ前記ドレイン領域から横方向に隔てて配置する過程
    （ｂ）を更に有することを特徴とする請求項３２に記載
    のＢｉＣＤＭＯＳ構造の製造方法。
  34. 【請求項３４】 前記第１ＭＯＳトランジスタがＰチ
    ャネルＭＯＳトランジスタからなり、前記バイポーラト
    ランジスタがＮＰＮトランジスタからなることを特徴と
    する請求項３３に記載のＢｉＣＤＭＯＳ構造の製造方
    法。
  35. 【請求項３５】 ＤＭＯＳトランジスタが形成される
    ＤＭＯＳ領域と、その内にＤＭＯＳ開口部を形成し、か
    つ前記ＤＭＯＳ領域を覆うフィールド酸化膜と、少なく
    ともその一部が前記ＤＭＯＳ領域内に配置されたポリシ
    リコンゲートと、前記ＤＭＯＳ領域の前記ポリシリコン
    ゲートの境界に自己整合する境界を備えた前記ＤＭＯＳ
    領域内に形成されたボディ領域とを有する前記単一のウ
    エハ上に前記ＤＭＯＳトランジスタを更に形成するため
    のＢｉＣＤＭＯＳ構造の製造方法であって、 過程（ａ）の後に、前記ＤＭＯＳ領域の前記ボディ領域
    内と前記バイポーラ領域の前記ベース領域内とに不純物
    イオンを同時に注入し、ソース領域を前記ボディ領域内
    に形成し、エミッタ領域を前記ベース領域内に形成し、
    前記ソース領域に、ＤＭＯＳ領域の前記ポリシリコンゲ
    ートと自己整合する境界を提供する過程（ｃ）を更に有
    することを特徴とするＢｉＣＤＭＯＳ構造の製造方法。
  36. 【請求項３６】 前記ＤＭＯＳトランジスタの前記ボ
    ディ領域がＰ型半導体材料からなり、前記ＤＭＯＳトラ
    ンジスタの前記ソース領域がＮ型半導体材料からなるこ
    とを特徴とする請求項３５に記載のＢｉＣＤＭＯＳ構造
    の製造方法。
  37. 【請求項３７】 第２ＭＯＳトランジスタが形成され
    る第２ＭＯＳ領域と、前記第２ＭＯＳ領域を覆いＭＯＳ
    トランジスタの開口部を形成する前記第２ＭＯＳ領域内
    のフィールド酸化膜と、少なくとも部分的に前記第２Ｍ
    ＯＳ領域の前記ＭＯＳトランジスタの開口部内に配置さ
    れたポリシリコンゲートと、前記ＭＯＳ領域の前記ポリ
    シリコンゲートの境界と自己整合する境界を備え、かつ
    前記第２ＭＯＳ領域内に配置されたドレイン領域とを有
    する単一のウエハ上に前記第２ＭＯＳトランジスタを更
    に形成するためのＢｉＣＤＭＯＳ構造の製造方法であっ
    て、 前記過程（ｃ）が、前記第２ＭＯＳ領域内に不純物を同
    時に注入し、前記ＭＯＳ領域内にソース領域を形成し、
    かつ前記ＭＯＳ領域の前記ドレイン領域内にドレイン接
    触領域を形成し、前記第２ＭＯＳ領域の前記第２領域に
    前記ＭＯＳ領域の前記ポリシリコンゲートと自己整合す
    る境界を提供し、前記第２ＭＯＳ領域の前記ドレイン接
    触領域を、前記第２ＭＯＳ領域の前記ドレイン領域の前
    記境界から横方向に隔てて配置することを特徴とする請
    求項３５に記載のＢｉＣＤＭＯＳ構造の製造方法。
  38. 【請求項３８】 前記第２ＭＯＳトランジスタがＮチ
    ャネルＭＯＳトランジスタからなることを特徴とする請
    求項３７記載のＢｉＣＤＭＯＳ構造の製造方法。
  39. 【請求項３９】 上側主面を備え、かつ第１導電型の
    不純物をドープされたエピタキシャル層を有し、そのＭ
    ＯＳ領域内にＭＯＳトランジスタが形成され、そのツェ
    ナー領域内に複数の埋め込みツェナーダイオードが形成
    される単一のウエハ上に前記複数のツェナーダイオード
    及び前記ＭＯＳトランジスタを提供するためのＢｉＣＤ
    ＭＯＳ構造の製造方法であって、 前記第１導電型とは相異なる第２導電型の不純物をドー
    プされた複数の第１ツェナー部分を、前記ツェナー領域
    内の前記エピタキシャル層の上側主面内に形成する過程
    （ａ）と、 低濃度にドープされたソース及びドレインを前記ＭＯＳ
    領域内に同時に形成し、かつ少なくとも１つの比較的低
    濃度にドープされた第２ツェナー部分を前記ツェナー領
    域内に同時に形成するために、前記第１導電型の不純物
    によるイオン注入段階を実施する過程（ｂ）と、 複数の比較的高濃度にドープされた第３ツェナー部分を
    前記ツェナー領域内に同時に形成し、かつ前記ソースを
    ドープし、かつ前記ドレイン内にドレイン接触領域を同
    時に形成するために、前記第１導電型の不純物によるイ
    オン注入段階を実施し、前記複数の比較的高濃度にドー
    プされた第３ツェナー部分の各々を前記第１ツェナー部
    分の１つと対応させかつ接触させることによって前記複
    数の埋め込みツェナーダイオードの１つを形成し、前記
    少なくとも１つの比較的高濃度にドープされた第２ツェ
    ナー部分によって横方向の平面内で少なくとも１つの前
    記複数の第１ツェナー部分を囲繞する過程（ｃ）とを有
    することを特徴とするＢｉＣＤＭＯＳ構造の製造方法。
  40. 【請求項４０】 前記ＭＯＳトランジスタがＮチャネ
    ルＭＯＳトランジスタからなることを特徴とする請求項
    ３９に記載のＢｉＣＤＭＯＳ構造の製造方法。
  41. 【請求項４１】 ベース領域を備えた第１バイポーラ
    トランジスタを前記単一のウエハ上に更に提供するため
    のＢｉＣＤＭＯＳ構造の製造方法であって、 前記第３ツェナー部分、前記ソース領域、及び前記ドレ
    イン接触領域が形成される段階（ｃ）の間に、前記第１
    バイポーラトランジスタのエミッタ領域を、前記第１バ
    イポーラトランジスタの前記ベース領域内に注入する過
    程を更に有することを特徴とする請求項３９に記載のＢ
    ｉＣＤＭＯＳ構造の製造方法。
  42. 【請求項４２】 ベース領域を備えた第２バイポーラ
    トランジスタを前記単一のウエハ上に更に提供するため
    のＢｉＣＤＭＯＳ構造の製造方法であって、 前記第３ツェナー部分と、前記ソース領域と、前記ドレ
    イン接触領域と、前記エミッタ領域とが形成される過程
    （ｃ）の間に、ベース接触領域を、前記第２バイポーラ
    トランジスタの前記ベース領域内にイオン注入すること
    によって形成する過程を有することを特徴とする請求項
    ４１に記載のＢｉＣＤＭＯＳ構造の製造方法。
  43. 【請求項４３】 前記ＭＯＳトランジスタがＮチャネ
    ルＭＯＳトランジスタからなり、前記第１バイポーラト
    ランジスタが垂直ＮＰＮトランジスタからなり、前記第
    ２バイポーラトランジスタが垂直ＰＮＰトランジスタか
    らなることを請求項４２に記載のＢｉＣＤＭＯＳ構造の
    製造方法。
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