JPH01111366A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置およびその製造方法に関し、主に
、バイポーラＩＣとＣＭＯＳ（Ｃｏｍ−ｐｌｅｍｅｎｔ
ａｒｙ　Ｍｅｔａｌ　　Ｑｘｉｄｅ　　８ｅｍｉｃｏｎ
−ｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎ
ｓｉｓｔｏｒ）　ＩＣとを１つの半導体チップに組み込
んだ＃！−導体装置（以下略称してＢｉＣＭＯ８ＩＣと
する）の高耐圧化技術に関するものである。

〔従来の技術〕

バイポーラＩＣは高速化、高集積化の傾向にあフ、これ
を実現する手段として微細化技術や選択酸化膜を使う自
己整合化技術が進められている。

これに伴いプロセスの複雑さと耐圧低下が問題となって
いる。上述したことは、日経マグロウヒル社発行ＮＩＫ
ＫＥＩＥＬＥＣＴＲＯＮＩＣ８１９８３年６．２０ｐ、
１７９−２０７に述べられている。

〔発明が解決しようとする問題点〕

本発明によシ、かねてから検討がすすめられている技術
があって、一つの半導体基板（千尋体チップ）にバイポ
ーラＩＣとＣＭＯＳＩＣを共存させるＢｉＣＭＯ８ＩＣ
についても同様の傾向にあり、特に、微小化に伴ってバ
イポーラトランジスタの耐電圧に限界のあることが判り
てきた。

ＢｉＣＭＵＳ　ＩＣにおいて、特にバイポーラトランジ
スタのベース・コレクタ接合耐圧ＢｖｏＢ。

はＩＣの電圧上限を決定するものである。現状のＢｉＣ
ＭＯ８ＩＣにおいては、線幅５μｍの製造プロセスをと
って製造されているが、その場合のＢＶＣＢＯは４０Ｖ
が限界である。これ以上に耐圧を高める手段としてバイ
ポーラトランジスタのベース・コレクタ接合の曲率を大
きくすることが必要である。

本発明は上記した問題点を克服するためになされ九もの
であり、その目的とするところは、ＣＭＯＳＩＣと共存
するバイポーラ半導体素子を有する半導体装ａにおいて
、そのプロセスを特に複雑にすることなく耐電圧を向上
させることにある。

本発明の他の目的は、高耐圧で微細加工されたバイポー
ラ半導体素子とＭＯＳＦＥＴとを共存させた半導体装置
を提供することにある。

本発明の他の目的は、高耐圧で微細加工されたＢｉＣＭ
Ｏ８ＩＣなどｏＢｉＭＯＳＩＣＯＨＣＯＨ全方法するこ
とにある。

本発明のさらにまた他の目的は、簡単な製造プロセスを
もって高耐圧のＢｉＣＭＵＳ　　ＩＣを製造する方法を
提供することにある。

本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかくなろう。

〔問題点を解決するための手段、〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記のとおりである。

すなわち、一つの半導体基体の一主表面に選択的に形成
された半導体酸化膜とフィンレージ目ン領域により相互
に電気的に分離されたいくつかの島領域を有し、このう
ち一つの島領域にはバイポーラｎｐｎ　トランジスタを
形成し、他の一つの島領域にはｐフェル表面にｎチャン
ネルＭＯＳＦＥＴを形成したＣＭＯＳＩＣを構成したＢ
ｉＣＭＯ８ＩＣにおいて、上記ｎチャンネルＭＯＳＦＥ
Ｔ周辺には、チャンネルストッパ用２層を有し、このｐ
層形成時と同時かまたは別プロセスにより、上記ｎｐｎ
トランジスタのベースとなるｐ層周辺にそって電界集中
防止のためのｐ層を形成するものである。

〔作用〕 上記した手段によれば、従来のＭＯＳ　ＩＣの製造プロ
セスを大幅にかえることなくバイポーラ半導体素子部の
耐圧ＢＶＣＢＯを有効に高めることができ、前記目的を
達成できる。

〔実施例〕

本発明の実施例を詳述するに先だって、バイポーラｎｐ
ｎ　トランジスタおよびまたはバイポーラｐｎｐトラン
ジスタなどのバイポーラトランジスタとＭＯＳＦＥＴと
を同一基板に形成されたＢｉＣＭＵＳ　ＩＣにおけるバ
イポーラトランジスタの高耐圧化のための電界集中防止
用拡散層について以下詳述する。

バイポーラトランジスタのベースとコレクタ間、ベース
とエミッタ間、エミッタとコレクタ間に大きな逆方向電
圧を印加すると降伏現象が生ずる。

これは基本的にはアバランシェ現象によるものである。

ＰＮ接合に逆方向電圧を加えて、その電圧をしだいに高
くしてゆくと、ある電圧から逆方向電流が急激に増加す
る、いわゆるブレークダウン、あるいは降伏と呼ばれる
現象があります。このような現象が起きるのは空間電荷
領域での電界強度が非常に大きくなってくるからで、そ
の機構にはアバランシブレークダウンとツェナーブレー
クダウンとが考えられます。

アバランシブレークダウンでは、Ｐ側の半導体の方１’
ｌる電子がＮ側に向かって移動する途中、空間電荷領域
での強い電界で加速され、その太きな運動エネルギーで
結晶の共有結合を形作っている電子と衝突して電子を叩
き出し、動ける電子、すなわちキャリヤとしての電子を
作り出します。

これはエネルギーバンド構造で考えると、電界による電
子の運動エネルギーで充満帯の電子を伝導帯に引き上げ
、これによって新たに発生した伝導電子が高電界でさら
に同じことをくり返していくので、伝導電子の数がなだ
れ式に急激にふえてゆくことになるわけです。これをな
だれ増倍効果とかアバランシ増倍効果といい、これによ
って急激に逆方向電流が増大する電圧をアバテンシブレ
ークダウン電圧といいます。

ベース・コレクタ間逆耐圧およびペース・エミッタ間逆
耐圧などがこの電圧で規制される。アバランシェ降伏現
象は、逆方向印加電圧によって生じた空乏層内の最大電
界強度が、その結晶のなだれ電界強度以上になったとき
に、空乏層内のキャリアの増倍現象によって起る。この
値は、単結晶の材料とその不純物濃度（比抵抗）に依存
する。

今、増倍糸数をＭ１イオン化係数をαとすると、気体放
電のタウンゼン）（Ｔｏｗｎｓｅｎｄ　）の式に似て、
次式が成シたつ。

Ｘｍ　；空乏層の厚さ この積分値が１に近づけば、増倍係数Ｍは無限大となり
アバランシェ降伏を意味する。ゆえにアバランシェの条
件式は次式となる。

したがってイオン化係数の電界依存性を仮足し、接合の
形がきまシ、電界分布が求まると結晶不純物濃度と降伏
電圧の関係は、（２）式を使って求めることができる。

一方、プレーナ構造のパイポー２トランクスタのペース
などはそのペースとコレクタ間のＰＮ接合の端部におい
て接合面の曲がりのために電界が集中に、アバランシェ
喚伏がＰＮ接合の平担都よシも早めにおきて耐圧を低下
させる。

このため、高耐圧を得るために設ける本発明の電界集中
防止用の拡散層は、それを前記ペースとコレクタ間など
のＰＮ接合の曲が９部分に形成し、その曲率を大きくシ
几り、不純物濃度を変化させて、アバランシェ降伏電圧
を高めるような作用をもたせたものである。

具体的にバイポーラｎｐ１ｍトランジスタとＭＯＳ　Ｆ
ＥＴとを同一基板に形成したＢ　ｉ　ＣＭＯ８ＩＣにお
いて説明すると以下のとおりである。

バイポーラｎｐｎ　トランジスタの耐圧ＢｖＣＢＯの向
上のために設ける電界集中防止用拡散層は、ｐ型ベース
拡散層よりも深いものでかつ不純物濃度がｐ型ベース拡
散層よりも大きいｐｆｌＬ層とすれば、コレクタとペー
ス間の耐圧ｆ３ｖｃｎｏを向上できる。

また、バイポーラｌ１ｐｎ　トランジスタの耐圧ＢＶＣ
ＢＯの向上のために設ける電界集中防止用拡散層は、ｐ
型ベース拡散層よりも浅いものでかつ不純物濃度がｐ型
ベース拡散層よりも小さいｐ型層とすれば、コレクタと
ペース間の耐圧ＢＶＣＢＯを同上できる。

本発明の一実施例としては、チャンネルストッパ用拡散
層形成と同一プロセスにより形成する電界集中防止用拡
散層の形成におけるｎ−エピタキシャル層にボロン不純
物をイオン打ち込みする量はｎ″″エピタキシャル層表
面において約２　Ｘ　１０”ａｔｏｍｓ／ｃ−であるの
に対し、ＮＰＮ　トランジスタのｐ型ベース拡散層形成
のためのボロン不純物をイオン打ち込みする量はｎ−エ
ピタキシャル層表面において２Ｘ　Ｉ　Ｑ”　ａ　ｔ　
０ｆｎＳ　／ＣｒＡテある。

第１図乃至第８図は本発明の一実施例を示すものであっ
て一つの半導体基板にバイポーラｎｐｎトランジスタと
０Ｍ０８　ＰＥＴとを共存させたＢｉＣＭＯ８ＩＣの製
造プロセスの各工程での断面図である。第１図〜第８図
を用いて本発明の一実施例であるＢｉＣＭＯ８ＩＣ及び
その製造方法を以下説明する。

（１）　　サブストレートとしてｐ−をシリコン基板１
を用意し、その表面にｎ十埋込層２及びＰＮ接合のアイ
ソレージ冒ン層形成用埋込ｐ十層３形成のための拡散不
純物のイオン打込みを行う（第１図）ｏ　ｎ＋ａ込層２
の形成にはアンチモン（ｓｂ）を使用し、ｐ中層３の形
成にはボロン（Ｂ）を使用し、各々選択拡散技術を用い
る。

（２）エピタキシャル技術により全面ｎ−エヒタキシャ
ル層４を厚く形成し、ｎ十埋込層２を埋めこむとともに
、アインレーシ璽ン層形成のためのｐ中層３の拡散不純
物ｔ−ｎ−層（エピタキシャル層）４にわき上らせる（
第２図）。

（３）ｎ−エピタキシャル層４表面よりボロン（Ｂ）を
イオン打込みし、次いで拡散してアイソレージ璽ン層用
ｐ十層５を形成することにより、バイポーラ素子形成領
域のための島領域■と０Ｍ０８　ＦＥＴ素子形成領域の
几めの島領域Ｈに分離する。

島領域Ｈの一部にはｎチャンネルＭＯＳＦＥＴの九めに
ｐウェル６を形成する（第３図）。

（４）ｎ−エピタキシャル層４表面に９すい酸化シリコ
ン膜７を介して選択酸化用マスクのためのシリコン窒化
膜（８ｉＮ）８を、選択エツチング用マスクとしてのホ
トレジスト９を用いて選択的にｎ−エピタキシャル層４
表面に形成する（第４図）。

（５）ＮチャンネルＭＯＳＦＥＴの周辺にチャンネルス
トッパーを形成するためのホトレジストからなるマスク
ｌＯと、ＮＰＮトランジスタのペース周辺に電界集中防
止用の拡散層を形成するためのホトレジストからなるマ
スク１ｏｔ−同一プロセスによって形成する。このホト
レジストからなるマスク１０と前述したシリコン窒化膜
８ｔ−不純物拡散用マスクとして、ボロン（Ｂ）をイオ
ン打込みする（第５図）。

（６）　　この状態で選択酸化処理を行なりてＬＯＣＯ
Ｓ（１ｏｃａｌ　　　ｏｘｉｄａｔｉｏｎ　　ｏｆ　　
　５ｉｌｉｃｏｎ　　）　４−−１造の厚い酸化シリコ
ン膜１１を形成する。このとき同時に、領域ＩのＬＯＣ
ＯＳ構造の厚い酸化シリコン膜１１０周辺部にそって電
界集中防止用の９層１２が形成されると共に、領域■の
ｐウェル層６周辺部におけるＬＯＣＯＳ構造の厚い酸化
シリコン膜１１０周辺部にチャンネルストッパ用の２層
１３が形成される（第６図）。

（力　領域Ｈの表面にＣＭＯＳＦＥＴのためのゲート絶
縁膜を形成し、そのゲート絶縁膜上にゲート電極１４を
形成する。次いで、領域Ｉのｎ−層表面にペースとなる
ｐ拡散層１５を自己整合により形成する一方、領域Ｈの
ｎ層表面にｐチャンネルＭＯＳＦＥＴ素子のためのソー
ス・ドレイン用ｎ層１６を自己整合により形成する（第
７図）。

（８）　　領域Ｉのペース表面の一部にエミッタ用ｎ十
層１７を選択拡散により形成し、領域■のｐフェル６表
面にｎチャンネルＭＯＳＦＥＴ素子のためのソース及び
ドレイン用ｎ層１８を自己整合的に形成する（第８図）
。

（９）　　このらと、第９図に示すように、領域■のｎ
＋埋込鳥２ｔ−共有する隣接の領域にコレクタコンタク
ト電極取出しのためのｎ中波散層１９を形成する。最後
にＣＶＤによ夕形成されるｓｒｏ、、ｐＳＧ等によるパ
ッジベージ璽ン膜２０を施し、コンタクト電極形成用ホ
トエツチングを行った後、アルミニウム＜ｈｔ＞蒸着、
配線バターニング工程を経て各素子の電極及び配線２１
ｔ−形成し８１ＣＭＯＳＩＣを完成する。

なお、第９図は第１図〜第８図に示す８１ＣＭＯＳＩＣ
のプロセス断面図とは別の角度からみた断面図である。

これは、コレクタコンタクト部等を図示するために行な
ったものである。

このようにして製造されたバイポーラｎｐｎトランジス
タと、ＮチャンネルＭＯＳＦＥＴとｐチャンネルＭＯＳ
ＦＥＴｔ−有する０Ｍ０８　ＦＥＴとの共存の８１ＣＭ
ＯＳＩＣにおいては下記理由によりその効果が得られる
。

（１）　　バイポーラｎｐｎトランジスタにおいて、ベ
ース・コレクタ接合の周辺部にそって９層１２が設けら
れることにより、ペース接合表面部での曲率が大きくな
シ、電界集中をなくシ、バイポーラ部の耐圧１３ｖｃａ
ｏを現状の４０Ｖから１００Ｖに大幅に向上できる。こ
のことＫよシ使用電圧が１００　Ｖｏｌ１品ｔ　テＢ　
ｉ　ＣＭＯＳ　Ｉ　Ｃ及ヒソノＨ造プロセスを適用でき
ることになる。

（２＞　　ハイｙｔ！！−？ｎｐｎトランジスタのベー
ス・コレクタ接合の周辺部の９層１２はＣＭＯＳＦＥＴ
におけるＮチャンネルＭＯＳＦＥＴのチャネルストッパ
用９層１２の形成と同時に形成するものであるから、従
来のＢｉＣＭＯ８ＩＣの製造プロセスにマスクパターン
の一部を変えるのみで実現できる。このことにより半導
体装置の製造法としてプロセスを複雑化することなく、
コスト節減の効果をもたらすものである。

（３）　　微細加工Ｋ　ｊ　Ｄ　Ｂ　ｉ　ＣＭＯＳ　Ｉ
　Ｃｙｋ形ＪＥＬｆｃ場合、バイポーラトランジスタの
耐圧が浅い拡散層のために低下するが、本発明の電界集
中防止用拡散層を設けることにより、バイポーラトラン
ジスタの耐圧を高めることができるため、微細加工され
たＢｉＣＭＯ８ＩＣであっても、高耐圧の半導体装置を
提供できる。

第４０図は本発明の他の実施例を示すものであって、一
つの基板にラテラルｐｎｐトランジスタと０Ｍ０８　Ｆ
ＥＴを共存させたＢｉＣＭＯ８ＩＣの縦断面図である。

領域Ｉにおいて、２２はラテラルｐｎｐトランジスタの
コレクタとなるｐ拡散層である。このコレ２５９層２２
の周辺部にはアイソレージ冒ン用酸化シリコン膜の一部
にかかるように電界集中防止用９層１２が設けられる。

２３はエミッタとなるｐ拡散層である。２４はベースコ
ンタクト電極取出し部となるｎ中波散層である。

領域１１にはｐチャネルＭＯ８ＰＥＴ及びｎチャネルＭ
Ｏ８ＰＥＴが形成され、これらは実施例１で説明した第
９図のものと閤−であり、共通の指示記号を用いである
。

領域Ｉのコレクタ用ｐ層周辺の電界集中防止用９層１２
は領域■のｎチャネルＭＯ８ＦＥ’Ｉ’の周辺部のチャ
ネルストッパ用９層１３と同時に形成されている。

このような半導体装置における耐圧向上の効果は、電界
集中防止用９層１２が設けられていることにより、この
２層１２によって電界集中が緩和される結果、高耐圧の
半導体装置構造のものとなっている。

本発明は上記実施例に限定されるものではなく、その要
旨を逸脱しない範囲で禎々変更可能である。

上記５層施例においては、バイポーラトランジスタとＣ
ＭＯＳＦＥＴとを同一半導体基板に形成したＢｉＣＭＯ
８ＩＣにおいて、バイポーラトランジスタに高耐圧化の
九め電界集中防止用拡散層を、ＢｉＣＭＯ８ＩＣのＣＭ
ＯＳＦＥＴのチャンネルストッパ用拡散層の形成時と同
時に形成し次もの、すなわち電界集中防止用拡散層の形
成とチャンネルストッパ用拡散層の形成とを同一プロセ
スにより行なったものについて説明した。この場合は、
電界集中防止用拡散層の形状や不純物濃度はある程度チ
ャンネルストッパ用拡散層の形成のためのイオン打ち込
みによる不純物濃度及び熱処理による前記イオン打ち込
みされた拡散不純物の引き延ばし拡散条件によって規定
されるものである。

したがって、電界集中防止用の拡散層の形成をチャンネ
ルストッパ用拡散層の形成と同一プロセスではなく異な
るプロセスを用いて形成することによシ、希望する形状
と不純物濃度を有する電界集中防止用の拡散層を形成す
ることができる。したがって、バイポーラトランジスタ
の耐圧を所定の値に設定したい場合には、チャンネルス
トッパ用拡散層の形成プロセスとは別個なプロセスを用
いて行なうことができる。たとえば、チャンネルストッ
パ用拡散層の形成前または後にバイポーラトランジスタ
形成領域に電界集中防止用の拡散層形成のための選択不
純物拡散用マスクの形成、選択不純物拡散層形成のため
の不純物のイオン打ち込みなどを行なう。このことによ
り、チャンネルストッパ用拡散層のための不純物のイオ
ン打ち込みによる不純物濃度分布、その不純物の引き延
ばし拡散処理による拡散層の形状とは異なる形状と不純
物濃度を有する電界集中防止用の拡散層を得ることがで
きる。それにともない、バイポーラトランジスタの所定
の耐圧を有する高耐圧仕様のものが得ることができ、こ
のバイポーラトランジスタを同一基板に有するＭＯＳ　
ＩＣを提供することができる。

さらに本発明は、バイポーラトランジスタの高耐圧化の
ための電界集中防止用拡散層の形成を、バイポーラトラ
ンジスタと同一基板に形成されるＭＯＳ　ＦＥＴのソー
ス又はドレインの形成プロセスと同一のプロセスを用い
て行なうこともできる。

上記実施例においては、バイポーラトランジスタとＣＭ
ＯＳＦＥＴとを同一半導体基板に形成したＢｉＣＭＯ８
ＩＣにおいて、バイポーラトランジスタに高耐圧化のた
めの電界集中防止用拡散層を、ＢｉＣＭＯ８ＩＣの０Ｍ
０８　Ｂ″ＥＴのチャンネルストッパ用拡散層の形成時
と同時か別のプロセスにより形成したものを説明した。

本発明は、バイポーラトランジスタとＣＭＯ８ｌ″ＥＴ
とは限られないＭＯＳＦＥＴとを同一半導体基板に形成
したバイポーラ半導体素子を有するＭＯ８ＩＣにおいて
、バイポーラ半導体素子に電界集中防止用拡散層を設け
たものに適用し、高耐圧の半導体装置を提供できるもの
である。この場合、バイポーラ半導体素子に電界集中防
止用拡散層を設ける場合には、ＭＯＳＦＥＴｔ−形成す
るプロセスにおけるＭＯＳＦＥＴのソースあるいはドレ
イン形成用拡散層あるいはＭ（ＪＳ　ＦＥＴのチャンネ
ルストッパ形成用拡散層６Ｍ０８Ｐ’Ｅ’ｒに形成する
プロセスにおいて、バイポーラ半導体素子圧電界集中防
止用拡散層を同時に形成することもできる。この場合は
、バイポーラ半導体素子の耐圧は電界集中防止用拡散層
によって規定される。

そして、ＭＯ−８ＦＥＴのソースあるいはドレイン形成
用拡散層の形成プロセスと同時に上記電界集中防止用拡
散層を形成した場合は、この拡散層によってバイポーラ
牛導体素子の耐圧が決定されることになる。同様にして
ＭＯＳＦＥＴのチャンネルストッパ用拡散層の形成プロ
セスを使用した場合には、そのプロセスにより形成され
た電界集中防止用拡散層によってバイポーラ半導体素子
の耐圧が決定されることになる。

それゆえ、バイポーラ半導体素子の耐圧を所定の希望の
値に設定したい場合には、ＭＯＳＦＥＴの形成プロセス
も流用することな（、ＭＯＳＦＥＴの形成プロセスに追
加して電界集中防止用拡散層の形成プロセスをもってこ
の拡散層を形成することになる。この場合は、所定の希
望の値の１Ｉｆｆｔ電圧に必要な電界集中防止用拡散層
を形成し、所足値の耐電圧を有するバイポーラ半導体素
子を同一基板に有するＭＯＳＦＥＴを得ることができる
。

さらに、前述した実施例で説明した領域Ｈにおいて、ｐ
チャンネルＭＯＳＦＥＴの形成されるｎ　−型エピタキ
シャル層にｎ型ウェル層を形成し、さらにｎ型ウェル層
周辺部にチャンネルストッパのためのｎ層を形成しても
よい。

ＭＯ８ＦＥ’ｌ’はｎチャンネル又はｐチャンネルＭＯ
８ＰＥＴという単チャンネルのＭＯＳＦＥＴのものであ
ってもよい。

本発明は、ＬＯＣＯＳ構造のフィールド絶縁膜やＰＮ接
合分離によるアイソレージ曹ン構造の、ＢｉＣＭＯ８Ｉ
Ｃに限定されず、絶縁物アイソレージ璽ン構造のものな
ど種々の形態のＢｉＣＭＯ８ＩＣＥ適用できる。

本発明が適用できる具体的なりｉＣＭＯ８ＩＣとしては
、ＶＴＲ電源回路用スイッチングレギュレータ、ビデオ
カメラ用オートホワイトバランス。

フクッピーディスク用コントローラ等の徳々の電気回路
のＢｉＣＭＯ８ＩＣがある。

〔発明の効果〕

本願において開示される発明のうち代表的なものＫよっ
て得られる効果を簡単に説明すれは下記のとおシである
。

すなわち、本発明は、ＢｉＣＭＯ８ＩＣなどのＢｉＭＵ
ＳＩＣとその製造方法に関し、バイポーラトランジスタ
とＭＯＳＦＥＴとを同一半導体基板に形成した８４ＭＯ
８１Ｃのバイポーラｎｐｎトランジスタのベースとなる
ｐ型層などのバイポーラトランジスタの耐電圧を同上さ
せるために、ＭＯ８ＰＥＴにおけるチャンネルストッパ
用ｐ型層などの拡散層の形成と同時かまたは別プロセス
によフ、バイポーラトランジスタに電界集中防止用拡散
層を設けるものである。これによシ、ＢｉＭＵＳＩＣの
製造プロセスを大幅にかえることなく、バイポーラ半導
体素子部の耐電圧を向上させたＢｉＭＯＳＩＣを提供す
ることができる。

【図面の簡単な説明】

第１図乃至第８図は本発明の一実施例を示す、ＢｉＣＭ
Ｏ８ＩＣのｊＡ造プロセスの各工程での断面図である〇 第９図は本発明の一実施例であるＢｉ、ＣＭＯＳＩＣの
完成断面図である。 第１０図は本発明の他の一実施例であるラテラルｐｎｐ
トランジスタを有するＢ、ｉｃＭＯ８Ｉｃの断面図であ
る。 １・・・ｐ−８ｉ基板、２・・・ｎ十埋込層、３・・・
アイソレージ冒ンｐ十−１１込ＮＬ　４・・・エピタキ
シャルｎ　−５ｉ層、５・・・アイテレーシ、ンｐ層、
６・・・ｐウェル、７・・・酸化膜、８・・・シ、リコ
ン窒化膜、９・・・ホトレジスト、１０・・・ホトレジ
ストマスク、１１・・・選択酸化膜（ＬＯＣＯＳ）、１
２・・・電界集中防止ｐ層、１３・・・チャネルスト１
７２層、１４・・・絶縁ケート、１５・・・ペース９層
、１６・・・ソース・ビレ４フ２層、１７・・・エミッ
タｎ十層、１８・・・ソース・ドレインｎ中層。 代理人　弁理士　　小　川　膀　男

Claims (1)

1. 【特許請求の範囲】 １、１つの半導体領域には、相互に電気的に分離された
   複数個の島状の半導体領域があり、このうちの少なくと
   も１つの島状の半導体領域には、バイポーラトランジス
   タが形成されてなり、他の少なくとも１つの島状の半導
   体領域にはＭＯＳＦＥＴが形成されてなるＢｉＭＯＳ形
   半導体装置において、前記バイポーラトランジスタのベ
   ース・コレクタ間のＰＮ接合の周辺部には、上記ＭＯＳ
   ＦＥＴの周辺部のチャネルストッパと同時に形成された
   拡散層が電界集中防止層として形成されていることを特
   徴とする半導体装置。 ２、バイポーラトランジスタとしては、少なくとも１個
   、ｎｐｎトランジスタが含まれており、電界集中防止層
   はｐ型拡散層である特許請求の範囲第１項記載の半導体
   装置。 ３、バイポーラトランジスタとしては、少なくとも１個
   、ラテラルｐｎｐトランジスタが含まれており、電界集
   中防止層はｐ型拡散層である特許請求の範囲第１項記載
   の半導体装置。 ４、ＭＯＳＦＥＴとしては、少なくとも１組、ｎチャン
   ネルＭＯＳＦＥＴとｐチャンネルとＭＯＳＦＥＴとが相
   補的に結合されているＣＭＯＳ構造のものが含まれてい
   る特許請求の範囲第１項記載の半導体装置。 ５、バイポーラトランジスタとしては、少なくとも１個
   、ｎｐｎトランジスタが含まれており、ＭＯＳＦＥＴと
   しては、少なくとも１組、ｎチャンネルＭＯＳＦＥＴと
   ｐチャンネルＭＯＳＦＥＴとが相補的に結合されている
   ＣＭＯＳ構造のものが含まれている特許請求の範囲第１
   項記載の半導体装置。 ６、１つの半導体領域に、バイポーラトランジスタとＭ
   ＯＳＦＥＴとが形成されてなるＢｉＭＯＳ形半導体装置
   において、バイポーラトランジスタにおける前記半導体
   領域の深さ方向に延びる第１導電型の第１の拡散層と前
   記半導体領域とにまたがって、かつその深さが前記第１
   の拡散層よりも浅く、しかもその不純物濃度が前記第１
   の拡散層よりも小さい第１導電型の拡散層が設けられて
   いることを特徴とする半導体装置。 ７、ＭＯＳＦＥＴとしては、少なくとも１組、ｎチャン
   ネルＭＯＳＦＥＴとｐチャンネルＭＯＳＦＥＴとが相補
   的に結合されているＣＭＯＳ構造のものが含まれている
   特許請求の範囲第６項記載の半導体装置。 ８、バイポーラトランジスタとしては、少なくとも１個
   、ｎｐｎトランジスタが含まれており、ＭＯＳＦＥＴと
   しては、少なくとも１組、ｎチャンネルＭＯＳＦＥＴと
   ｐチャンネルＭＯＳＦＥＴとが相補的に結合されている
   ＣＭＯＳ構造のものが含まれている特許請求の範囲第６
   項記載の半導体装置。 ９、１つの半導体領域を第１領域と第２領域とに区分し
   、半導体領域の第１領域にバイポーラ半導体素子を形成
   し、半導体領域の第２領域にＭＯＳＦＥＴを形成してＢ
   ｉＭＯＳ形半導体装置を製造する半導体装置の製造方法
   において、半導体領域の主表面に選択酸化用マスクを形
   成する工程と、 前記選択酸化用マスクを含む前記半導体領域全面に選択
   不純物添加用マスクを形成する工程と、 前記選択不純物添加用マスクを選択的に除去して、選択
   不純物添加用の窓を前記選択不純物添加用マスクに形成
   する工程と、 前記半導体領域に前記選択不純物添加用マスクの窓を通
   して拡散不純物を添加する工程と、前記半導体領域に熱
   酸化処理を施こして前記半導体領域の主表面にＬＯＣＯ
   Ｓ構造の酸化シリコン膜を形成すると共に半導体領域に
   第１導電型の拡散層を形成し、半導体領域の第１領域に
   形成された前記拡散層がバイポーラ半導体素子の電界集
   中防止用拡散層として形成され、半導体領域の第２領域
   に形成された前記拡散層がＭＯＳＦＥＴのチャンネルと
   ストッパ用拡散層として形成されていることを特徴とす
   る半導体装置の製造方法。 １０、１つの半導体領域を第１領域と第２領域とに区分
   し、半導体領域の第１領域にバイポーラ半導体素子を形
   成し、半導体領域の第２領域にＭＯＳＦＥＴを形成して
   ＢｉＣＭＯＳ形半導体装置を製造する半導体装置の製造
   方法において、半導体領域の主表面に選択酸化用マスク
   を形成する工程と、 前記選択酸化用マスクを含む前記半導体領域全面に選択
   不純物添加用マスクを形成する工程と、 前記選択不純物添加用マスクを選択的に除去して、選択
   不純物添加用の窓を前記不純物添加用マスクに形成する
   工程と、 前記半導体領域に前記選択不純物添加用マスクの窓を通
   してバイポーラ半導体素子の電界集中防止用拡散層のた
   めの拡散不純物を添加する工程と、 前記半導体領域に熱酸化処理を施こして前記半導体領域
   の主表面にＬＯＣＯＳ構造の酸化シリコン膜を形成する
   と共に半導体領域にバイポーラ半導体素子の電界集中防
   止用拡散層を形成する工程とを有することを特徴とする
   半導体装置の製造方法。