JPH0982960A - 高耐圧ｍｏｓトランジスタおよびその製造方法 - Google Patents
高耐圧ｍｏｓトランジスタおよびその製造方法Info
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Abstract
(57)【要約】
【課題】高耐圧の横型ＭＯＳトランジスタを実現する。
【解決手段】半導体基板と、この基板上に形成したドレ
イン・ドリフト領域層とを備える横型ＭＯＳトランジス
タにおいて、ドレイン・ドリフト領域層の表面に少なく
とも２以上に分割した浅いＰ層またはＮ層を配置する。
イン・ドリフト領域層とを備える横型ＭＯＳトランジス
タにおいて、ドレイン・ドリフト領域層の表面に少なく
とも２以上に分割した浅いＰ層またはＮ層を配置する。
Description
【０００１】
【産業上の利用分野】本発明は、ＭＯＳトランジスタに
関し、更に詳しくは表面電界集中を緩和し、より高い耐
圧を有するようにした横型のＭＯＳトランジスタおよび
その製造方法に関する。
関し、更に詳しくは表面電界集中を緩和し、より高い耐
圧を有するようにした横型のＭＯＳトランジスタおよび
その製造方法に関する。
【０００２】
【従来の技術】図６は、従来公知のこの種のＭＯＳトラ
ンジスタの一例を示す構成断面図で、例えば、特開昭６
３−３１４８６９号公報に開示されている。ここでは、
ｎチャンネル形を例示している。図において、１１はＰ
形の基板、１２はこの基板上に形成された二酸化ケイ素
層、１８は絶縁層である。１４は基板上１１に形成した
ソース電極、１６はドレイン電極で、これらはいずれも
二酸化ケイ素層を介して基板１１側に延びている。１７
は二酸化ケイ素層１２の薄い場所上であって、ソース電
極１４とドレイン電極１６との間に配置されたゲート電
極である。
ンジスタの一例を示す構成断面図で、例えば、特開昭６
３−３１４８６９号公報に開示されている。ここでは、
ｎチャンネル形を例示している。図において、１１はＰ
形の基板、１２はこの基板上に形成された二酸化ケイ素
層、１８は絶縁層である。１４は基板上１１に形成した
ソース電極、１６はドレイン電極で、これらはいずれも
二酸化ケイ素層を介して基板１１側に延びている。１７
は二酸化ケイ素層１２の薄い場所上であって、ソース電
極１４とドレイン電極１６との間に配置されたゲート電
極である。
【０００３】ソース電極１４と基板１１との間には、島
状のソース領域１９，２１が拡散されている。このソー
ス領域は、ソース電極１４の下からゲート電１７の下側
まで延長している。ドレイン電極１６と基板１１との間
には、ｎ+形材料の島状ドレイン領域２４が基板１１内
に拡散するように設けられている。また、このドレイン
領域の隣には、ｎ-形材料の延長ドレイン領域（ドレイ
ン・ドリフト領域層）２６が基板１１上に拡散またはイ
オン打ち込みにより形成され、ゲート電極１７の下まで
延びている。
状のソース領域１９，２１が拡散されている。このソー
ス領域は、ソース電極１４の下からゲート電１７の下側
まで延長している。ドレイン電極１６と基板１１との間
には、ｎ+形材料の島状ドレイン領域２４が基板１１内
に拡散するように設けられている。また、このドレイン
領域の隣には、ｎ-形材料の延長ドレイン領域（ドレイ
ン・ドリフト領域層）２６が基板１１上に拡散またはイ
オン打ち込みにより形成され、ゲート電極１７の下まで
延びている。
【０００４】２７は延長ドレイン領域２６上に作られた
浅いＰ層（最上層）で、基板１１に接続されるか、また
は、浮遊したままとされる。この浅いＰ層２７は、延長
ドレイン領域２６内の電荷を増加させ、トランジスタの
オン抵抗を低減するのに役立っている。なお、浅いＰ層
２７は、基板１１の材料がＮ形の場合には、Ｎ層とな
る。
浅いＰ層（最上層）で、基板１１に接続されるか、また
は、浮遊したままとされる。この浅いＰ層２７は、延長
ドレイン領域２６内の電荷を増加させ、トランジスタの
オン抵抗を低減するのに役立っている。なお、浅いＰ層
２７は、基板１１の材料がＮ形の場合には、Ｎ層とな
る。
【０００５】
【発明が解決しようとする課題】しかしながら、このよ
うな構成の従来のＭＯＳトランジスタは、耐圧そのもの
を向上することができない。ここにおいて、本発明は、
延長ドレイン・ドリフト領域層２６上に作る浅いＰ層ま
たはＮ層をドレイン・ドリフト領域層２６の途中で分割
することにより、当該領域表面の電界集中を緩和し、横
型ＭＯＳトランジスタの耐圧そのものを向上させること
を目的とする。
うな構成の従来のＭＯＳトランジスタは、耐圧そのもの
を向上することができない。ここにおいて、本発明は、
延長ドレイン・ドリフト領域層２６上に作る浅いＰ層ま
たはＮ層をドレイン・ドリフト領域層２６の途中で分割
することにより、当該領域表面の電界集中を緩和し、横
型ＭＯＳトランジスタの耐圧そのものを向上させること
を目的とする。
【０００６】
【課題を解決するための手段】このような目的を達成す
る本発明は、半導体基板と、この基板上に例えばエピタ
キシャル層を積み上げ形成したドレイン・ドリフト領域
層とを備える横型ＭＯＳトランジスタにおいて、前記ド
レイン・ドリフト領域層表面に少なくとも２以上に分割
された浅いＰ層またはＮ層を配置したことを特徴とする
高耐圧ＭＯＳトランジスタである。
る本発明は、半導体基板と、この基板上に例えばエピタ
キシャル層を積み上げ形成したドレイン・ドリフト領域
層とを備える横型ＭＯＳトランジスタにおいて、前記ド
レイン・ドリフト領域層表面に少なくとも２以上に分割
された浅いＰ層またはＮ層を配置したことを特徴とする
高耐圧ＭＯＳトランジスタである。
【０００７】
【作用】ドレイン・ドリフト領域層の表面に設けた少な
くとも２以上に分割された島状の浅いＰ層またはＮ層を
配置すると、ドレイン電極とソース電極間に高い電圧を
印加したとき、各島状部分において小さな電界のピーク
が表れ、印加された電圧を分散して吸収する。これによ
り、横型ＭＯＳの耐圧そのものを向上させることができ
る。
くとも２以上に分割された島状の浅いＰ層またはＮ層を
配置すると、ドレイン電極とソース電極間に高い電圧を
印加したとき、各島状部分において小さな電界のピーク
が表れ、印加された電圧を分散して吸収する。これによ
り、横型ＭＯＳの耐圧そのものを向上させることができ
る。
【０００８】
【発明の実施の形態】以下図面を用いて本発明の一実施
例を詳細に説明する。図１は、本発明に係わる高耐圧Ｍ
ＯＳトランジスタの構成断面図である。この例において
は、Ｎ形の横型ＭＯＳトランジスタを例示する。図にお
いて、１１はＰ形基板、２６はこの基板上に設けたドレ
イン・ドリフト領域層で、Ｎ形のエピタキシャル層を積
み上げて形成してある。１２はドレイン・ドリフト領域
層２６上に設けた素子間分離のための酸化膜で、例えば
１μｍ程度の厚さのＬＯＣＯＳ（Local Oxidation of S
ilicon）で形成される。１８は層間膜（絶縁膜）で、酸
化膜１２上に形成してある。なお、ドレイン・ドリフト
領域層２６は、エピタキシャル層を積み上げて形成する
場合の外に、拡散層により形成してもよい。
例を詳細に説明する。図１は、本発明に係わる高耐圧Ｍ
ＯＳトランジスタの構成断面図である。この例において
は、Ｎ形の横型ＭＯＳトランジスタを例示する。図にお
いて、１１はＰ形基板、２６はこの基板上に設けたドレ
イン・ドリフト領域層で、Ｎ形のエピタキシャル層を積
み上げて形成してある。１２はドレイン・ドリフト領域
層２６上に設けた素子間分離のための酸化膜で、例えば
１μｍ程度の厚さのＬＯＣＯＳ（Local Oxidation of S
ilicon）で形成される。１８は層間膜（絶縁膜）で、酸
化膜１２上に形成してある。なお、ドレイン・ドリフト
領域層２６は、エピタキシャル層を積み上げて形成する
場合の外に、拡散層により形成してもよい。
【０００９】１４は基板上１１に形成したソース電極、
１６はドレイン電極、１７はソース電極１４とドレイン
電極１６との間に配置されたゲート電極である。高耐圧
ＭＯＳトランジスタの特徴として、ドレイン電極１６
が、ソース電極１４，ゲート電極１７から離れて配置さ
れている。ここで、ゲート電極１７とドレイン電極１６
との間をドレイン・ドリフト領域と呼んでいる。高耐圧
ＭＯＳトランジスタが、高い電圧を吸収できるのは、こ
のドレイン・ドリフト領域層に伸びる空乏層によるもの
である。
１６はドレイン電極、１７はソース電極１４とドレイン
電極１６との間に配置されたゲート電極である。高耐圧
ＭＯＳトランジスタの特徴として、ドレイン電極１６
が、ソース電極１４，ゲート電極１７から離れて配置さ
れている。ここで、ゲート電極１７とドレイン電極１６
との間をドレイン・ドリフト領域と呼んでいる。高耐圧
ＭＯＳトランジスタが、高い電圧を吸収できるのは、こ
のドレイン・ドリフト領域層に伸びる空乏層によるもの
である。
【００１０】ソース電極１４と基板１１との間には、島
状のソース領域１９，２１が拡散されている。このソー
ス領域は、ソース電極の下からゲート電極１７の下側ま
で延長されている。ドレイン電極１６と基板１１との間
には、ｎ+形材料の島状ドレイン領域２４が基板１１内
に拡散するように設けられている。以上の構成は、基本
的に図６で示す従来のものと同様である。
状のソース領域１９，２１が拡散されている。このソー
ス領域は、ソース電極の下からゲート電極１７の下側ま
で延長されている。ドレイン電極１６と基板１１との間
には、ｎ+形材料の島状ドレイン領域２４が基板１１内
に拡散するように設けられている。以上の構成は、基本
的に図６で示す従来のものと同様である。
【００１１】２７ａ，２７ｂ，２７ｃは、本発明で特徴
としているドレイン・ドリフト領域層２６の表面に設け
た島状の浅いＰ層（基板１１がＮ形であればＮ層）で、
少なくとも２以上に分割（この例では３分割）して配置
してある。ここで、島状の浅いＰ層２７は、例えば、濃
度１×１０16（／ｃｍ3）深さ１μｍとしてある。な
お、ドレイン・ドリフト領域層２６の濃度２×１０
15（／ｃｍ3）厚さ４μｍ、ドレイン電極とソース電極
との間の長さ（ドレイン・ドリフト領域）は５０μｍ程
度としてある。
としているドレイン・ドリフト領域層２６の表面に設け
た島状の浅いＰ層（基板１１がＮ形であればＮ層）で、
少なくとも２以上に分割（この例では３分割）して配置
してある。ここで、島状の浅いＰ層２７は、例えば、濃
度１×１０16（／ｃｍ3）深さ１μｍとしてある。な
お、ドレイン・ドリフト領域層２６の濃度２×１０
15（／ｃｍ3）厚さ４μｍ、ドレイン電極とソース電極
との間の長さ（ドレイン・ドリフト領域）は５０μｍ程
度としてある。
【００１２】このように構成したＭＯＳトランジスタの
動作を次に説明する。図２は、図１の構成において、ド
レイン電極１６とソース電極１４との間に高電圧を印加
した時の電界分布を示す図である。ここでは、比較のた
めに、（ａ）に本発明に係わる構成の場合を、（ｂ）に
分割しない浅いＰ層を構成した場合を対比して示してい
る。
動作を次に説明する。図２は、図１の構成において、ド
レイン電極１６とソース電極１４との間に高電圧を印加
した時の電界分布を示す図である。ここでは、比較のた
めに、（ａ）に本発明に係わる構成の場合を、（ｂ）に
分割しない浅いＰ層を構成した場合を対比して示してい
る。
【００１３】（ｂ）図では、ゲート電極１７の直下、ド
レイン電極１６の直下の２カ所において電界が集中して
いる。これに対して、（ａ）図に示す本発明の構造の場
合は、分割した各浅いＰ層２７ａ，２７ｂ，２７ｃの間
において、電位が入り込むために４カ所において電界が
集中し、４つのピークが表れている。これにより、電界
集中が分散されることとなり、ドレイン電圧がより高い
電圧まで耐えうるようになって、耐圧を向上させること
ができる。
レイン電極１６の直下の２カ所において電界が集中して
いる。これに対して、（ａ）図に示す本発明の構造の場
合は、分割した各浅いＰ層２７ａ，２７ｂ，２７ｃの間
において、電位が入り込むために４カ所において電界が
集中し、４つのピークが表れている。これにより、電界
集中が分散されることとなり、ドレイン電圧がより高い
電圧まで耐えうるようになって、耐圧を向上させること
ができる。
【００１４】ここで、ドレイン・ドリフト領域層２６の
表面に浅いＰ層を設けることによる効果を説明する。高
耐圧ＭＯＳトランジスタのオン抵抗は、ドレイン・ドリ
フト領域層の抵抗で決まる。このドレイン・ドリフト領
域層の単位長さ当たりの抵抗Ｒｄｒｉｆｔは、次式で表
すことができる。
表面に浅いＰ層を設けることによる効果を説明する。高
耐圧ＭＯＳトランジスタのオン抵抗は、ドレイン・ドリ
フト領域層の抵抗で決まる。このドレイン・ドリフト領
域層の単位長さ当たりの抵抗Ｒｄｒｉｆｔは、次式で表
すことができる。
【００１５】 Ｒｄｒｉｆｔ＝｛１／ｑμＮエピ｝・｛Ｌｄ／Ｔエピ｝ ただし、ｑは、素電荷 μは、Ｓｉ中の電子の移動度 Ｎエピは、ドレイン・ドリフト領域層２６をエピタキシ
ャル成長させて形成した場合のエピタキシャル濃度 Ｌｄは、ドレイン・ドリフト領域層の長さ Ｔエピは、ドレイン・ドリフト領域層２６をエピタキシ
ャル成長させて形成した場合のエピタキシャル層厚さ 従って、ＭＯＳトランジスタのオン抵抗を下げるために
は、エピタキシャル濃度Ｎエピを濃く（大きく）すれば
よいが、これを濃くするとドレイン・ドリフト領域層内
の空乏層の伸びが悪くなり、耐圧が落ちてしまう。ドレ
イン・ドリフト領域層の表面に浅いＰ層を設けると、ド
レイン・ドリフト領域層内の空乏層は伸びやすくなり、
エピタキシャル濃度Ｎエピを濃くしても、高耐圧を吸収
することができるのである。
ャル成長させて形成した場合のエピタキシャル濃度 Ｌｄは、ドレイン・ドリフト領域層の長さ Ｔエピは、ドレイン・ドリフト領域層２６をエピタキシ
ャル成長させて形成した場合のエピタキシャル層厚さ 従って、ＭＯＳトランジスタのオン抵抗を下げるために
は、エピタキシャル濃度Ｎエピを濃く（大きく）すれば
よいが、これを濃くするとドレイン・ドリフト領域層内
の空乏層の伸びが悪くなり、耐圧が落ちてしまう。ドレ
イン・ドリフト領域層の表面に浅いＰ層を設けると、ド
レイン・ドリフト領域層内の空乏層は伸びやすくなり、
エピタキシャル濃度Ｎエピを濃くしても、高耐圧を吸収
することができるのである。
【００１６】図３は、本発明の他の実施例を示す構成図
で、（ａ）は平面図、（ｂ）は（ａ）図におけるＡ−Ｂ
断面図である。この実施例においては、ドレイン・ドリ
フト領域層２６の表面に配置する浅いＰ層（またはＮ
層）を、同心円のリング状に多数個配置させた島状とし
ものである。
で、（ａ）は平面図、（ｂ）は（ａ）図におけるＡ−Ｂ
断面図である。この実施例においては、ドレイン・ドリ
フト領域層２６の表面に配置する浅いＰ層（またはＮ
層）を、同心円のリング状に多数個配置させた島状とし
ものである。
【００１７】ここで、ドレイン領域は、円の中心位置に
配置され、ドレイン・ドリフト領域を隔ててゲート・ソ
ース領域がリング状に配置されている。ドレイン・ドリ
フト領域層の表面に設けられた島状の浅いＰ層は、ここ
では、各島が中心から放射状に並ぶように配置されてい
るが、各島が交互に並ぶように配置してもよいし、ま
た、一つの島がリング状に繋がるような配置でもよい。
配置され、ドレイン・ドリフト領域を隔ててゲート・ソ
ース領域がリング状に配置されている。ドレイン・ドリ
フト領域層の表面に設けられた島状の浅いＰ層は、ここ
では、各島が中心から放射状に並ぶように配置されてい
るが、各島が交互に並ぶように配置してもよいし、ま
た、一つの島がリング状に繋がるような配置でもよい。
【００１８】このような構成とすることにより、ドレイ
ン・ドリフト領域において、各島状の浅いＰ層部分で電
界のピークが表れ、電界がより多数の部分において分散
されることとなる。図４は、本発明の他の実施例を示す
構成断面図である。ここでは、Ｐ形基板１１上にＣＭＯ
Ｓ部と高耐圧ＭＯＳ部とを混載させて構成したものであ
る。ＣＭＯＳ部は、論理回路が形成され、高耐圧ＭＯＳ
部は主としてそのスイッチ回路が形成される。
ン・ドリフト領域において、各島状の浅いＰ層部分で電
界のピークが表れ、電界がより多数の部分において分散
されることとなる。図４は、本発明の他の実施例を示す
構成断面図である。ここでは、Ｐ形基板１１上にＣＭＯ
Ｓ部と高耐圧ＭＯＳ部とを混載させて構成したものであ
る。ＣＭＯＳ部は、論理回路が形成され、高耐圧ＭＯＳ
部は主としてそのスイッチ回路が形成される。
【００１９】このような構成によれば、スイッチ回路が
形成されたＭＯＳ部において、高電圧を吸収することが
できるので、論理回路が形成されるＣＭＯＳ部側に高い
電圧が加わらなくなる。また、ＭＯＳ部は、分割して設
けた島状のＰ層２７による作用により、高耐圧化と低オ
ン抵抗化が実現しているので、ゲート・オンの時の電力
ロスが少なく、ＭＯＳ部のオン抵抗を低減することがで
きる。
形成されたＭＯＳ部において、高電圧を吸収することが
できるので、論理回路が形成されるＣＭＯＳ部側に高い
電圧が加わらなくなる。また、ＭＯＳ部は、分割して設
けた島状のＰ層２７による作用により、高耐圧化と低オ
ン抵抗化が実現しているので、ゲート・オンの時の電力
ロスが少なく、ＭＯＳ部のオン抵抗を低減することがで
きる。
【００２０】図５は、本発明に係わる高耐圧ＭＯＳトラ
ンジスタの製造方法の一例を示す図である。ここでは、
本発明において特徴としている、ドレイン・ドリフト領
域層の表面に島状のＰ層を形成する工程より後の工程を
示している。（ａ）は、酸化膜（ＬＯＣＯＳ）１２にゲ
ート電極１７を形成した状態を示している。この状態に
おいて、酸化膜（ＬＯＣＯＳ）１２およびゲート電極１
７上にマスクとなるフォト・レジスト膜３１を施し、
（ｂ）に示すように、島状の浅いＰ層を形成する位置に
対応するフォト・レジスト膜部分を除去する。フォト・
レジスト膜３１の厚さは、高エネルギーのイオン注入に
耐え得る程度厚く、例えば、通常より３倍程度の厚さと
してある。
ンジスタの製造方法の一例を示す図である。ここでは、
本発明において特徴としている、ドレイン・ドリフト領
域層の表面に島状のＰ層を形成する工程より後の工程を
示している。（ａ）は、酸化膜（ＬＯＣＯＳ）１２にゲ
ート電極１７を形成した状態を示している。この状態に
おいて、酸化膜（ＬＯＣＯＳ）１２およびゲート電極１
７上にマスクとなるフォト・レジスト膜３１を施し、
（ｂ）に示すように、島状の浅いＰ層を形成する位置に
対応するフォト・レジスト膜部分を除去する。フォト・
レジスト膜３１の厚さは、高エネルギーのイオン注入に
耐え得る程度厚く、例えば、通常より３倍程度の厚さと
してある。
【００２１】次に、（ｃ）に示すように、フォト・レジ
スト膜の上部よりボロン・イオンをドレイン・ドリフト
領域層２６に注入する。ここでのイオン注入は、酸化膜
１２を介して行われるので高エネルギー注入となる。続
いて、フォト・レジスト膜３１を除去すると共に、アニ
ールにより、ドレイン・ドリフト領域層２６の表面に形
成される島状のＰ層２７が所定の深さ（例えば、１μ
ｍ）に入るように調整する。
スト膜の上部よりボロン・イオンをドレイン・ドリフト
領域層２６に注入する。ここでのイオン注入は、酸化膜
１２を介して行われるので高エネルギー注入となる。続
いて、フォト・レジスト膜３１を除去すると共に、アニ
ールにより、ドレイン・ドリフト領域層２６の表面に形
成される島状のＰ層２７が所定の深さ（例えば、１μ
ｍ）に入るように調整する。
【００２２】前述した（ｂ）〜（ｄ）の各工程は、、酸
化膜（ＬＯＣＯＳ）１２やＰ−ＢＡＳＥのアニールの形
成後に行うことで、島状Ｐ層２７がドレイン・ドリフト
領域層に深く入りすぎるのを防ぐことができる。
化膜（ＬＯＣＯＳ）１２やＰ−ＢＡＳＥのアニールの形
成後に行うことで、島状Ｐ層２７がドレイン・ドリフト
領域層に深く入りすぎるのを防ぐことができる。
【００２３】
【発明の効果】以上詳細に説明したように、本発明によ
れば、ドレイン・ドリフト領域層（ＮあるいはＰエピタ
キシャル層，拡散層）の表面に複数個に分割される島状
Ｐ層（Ｎ層）を配置することで、ドレイン・ドリフト領
域での電界が分散され、高耐圧の横型ＭＯＳトランジス
タを実現することができる。
れば、ドレイン・ドリフト領域層（ＮあるいはＰエピタ
キシャル層，拡散層）の表面に複数個に分割される島状
Ｐ層（Ｎ層）を配置することで、ドレイン・ドリフト領
域での電界が分散され、高耐圧の横型ＭＯＳトランジス
タを実現することができる。
【００２４】本発明に係わるＭＯＳトランジスタは、ス
イッチング電源や固体半導体リレー（ＳＳＲ）など、瞬
時に高い電圧が印加されるような部分に用いて、特に効
果がある。
イッチング電源や固体半導体リレー（ＳＳＲ）など、瞬
時に高い電圧が印加されるような部分に用いて、特に効
果がある。
【図１】本発明に係わる高耐圧ＭＯＳトランジスタの構
成断面図である。
成断面図である。
【図２】図１の構成においてドレイン電極１６とソース
電極１４との間に高電圧を印加した時の電界分布を示す
図である。
電極１４との間に高電圧を印加した時の電界分布を示す
図である。
【図３】本発明の他の実施例を示す構成図で、（ａ）は
平面図、（ｂ）は（ａ）図におけるＡ−Ｂ断面図であ
る。
平面図、（ｂ）は（ａ）図におけるＡ−Ｂ断面図であ
る。
【図４】本発明の他の実施例を示す構成断面図である。
【図５】本発明に係わる高耐圧ＭＯＳトランジスタの製
造方法の一例を示す図である。
造方法の一例を示す図である。
【図６】従来公知のＭＯＳトランジスタの一例を示す構
成断面図である。
成断面図である。
１１ Ｐ形基板 ２６ ドレイン・ドリフト領域層 １２ 酸化膜（ＬＯＣＯＳ） １８ 層間膜（絶縁膜） １４ ソース電極 １６ ドレイン電極 １７ ゲート電極 １９，２１ 島状のソース領域 ２７ａ，２７ｂ，２７ｃ 浅い島状Ｐ層（基板１１がＮ
形であればＮ層）
形であればＮ層）
Claims (3)
- 【請求項１】半導体基板と、この基板上に形成したドレ
イン・ドリフト領域層とを備える横型ＭＯＳトランジス
タにおいて、 前記ドレイン・ドリフト領域層の表面に少なくとも２以
上に分割した浅いＰ層またはＮ層を配置したことを特徴
とする高耐圧ＭＯＳトランジスタ。 - 【請求項２】ドレイン・ドリフト領域層表面に配置する
浅いＰ層またはＮ層を、島状またはリング状に多数個と
したことを特徴とする請求項１の高耐圧ＭＯＳトランジ
スタ。 - 【請求項３】半導体基板と、この基板上に形成したドレ
イン・ドリフト領域層とを備える横型ＭＯＳトランジス
タの製造方法であって、 前記ドレイン・ドリフト領域層上に酸化膜およびゲート
電極を形成し、これらの上にマスクとなるフォト・レジ
スト膜を高エネルギーのイオン注入に耐え得る程度厚く
施し、島状の浅いＰ層を形成する位置に対応するフォト
・レジスト膜部分を除いた後、フォト・レジスト膜の上
部よりボロン・イオンをドレイン・ドリフト領域層に注
入し、フォト・レジスト膜を除去すると共に、アニール
により、ドレイン・ドリフト領域層の表面に形成される
島状のＰ層を所定の深さに入るように調整するＭＯＳト
ランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23954695A JPH0982960A (ja) | 1995-09-19 | 1995-09-19 | 高耐圧ｍｏｓトランジスタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23954695A JPH0982960A (ja) | 1995-09-19 | 1995-09-19 | 高耐圧ｍｏｓトランジスタおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0982960A true JPH0982960A (ja) | 1997-03-28 |
Family
ID=17046426
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23954695A Pending JPH0982960A (ja) | 1995-09-19 | 1995-09-19 | 高耐圧ｍｏｓトランジスタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0982960A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100877674B1 (ko) * | 2007-09-12 | 2009-01-08 | 주식회사 동부하이텍 | Ｌｄｍｏｓ 소자 |
| CN103177967A (zh) * | 2011-12-22 | 2013-06-26 | 三星电子株式会社 | 半导体器件及其形成方法 |
-
1995
- 1995-09-19 JP JP23954695A patent/JPH0982960A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100877674B1 (ko) * | 2007-09-12 | 2009-01-08 | 주식회사 동부하이텍 | Ｌｄｍｏｓ 소자 |
| CN103177967A (zh) * | 2011-12-22 | 2013-06-26 | 三星电子株式会社 | 半导体器件及其形成方法 |
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