JPH0982960A - 高耐圧mosトランジスタおよびその製造方法 - Google Patents
高耐圧mosトランジスタおよびその製造方法Info
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Abstract
(57)【要約】
【課題】高耐圧の横型MOSトランジスタを実現する。
【解決手段】半導体基板と、この基板上に形成したドレ
イン・ドリフト領域層とを備える横型MOSトランジス
タにおいて、ドレイン・ドリフト領域層の表面に少なく
とも2以上に分割した浅いP層またはN層を配置する。
イン・ドリフト領域層とを備える横型MOSトランジス
タにおいて、ドレイン・ドリフト領域層の表面に少なく
とも2以上に分割した浅いP層またはN層を配置する。
Description
【0001】
【産業上の利用分野】本発明は、MOSトランジスタに
関し、更に詳しくは表面電界集中を緩和し、より高い耐
圧を有するようにした横型のMOSトランジスタおよび
その製造方法に関する。
関し、更に詳しくは表面電界集中を緩和し、より高い耐
圧を有するようにした横型のMOSトランジスタおよび
その製造方法に関する。
【0002】
【従来の技術】図6は、従来公知のこの種のMOSトラ
ンジスタの一例を示す構成断面図で、例えば、特開昭6
3−314869号公報に開示されている。ここでは、
nチャンネル形を例示している。図において、11はP
形の基板、12はこの基板上に形成された二酸化ケイ素
層、18は絶縁層である。14は基板上11に形成した
ソース電極、16はドレイン電極で、これらはいずれも
二酸化ケイ素層を介して基板11側に延びている。17
は二酸化ケイ素層12の薄い場所上であって、ソース電
極14とドレイン電極16との間に配置されたゲート電
極である。
ンジスタの一例を示す構成断面図で、例えば、特開昭6
3−314869号公報に開示されている。ここでは、
nチャンネル形を例示している。図において、11はP
形の基板、12はこの基板上に形成された二酸化ケイ素
層、18は絶縁層である。14は基板上11に形成した
ソース電極、16はドレイン電極で、これらはいずれも
二酸化ケイ素層を介して基板11側に延びている。17
は二酸化ケイ素層12の薄い場所上であって、ソース電
極14とドレイン電極16との間に配置されたゲート電
極である。
【0003】ソース電極14と基板11との間には、島
状のソース領域19,21が拡散されている。このソー
ス領域は、ソース電極14の下からゲート電17の下側
まで延長している。ドレイン電極16と基板11との間
には、n+形材料の島状ドレイン領域24が基板11内
に拡散するように設けられている。また、このドレイン
領域の隣には、n-形材料の延長ドレイン領域(ドレイ
ン・ドリフト領域層)26が基板11上に拡散またはイ
オン打ち込みにより形成され、ゲート電極17の下まで
延びている。
状のソース領域19,21が拡散されている。このソー
ス領域は、ソース電極14の下からゲート電17の下側
まで延長している。ドレイン電極16と基板11との間
には、n+形材料の島状ドレイン領域24が基板11内
に拡散するように設けられている。また、このドレイン
領域の隣には、n-形材料の延長ドレイン領域(ドレイ
ン・ドリフト領域層)26が基板11上に拡散またはイ
オン打ち込みにより形成され、ゲート電極17の下まで
延びている。
【0004】27は延長ドレイン領域26上に作られた
浅いP層(最上層)で、基板11に接続されるか、また
は、浮遊したままとされる。この浅いP層27は、延長
ドレイン領域26内の電荷を増加させ、トランジスタの
オン抵抗を低減するのに役立っている。なお、浅いP層
27は、基板11の材料がN形の場合には、N層とな
る。
浅いP層(最上層)で、基板11に接続されるか、また
は、浮遊したままとされる。この浅いP層27は、延長
ドレイン領域26内の電荷を増加させ、トランジスタの
オン抵抗を低減するのに役立っている。なお、浅いP層
27は、基板11の材料がN形の場合には、N層とな
る。
【0005】
【発明が解決しようとする課題】しかしながら、このよ
うな構成の従来のMOSトランジスタは、耐圧そのもの
を向上することができない。ここにおいて、本発明は、
延長ドレイン・ドリフト領域層26上に作る浅いP層ま
たはN層をドレイン・ドリフト領域層26の途中で分割
することにより、当該領域表面の電界集中を緩和し、横
型MOSトランジスタの耐圧そのものを向上させること
を目的とする。
うな構成の従来のMOSトランジスタは、耐圧そのもの
を向上することができない。ここにおいて、本発明は、
延長ドレイン・ドリフト領域層26上に作る浅いP層ま
たはN層をドレイン・ドリフト領域層26の途中で分割
することにより、当該領域表面の電界集中を緩和し、横
型MOSトランジスタの耐圧そのものを向上させること
を目的とする。
【0006】
【課題を解決するための手段】このような目的を達成す
る本発明は、半導体基板と、この基板上に例えばエピタ
キシャル層を積み上げ形成したドレイン・ドリフト領域
層とを備える横型MOSトランジスタにおいて、前記ド
レイン・ドリフト領域層表面に少なくとも2以上に分割
された浅いP層またはN層を配置したことを特徴とする
高耐圧MOSトランジスタである。
る本発明は、半導体基板と、この基板上に例えばエピタ
キシャル層を積み上げ形成したドレイン・ドリフト領域
層とを備える横型MOSトランジスタにおいて、前記ド
レイン・ドリフト領域層表面に少なくとも2以上に分割
された浅いP層またはN層を配置したことを特徴とする
高耐圧MOSトランジスタである。
【0007】
【作用】ドレイン・ドリフト領域層の表面に設けた少な
くとも2以上に分割された島状の浅いP層またはN層を
配置すると、ドレイン電極とソース電極間に高い電圧を
印加したとき、各島状部分において小さな電界のピーク
が表れ、印加された電圧を分散して吸収する。これによ
り、横型MOSの耐圧そのものを向上させることができ
る。
くとも2以上に分割された島状の浅いP層またはN層を
配置すると、ドレイン電極とソース電極間に高い電圧を
印加したとき、各島状部分において小さな電界のピーク
が表れ、印加された電圧を分散して吸収する。これによ
り、横型MOSの耐圧そのものを向上させることができ
る。
【0008】
【発明の実施の形態】以下図面を用いて本発明の一実施
例を詳細に説明する。図1は、本発明に係わる高耐圧M
OSトランジスタの構成断面図である。この例において
は、N形の横型MOSトランジスタを例示する。図にお
いて、11はP形基板、26はこの基板上に設けたドレ
イン・ドリフト領域層で、N形のエピタキシャル層を積
み上げて形成してある。12はドレイン・ドリフト領域
層26上に設けた素子間分離のための酸化膜で、例えば
1μm程度の厚さのLOCOS(Local Oxidation of S
ilicon)で形成される。18は層間膜(絶縁膜)で、酸
化膜12上に形成してある。なお、ドレイン・ドリフト
領域層26は、エピタキシャル層を積み上げて形成する
場合の外に、拡散層により形成してもよい。
例を詳細に説明する。図1は、本発明に係わる高耐圧M
OSトランジスタの構成断面図である。この例において
は、N形の横型MOSトランジスタを例示する。図にお
いて、11はP形基板、26はこの基板上に設けたドレ
イン・ドリフト領域層で、N形のエピタキシャル層を積
み上げて形成してある。12はドレイン・ドリフト領域
層26上に設けた素子間分離のための酸化膜で、例えば
1μm程度の厚さのLOCOS(Local Oxidation of S
ilicon)で形成される。18は層間膜(絶縁膜)で、酸
化膜12上に形成してある。なお、ドレイン・ドリフト
領域層26は、エピタキシャル層を積み上げて形成する
場合の外に、拡散層により形成してもよい。
【0009】14は基板上11に形成したソース電極、
16はドレイン電極、17はソース電極14とドレイン
電極16との間に配置されたゲート電極である。高耐圧
MOSトランジスタの特徴として、ドレイン電極16
が、ソース電極14,ゲート電極17から離れて配置さ
れている。ここで、ゲート電極17とドレイン電極16
との間をドレイン・ドリフト領域と呼んでいる。高耐圧
MOSトランジスタが、高い電圧を吸収できるのは、こ
のドレイン・ドリフト領域層に伸びる空乏層によるもの
である。
16はドレイン電極、17はソース電極14とドレイン
電極16との間に配置されたゲート電極である。高耐圧
MOSトランジスタの特徴として、ドレイン電極16
が、ソース電極14,ゲート電極17から離れて配置さ
れている。ここで、ゲート電極17とドレイン電極16
との間をドレイン・ドリフト領域と呼んでいる。高耐圧
MOSトランジスタが、高い電圧を吸収できるのは、こ
のドレイン・ドリフト領域層に伸びる空乏層によるもの
である。
【0010】ソース電極14と基板11との間には、島
状のソース領域19,21が拡散されている。このソー
ス領域は、ソース電極の下からゲート電極17の下側ま
で延長されている。ドレイン電極16と基板11との間
には、n+形材料の島状ドレイン領域24が基板11内
に拡散するように設けられている。以上の構成は、基本
的に図6で示す従来のものと同様である。
状のソース領域19,21が拡散されている。このソー
ス領域は、ソース電極の下からゲート電極17の下側ま
で延長されている。ドレイン電極16と基板11との間
には、n+形材料の島状ドレイン領域24が基板11内
に拡散するように設けられている。以上の構成は、基本
的に図6で示す従来のものと同様である。
【0011】27a,27b,27cは、本発明で特徴
としているドレイン・ドリフト領域層26の表面に設け
た島状の浅いP層(基板11がN形であればN層)で、
少なくとも2以上に分割(この例では3分割)して配置
してある。ここで、島状の浅いP層27は、例えば、濃
度1×1016(/cm3)深さ1μmとしてある。な
お、ドレイン・ドリフト領域層26の濃度2×10
15(/cm3)厚さ4μm、ドレイン電極とソース電極
との間の長さ(ドレイン・ドリフト領域)は50μm程
度としてある。
としているドレイン・ドリフト領域層26の表面に設け
た島状の浅いP層(基板11がN形であればN層)で、
少なくとも2以上に分割(この例では3分割)して配置
してある。ここで、島状の浅いP層27は、例えば、濃
度1×1016(/cm3)深さ1μmとしてある。な
お、ドレイン・ドリフト領域層26の濃度2×10
15(/cm3)厚さ4μm、ドレイン電極とソース電極
との間の長さ(ドレイン・ドリフト領域)は50μm程
度としてある。
【0012】このように構成したMOSトランジスタの
動作を次に説明する。図2は、図1の構成において、ド
レイン電極16とソース電極14との間に高電圧を印加
した時の電界分布を示す図である。ここでは、比較のた
めに、(a)に本発明に係わる構成の場合を、(b)に
分割しない浅いP層を構成した場合を対比して示してい
る。
動作を次に説明する。図2は、図1の構成において、ド
レイン電極16とソース電極14との間に高電圧を印加
した時の電界分布を示す図である。ここでは、比較のた
めに、(a)に本発明に係わる構成の場合を、(b)に
分割しない浅いP層を構成した場合を対比して示してい
る。
【0013】(b)図では、ゲート電極17の直下、ド
レイン電極16の直下の2カ所において電界が集中して
いる。これに対して、(a)図に示す本発明の構造の場
合は、分割した各浅いP層27a,27b,27cの間
において、電位が入り込むために4カ所において電界が
集中し、4つのピークが表れている。これにより、電界
集中が分散されることとなり、ドレイン電圧がより高い
電圧まで耐えうるようになって、耐圧を向上させること
ができる。
レイン電極16の直下の2カ所において電界が集中して
いる。これに対して、(a)図に示す本発明の構造の場
合は、分割した各浅いP層27a,27b,27cの間
において、電位が入り込むために4カ所において電界が
集中し、4つのピークが表れている。これにより、電界
集中が分散されることとなり、ドレイン電圧がより高い
電圧まで耐えうるようになって、耐圧を向上させること
ができる。
【0014】ここで、ドレイン・ドリフト領域層26の
表面に浅いP層を設けることによる効果を説明する。高
耐圧MOSトランジスタのオン抵抗は、ドレイン・ドリ
フト領域層の抵抗で決まる。このドレイン・ドリフト領
域層の単位長さ当たりの抵抗Rdriftは、次式で表
すことができる。
表面に浅いP層を設けることによる効果を説明する。高
耐圧MOSトランジスタのオン抵抗は、ドレイン・ドリ
フト領域層の抵抗で決まる。このドレイン・ドリフト領
域層の単位長さ当たりの抵抗Rdriftは、次式で表
すことができる。
【0015】 Rdrift={1/qμNエピ}・{Ld/Tエピ} ただし、qは、素電荷 μは、Si中の電子の移動度 Nエピは、ドレイン・ドリフト領域層26をエピタキシ
ャル成長させて形成した場合のエピタキシャル濃度 Ldは、ドレイン・ドリフト領域層の長さ Tエピは、ドレイン・ドリフト領域層26をエピタキシ
ャル成長させて形成した場合のエピタキシャル層厚さ 従って、MOSトランジスタのオン抵抗を下げるために
は、エピタキシャル濃度Nエピを濃く(大きく)すれば
よいが、これを濃くするとドレイン・ドリフト領域層内
の空乏層の伸びが悪くなり、耐圧が落ちてしまう。ドレ
イン・ドリフト領域層の表面に浅いP層を設けると、ド
レイン・ドリフト領域層内の空乏層は伸びやすくなり、
エピタキシャル濃度Nエピを濃くしても、高耐圧を吸収
することができるのである。
ャル成長させて形成した場合のエピタキシャル濃度 Ldは、ドレイン・ドリフト領域層の長さ Tエピは、ドレイン・ドリフト領域層26をエピタキシ
ャル成長させて形成した場合のエピタキシャル層厚さ 従って、MOSトランジスタのオン抵抗を下げるために
は、エピタキシャル濃度Nエピを濃く(大きく)すれば
よいが、これを濃くするとドレイン・ドリフト領域層内
の空乏層の伸びが悪くなり、耐圧が落ちてしまう。ドレ
イン・ドリフト領域層の表面に浅いP層を設けると、ド
レイン・ドリフト領域層内の空乏層は伸びやすくなり、
エピタキシャル濃度Nエピを濃くしても、高耐圧を吸収
することができるのである。
【0016】図3は、本発明の他の実施例を示す構成図
で、(a)は平面図、(b)は(a)図におけるA−B
断面図である。この実施例においては、ドレイン・ドリ
フト領域層26の表面に配置する浅いP層(またはN
層)を、同心円のリング状に多数個配置させた島状とし
ものである。
で、(a)は平面図、(b)は(a)図におけるA−B
断面図である。この実施例においては、ドレイン・ドリ
フト領域層26の表面に配置する浅いP層(またはN
層)を、同心円のリング状に多数個配置させた島状とし
ものである。
【0017】ここで、ドレイン領域は、円の中心位置に
配置され、ドレイン・ドリフト領域を隔ててゲート・ソ
ース領域がリング状に配置されている。ドレイン・ドリ
フト領域層の表面に設けられた島状の浅いP層は、ここ
では、各島が中心から放射状に並ぶように配置されてい
るが、各島が交互に並ぶように配置してもよいし、ま
た、一つの島がリング状に繋がるような配置でもよい。
配置され、ドレイン・ドリフト領域を隔ててゲート・ソ
ース領域がリング状に配置されている。ドレイン・ドリ
フト領域層の表面に設けられた島状の浅いP層は、ここ
では、各島が中心から放射状に並ぶように配置されてい
るが、各島が交互に並ぶように配置してもよいし、ま
た、一つの島がリング状に繋がるような配置でもよい。
【0018】このような構成とすることにより、ドレイ
ン・ドリフト領域において、各島状の浅いP層部分で電
界のピークが表れ、電界がより多数の部分において分散
されることとなる。図4は、本発明の他の実施例を示す
構成断面図である。ここでは、P形基板11上にCMO
S部と高耐圧MOS部とを混載させて構成したものであ
る。CMOS部は、論理回路が形成され、高耐圧MOS
部は主としてそのスイッチ回路が形成される。
ン・ドリフト領域において、各島状の浅いP層部分で電
界のピークが表れ、電界がより多数の部分において分散
されることとなる。図4は、本発明の他の実施例を示す
構成断面図である。ここでは、P形基板11上にCMO
S部と高耐圧MOS部とを混載させて構成したものであ
る。CMOS部は、論理回路が形成され、高耐圧MOS
部は主としてそのスイッチ回路が形成される。
【0019】このような構成によれば、スイッチ回路が
形成されたMOS部において、高電圧を吸収することが
できるので、論理回路が形成されるCMOS部側に高い
電圧が加わらなくなる。また、MOS部は、分割して設
けた島状のP層27による作用により、高耐圧化と低オ
ン抵抗化が実現しているので、ゲート・オンの時の電力
ロスが少なく、MOS部のオン抵抗を低減することがで
きる。
形成されたMOS部において、高電圧を吸収することが
できるので、論理回路が形成されるCMOS部側に高い
電圧が加わらなくなる。また、MOS部は、分割して設
けた島状のP層27による作用により、高耐圧化と低オ
ン抵抗化が実現しているので、ゲート・オンの時の電力
ロスが少なく、MOS部のオン抵抗を低減することがで
きる。
【0020】図5は、本発明に係わる高耐圧MOSトラ
ンジスタの製造方法の一例を示す図である。ここでは、
本発明において特徴としている、ドレイン・ドリフト領
域層の表面に島状のP層を形成する工程より後の工程を
示している。(a)は、酸化膜(LOCOS)12にゲ
ート電極17を形成した状態を示している。この状態に
おいて、酸化膜(LOCOS)12およびゲート電極1
7上にマスクとなるフォト・レジスト膜31を施し、
(b)に示すように、島状の浅いP層を形成する位置に
対応するフォト・レジスト膜部分を除去する。フォト・
レジスト膜31の厚さは、高エネルギーのイオン注入に
耐え得る程度厚く、例えば、通常より3倍程度の厚さと
してある。
ンジスタの製造方法の一例を示す図である。ここでは、
本発明において特徴としている、ドレイン・ドリフト領
域層の表面に島状のP層を形成する工程より後の工程を
示している。(a)は、酸化膜(LOCOS)12にゲ
ート電極17を形成した状態を示している。この状態に
おいて、酸化膜(LOCOS)12およびゲート電極1
7上にマスクとなるフォト・レジスト膜31を施し、
(b)に示すように、島状の浅いP層を形成する位置に
対応するフォト・レジスト膜部分を除去する。フォト・
レジスト膜31の厚さは、高エネルギーのイオン注入に
耐え得る程度厚く、例えば、通常より3倍程度の厚さと
してある。
【0021】次に、(c)に示すように、フォト・レジ
スト膜の上部よりボロン・イオンをドレイン・ドリフト
領域層26に注入する。ここでのイオン注入は、酸化膜
12を介して行われるので高エネルギー注入となる。続
いて、フォト・レジスト膜31を除去すると共に、アニ
ールにより、ドレイン・ドリフト領域層26の表面に形
成される島状のP層27が所定の深さ(例えば、1μ
m)に入るように調整する。
スト膜の上部よりボロン・イオンをドレイン・ドリフト
領域層26に注入する。ここでのイオン注入は、酸化膜
12を介して行われるので高エネルギー注入となる。続
いて、フォト・レジスト膜31を除去すると共に、アニ
ールにより、ドレイン・ドリフト領域層26の表面に形
成される島状のP層27が所定の深さ(例えば、1μ
m)に入るように調整する。
【0022】前述した(b)〜(d)の各工程は、、酸
化膜(LOCOS)12やP−BASEのアニールの形
成後に行うことで、島状P層27がドレイン・ドリフト
領域層に深く入りすぎるのを防ぐことができる。
化膜(LOCOS)12やP−BASEのアニールの形
成後に行うことで、島状P層27がドレイン・ドリフト
領域層に深く入りすぎるのを防ぐことができる。
【0023】
【発明の効果】以上詳細に説明したように、本発明によ
れば、ドレイン・ドリフト領域層(NあるいはPエピタ
キシャル層,拡散層)の表面に複数個に分割される島状
P層(N層)を配置することで、ドレイン・ドリフト領
域での電界が分散され、高耐圧の横型MOSトランジス
タを実現することができる。
れば、ドレイン・ドリフト領域層(NあるいはPエピタ
キシャル層,拡散層)の表面に複数個に分割される島状
P層(N層)を配置することで、ドレイン・ドリフト領
域での電界が分散され、高耐圧の横型MOSトランジス
タを実現することができる。
【0024】本発明に係わるMOSトランジスタは、ス
イッチング電源や固体半導体リレー(SSR)など、瞬
時に高い電圧が印加されるような部分に用いて、特に効
果がある。
イッチング電源や固体半導体リレー(SSR)など、瞬
時に高い電圧が印加されるような部分に用いて、特に効
果がある。
【図1】本発明に係わる高耐圧MOSトランジスタの構
成断面図である。
成断面図である。
【図2】図1の構成においてドレイン電極16とソース
電極14との間に高電圧を印加した時の電界分布を示す
図である。
電極14との間に高電圧を印加した時の電界分布を示す
図である。
【図3】本発明の他の実施例を示す構成図で、(a)は
平面図、(b)は(a)図におけるA−B断面図であ
る。
平面図、(b)は(a)図におけるA−B断面図であ
る。
【図4】本発明の他の実施例を示す構成断面図である。
【図5】本発明に係わる高耐圧MOSトランジスタの製
造方法の一例を示す図である。
造方法の一例を示す図である。
【図6】従来公知のMOSトランジスタの一例を示す構
成断面図である。
成断面図である。
11 P形基板 26 ドレイン・ドリフト領域層 12 酸化膜(LOCOS) 18 層間膜(絶縁膜) 14 ソース電極 16 ドレイン電極 17 ゲート電極 19,21 島状のソース領域 27a,27b,27c 浅い島状P層(基板11がN
形であればN層)
形であればN層)
Claims (3)
- 【請求項1】半導体基板と、この基板上に形成したドレ
イン・ドリフト領域層とを備える横型MOSトランジス
タにおいて、 前記ドレイン・ドリフト領域層の表面に少なくとも2以
上に分割した浅いP層またはN層を配置したことを特徴
とする高耐圧MOSトランジスタ。 - 【請求項2】ドレイン・ドリフト領域層表面に配置する
浅いP層またはN層を、島状またはリング状に多数個と
したことを特徴とする請求項1の高耐圧MOSトランジ
スタ。 - 【請求項3】半導体基板と、この基板上に形成したドレ
イン・ドリフト領域層とを備える横型MOSトランジス
タの製造方法であって、 前記ドレイン・ドリフト領域層上に酸化膜およびゲート
電極を形成し、これらの上にマスクとなるフォト・レジ
スト膜を高エネルギーのイオン注入に耐え得る程度厚く
施し、島状の浅いP層を形成する位置に対応するフォト
・レジスト膜部分を除いた後、フォト・レジスト膜の上
部よりボロン・イオンをドレイン・ドリフト領域層に注
入し、フォト・レジスト膜を除去すると共に、アニール
により、ドレイン・ドリフト領域層の表面に形成される
島状のP層を所定の深さに入るように調整するMOSト
ランジスタの製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23954695A JPH0982960A (ja) | 1995-09-19 | 1995-09-19 | 高耐圧mosトランジスタおよびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23954695A JPH0982960A (ja) | 1995-09-19 | 1995-09-19 | 高耐圧mosトランジスタおよびその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0982960A true JPH0982960A (ja) | 1997-03-28 |
Family
ID=17046426
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP23954695A Pending JPH0982960A (ja) | 1995-09-19 | 1995-09-19 | 高耐圧mosトランジスタおよびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0982960A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100877674B1 (ko) * | 2007-09-12 | 2009-01-08 | 주식회사 동부하이텍 | Ldmos 소자 |
CN103177967A (zh) * | 2011-12-22 | 2013-06-26 | 三星电子株式会社 | 半导体器件及其形成方法 |
-
1995
- 1995-09-19 JP JP23954695A patent/JPH0982960A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100877674B1 (ko) * | 2007-09-12 | 2009-01-08 | 주식회사 동부하이텍 | Ldmos 소자 |
CN103177967A (zh) * | 2011-12-22 | 2013-06-26 | 三星电子株式会社 | 半导体器件及其形成方法 |
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