JPS6381970A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6381970A JPS6381970A JP61225944A JP22594486A JPS6381970A JP S6381970 A JPS6381970 A JP S6381970A JP 61225944 A JP61225944 A JP 61225944A JP 22594486 A JP22594486 A JP 22594486A JP S6381970 A JPS6381970 A JP S6381970A
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の高耐圧化技術に関し、主にバイポ
ーラ・ＣＭＯ３（相補形絶縁ゲート素子）ＩＣ（半導体
集積回路装置）を対象とする。
ーラ・ＣＭＯ３（相補形絶縁ゲート素子）ＩＣ（半導体
集積回路装置）を対象とする。
バイポーラＩＣは高速化、高乗積化の傾向にあり、これ
を実現する手段として微細化技術や選択酸化膜を使う自
己整合化技術が進められている。
を実現する手段として微細化技術や選択酸化膜を使う自
己整合化技術が進められている。
これに伴いプロセスの複雑さと耐圧低下が問題となっ℃
いる。（日経マグロウヒル社発行ＮＩＫＫＥＩＥＬＥＣ
ＴＲＯＮＩＣ８１９８３年６．２０ｐ、 １７９−本発
明者により、かねてから検討が′ｆ″′ｒめられている
技術があって、一つの基板にバイポーラＩＣと０ＭＯＳ
ＩＣを共存させるバイポーラＣＭＯ３ＩＣについても同
様の傾向にあり、特に、微小化に伴っ℃耐圧に限界のあ
ることが判り１きた。
いる。（日経マグロウヒル社発行ＮＩＫＫＥＩＥＬＥＣ
ＴＲＯＮＩＣ８１９８３年６．２０ｐ、 １７９−本発
明者により、かねてから検討が′ｆ″′ｒめられている
技術があって、一つの基板にバイポーラＩＣと０ＭＯＳ
ＩＣを共存させるバイポーラＣＭＯ３ＩＣについても同
様の傾向にあり、特に、微小化に伴っ℃耐圧に限界のあ
ることが判り１きた。
バイポーラＣＭＯＳＩＣにおい℃、特にバイポーラ素子
のベース・コレクタ接合耐圧はＩＣの電圧上限を決定す
るものであるが、現在の寸法（５μｍ）ではＢｖｃＢｏ
は４０Ｖが限界である。これ以上に耐圧を高める手段と
し１ベ一ス接合の曲率を大きくすることが必要である。
のベース・コレクタ接合耐圧はＩＣの電圧上限を決定す
るものであるが、現在の寸法（５μｍ）ではＢｖｃＢｏ
は４０Ｖが限界である。これ以上に耐圧を高める手段と
し１ベ一ス接合の曲率を大きくすることが必要である。
本発明は上記した問題点を克服するためになされたもの
であり、その目的とするところは、０ＭＯＳＩＣと共存
するバイポーラ素子を有する半導体装置において、その
プロセスを特に増加することなく耐圧を向上させること
にある。
であり、その目的とするところは、０ＭＯＳＩＣと共存
するバイポーラ素子を有する半導体装置において、その
プロセスを特に増加することなく耐圧を向上させること
にある。
本発明の前記ならびにそのほかの目的と新規な特徴を丁
、本明細書の記述および添付図面からあきらかになろう
。
、本明細書の記述および添付図面からあきらかになろう
。
不断において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記のとおりである。
を簡単に説明すれば下記のとおりである。
丁なわち、一つの半導体基体の一主表面に選択的に形成
された半導体酸化膜により相互に電気的に分２されたい
くつかの島領域を有し、このうち一つの島領域にはバイ
ポーラｎｐｎ）ランジスタを形成し、他の一つの島領域
にはｐウェル表面にｎチ・、・ネルＭＯＳＦＥＴを形成
する半導体装置において、上記ｎｐｎ）ランジスタのベ
ースとなるｐ層周辺にそって上記ｎチャネルＭＯＳＦＥ
Ｔ周辺のチャネルスト７７２層形成と同時電界集中防止
のためのｐ層を形成するものである。
された半導体酸化膜により相互に電気的に分２されたい
くつかの島領域を有し、このうち一つの島領域にはバイ
ポーラｎｐｎ）ランジスタを形成し、他の一つの島領域
にはｐウェル表面にｎチ・、・ネルＭＯＳＦＥＴを形成
する半導体装置において、上記ｎｐｎ）ランジスタのベ
ースとなるｐ層周辺にそって上記ｎチャネルＭＯＳＦＥ
Ｔ周辺のチャネルスト７７２層形成と同時電界集中防止
のためのｐ層を形成するものである。
上記した手段によれば、従来のバイポーラＭＯＳプロセ
スをかえることなくバイポーラ部の耐圧を有効に高める
ことができ、前記目的を達成できる。
スをかえることなくバイポーラ部の耐圧を有効に高める
ことができ、前記目的を達成できる。
〔実施例１〕
第１図乃至第８図は本発明の一実施例を示すものであっ
て一つの基板にバイポーラｎｐｎトランジスタとＣ−Ｍ
ＯＳＦＥＴとを共存させるプロセスの工程断面図である
。
て一つの基板にバイポーラｎｐｎトランジスタとＣ−Ｍ
ＯＳＦＥＴとを共存させるプロセスの工程断面図である
。
（１）サブストレートとしＣｐ−型Ｓｉ基板１を用意し
、その表面にｎ＋埋込層２及びアイソレーション埋込ｐ
／Δ３形成のための５ｂ−Ｂイオン打込みを行う（第１
図）。
、その表面にｎ＋埋込層２及びアイソレーション埋込ｐ
／Δ３形成のための５ｂ−Ｂイオン打込みを行う（第１
図）。
（２）エピタキシャル技術により全面にｎ−８ｉ層４を
厚く形成し、ｎ＋埋込層２を埋めこむとともに、アイソ
レーションのための２層３をわき上らせる（第２図）。
厚く形成し、ｎ＋埋込層２を埋めこむとともに、アイソ
レーションのための２層３をわき上らせる（第２図）。
（３１）ピタキシャルｎ−層４表面よりＢイオン打込み
、拡散してアイソレーン３フ２層５を形成することンζ
より、バイポーラ素子のための島領域Ｉ・ＣＭ、 ＯＳ
素子のための島領域■に分離する。
、拡散してアイソレーン３フ２層５を形成することンζ
より、バイポーラ素子のための島領域Ｉ・ＣＭ、 ＯＳ
素子のための島領域■に分離する。
島ｊ自斌ＩＩの一部にはｎチャネル素子のためにｐウェ
ル６を形成する（第３図）。
ル６を形成する（第３図）。
（４）エピタキシャルＳｉ層４表面にうすい酸化膜７を
介して選択酸化マスクのための窒化膜（ＳｉＮ）８をホ
トレジスト９を用いて形成する（第４図）。
介して選択酸化マスクのための窒化膜（ＳｉＮ）８をホ
トレジスト９を用いて形成する（第４図）。
（５） ＮＦインプラのためのホトレジストマスク１
０を形成し、このホトレジストマスク１０と窒化膜８′
？：マスクにＢをイオン打込みする（第５図）。
０を形成し、このホトレジストマスク１０と窒化膜８′
？：マスクにＢをイオン打込みする（第５図）。
（６） この状態で選択酸化を行って厚い酸化膜（Ｌ
ＯＣＯ８）１１を形成し、このとき同時に、領域■の１
．′、１辺部にそって電流集中防止用のｐ＃１２を形成
し７、領域■のｐウェル６周辺部に七つ℃チャネルスト
ッパ用ｐ／１１３を形成する（第６図）。
ＯＣＯ８）１１を形成し、このとき同時に、領域■の１
．′、１辺部にそって電流集中防止用のｐ＃１２を形成
し７、領域■のｐウェル６周辺部に七つ℃チャネルスト
ッパ用ｐ／１１３を形成する（第６図）。
（力 江域■の表面にＣＭＯＳＦＥＴのための絶縁ゲー
ト１４を形成する。次いで、領域工のｎ層表面にベース
となるｐ拡散層（ＢＲ拡散）１５を自己整合により形成
する一方、領域■のｎ層表面にｐチャネルＭＯＳ素子の
ためのソース・ビレ４フ９層１６を自己整合により形成
する（＠７図）。
ト１４を形成する。次いで、領域工のｎ層表面にベース
となるｐ拡散層（ＢＲ拡散）１５を自己整合により形成
する一方、領域■のｎ層表面にｐチャネルＭＯＳ素子の
ためのソース・ビレ４フ９層１６を自己整合により形成
する（＠７図）。
（８）領域工のベース表面の一部にエミッタｎ＋層１７
を選択拡散し、領域Ｉのｐウェル６表面にｎチャネルＭ
ＯＳ素子のためのソース・ドレインｎ層１８を自己整合
的に形成する。このあと、第９図に示すように領域工の
ｎ＋埋込層２を共有する隣接の領域にコレクタ取出しの
ためのｎ＋拡散（ＣＮ拡散）１９を行う。最後にＣＶＤ
−８ｌＯｔ。
を選択拡散し、領域Ｉのｐウェル６表面にｎチャネルＭ
ＯＳ素子のためのソース・ドレインｎ層１８を自己整合
的に形成する。このあと、第９図に示すように領域工の
ｎ＋埋込層２を共有する隣接の領域にコレクタ取出しの
ためのｎ＋拡散（ＣＮ拡散）１９を行う。最後にＣＶＤ
−８ｌＯｔ。
ＰＳＧ等によるパッシベーション膜２０を施し、コンタ
クトホトエッチを行った後、Ａ！蒸着、パターニング工
程を経℃各素子の電極（配線）２１を形成しバイポーラ
ＣＭＯＳＩＣを完成する。
クトホトエッチを行った後、Ａ！蒸着、パターニング工
程を経℃各素子の電極（配線）２１を形成しバイポーラ
ＣＭＯＳＩＣを完成する。
このようにして製造されたバイポーラｎｐｎ素子・ＣＭ
ＯＳ素子共存の半導体装置においては下記理由によりそ
の効果が得られる。
ＯＳ素子共存の半導体装置においては下記理由によりそ
の効果が得られる。
（１）バイポーラｎｐｎトランジスタにおいて、ベース
・コレクタ接合の周辺部にそって９層１２が設けられる
ことにより、ベース接合表面部での曲率が太き（なり、
電界集中をなくし、バイポーラ部の耐圧を現状の４０Ｖ
から１００Ｖに大幅に向上できる。このことにより使用
電圧が１００Ｖの製品まてバイポーラ・ＣＭＯＳプロセ
スを適用できることになる。
・コレクタ接合の周辺部にそって９層１２が設けられる
ことにより、ベース接合表面部での曲率が太き（なり、
電界集中をなくし、バイポーラ部の耐圧を現状の４０Ｖ
から１００Ｖに大幅に向上できる。このことにより使用
電圧が１００Ｖの製品まてバイポーラ・ＣＭＯＳプロセ
スを適用できることになる。
（２）バイポーラ素子周辺部の９層１２はＣＭＯＳＦＥ
ＴＫおけるｐウェル周辺のチャネルスト７７９層１２の
形成と同時に形成するものであるから、従来のプロセス
にマスクパターンの一部を変えるのみで実現できる。こ
のことにより半導体装置の製造法とし℃プロセスを複雑
化することなく、コスト節減の効果をもたらすものであ
る。
ＴＫおけるｐウェル周辺のチャネルスト７７９層１２の
形成と同時に形成するものであるから、従来のプロセス
にマスクパターンの一部を変えるのみで実現できる。こ
のことにより半導体装置の製造法とし℃プロセスを複雑
化することなく、コスト節減の効果をもたらすものであ
る。
〔実施仏２〕
第１０図は本発明の他の実施例を示すものであっ℃、一
つの基板にラテラルｐｎｐ）ランジスタとＣ〜・：Ｖ
ＯＳ Ｆ Ｅ Ｔを共存させた半導体装置の縦断面図で
ある。
つの基板にラテラルｐｎｐ）ランジスタとＣ〜・：Ｖ
ＯＳ Ｆ Ｅ Ｔを共存させた半導体装置の縦断面図で
ある。
領ｄｘにおい℃、２２はラテラルｐｎｐトランジスタの
コレクタとなるｐ拡散層である。このコレフタル１２２
０周辺部にはアイソレージ賃ン酸化膜の一部にがかるよ
５に電界集中防止用９層１２が設けられる。
コレクタとなるｐ拡散層である。このコレフタル１２２
０周辺部にはアイソレージ賃ン酸化膜の一部にがかるよ
５に電界集中防止用９層１２が設けられる。
２３はエミッタとなるｐ拡散層である。２４はベース取
出し部となるｎ＋拡散層ＣＣＮ層）である。
出し部となるｎ＋拡散層ＣＣＮ層）である。
領域ＩにはｐチャネルＭＯＳＦＥＴ及びｎチャネルＭＯ
３ＦＥＴが形成され、これらは実施例１で説明した第９
図のものと同一であり、共通の指示記号を用いである。
３ＦＥＴが形成され、これらは実施例１で説明した第９
図のものと同一であり、共通の指示記号を用いである。
領域工のコレフタル層周辺の電界集中防止用９層１２は
領域ＩのｎチャネルＭＯＳＦＥＴの周辺部のチャネルス
ト７７９層１３と同時に形成される。
領域ＩのｎチャネルＭＯＳＦＥＴの周辺部のチャネルス
ト７７９層１３と同時に形成される。
このような半導体装置における耐圧向上の効果は実施例
で述べたものと全く同様である。
で述べたものと全く同様である。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能である。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能である。
たとえば、実施例１．２で説明した領域ＩＩＫおい℃、
ｐチャネルＭＯＳＦＥＴの形成されるエピタキシャルｎ
−層にｎウェルを形成し、さらにｎウニＩし周辺部にチ
ャネルストッパのためのｎ層を形成してもよい。
ｐチャネルＭＯＳＦＥＴの形成されるエピタキシャルｎ
−層にｎウェルを形成し、さらにｎウニＩし周辺部にチ
ャネルストッパのためのｎ層を形成してもよい。
Ｃ−ＭＯＳＦＥＴはｎチャネルＭ ＯＳ Ｆ Ｅ Ｔ単
独のものであってもよい。
独のものであってもよい。
本〆において開示される発明のうち代表的なものにさっ
て得られる効果を簡単に説明すれば下記のとおりである
。
て得られる効果を簡単に説明すれば下記のとおりである
。
すなわち、バイポーラ・ＣＭＯＳＩＣにおいて、バイポ
ーラ部耐圧を向上し、使用電圧が１００Ｖの１品を提供
することができる。
ーラ部耐圧を向上し、使用電圧が１００Ｖの１品を提供
することができる。
本発明は微細化されてしかも耐圧に丁ぐれたパワーＩＣ
，産業用ＩＣを実現できる。
，産業用ＩＣを実現できる。
停止図乃至第８図は本発明の一実施例を示すバイ＞ｊζ
−ラＣ−ＭＯＳＩＣプロセスの工程断面図である。 第９図はバイポーラＣＭＯＳＩＣの完成断面図である。 第１０図は本発明の他の一実施倒を示すラテラ）Ｌｚｐ
ｎｐトランジスターＣＭＯＳＦＥＴ共存ＩＣの断面図で
ある。 １・・・ｐ−Ｓ ｉ基板、２・・・ｎ＋埋込層、３・・
・アイ７ｖ−シ、ンｐ＋埋込層、４・・・エピタキシャ
ルｎ−８ｉ層、５・・・アイソレーションｐ層、６・・
・ｐウェル、７・・・酸化膜、８・・・シリコン窒化膜
、９・・・ホトレジスト、１０・・・ホトレジストマス
ク、１１・・・選択酸化膜（ＬＯＣＯ８）、１２・・・
電界集中防止ｐ層、１３・・・チャネルスト７７２層、
１４・・・絶縁ゲート、１５・・・ベースｐ層、１６・
・・ソース・ビレ４フ９層、１７・・・エミッタｎ＋層
、１８・・・ソース・ドレインｎ＋層。 第 １ 図 第 ２ 図 ン 第 ３ 図
−ラＣ−ＭＯＳＩＣプロセスの工程断面図である。 第９図はバイポーラＣＭＯＳＩＣの完成断面図である。 第１０図は本発明の他の一実施倒を示すラテラ）Ｌｚｐ
ｎｐトランジスターＣＭＯＳＦＥＴ共存ＩＣの断面図で
ある。 １・・・ｐ−Ｓ ｉ基板、２・・・ｎ＋埋込層、３・・
・アイ７ｖ−シ、ンｐ＋埋込層、４・・・エピタキシャ
ルｎ−８ｉ層、５・・・アイソレーションｐ層、６・・
・ｐウェル、７・・・酸化膜、８・・・シリコン窒化膜
、９・・・ホトレジスト、１０・・・ホトレジストマス
ク、１１・・・選択酸化膜（ＬＯＣＯ８）、１２・・・
電界集中防止ｐ層、１３・・・チャネルスト７７２層、
１４・・・絶縁ゲート、１５・・・ベースｐ層、１６・
・・ソース・ビレ４フ９層、１７・・・エミッタｎ＋層
、１８・・・ソース・ドレインｎ＋層。 第 １ 図 第 ２ 図 ン 第 ３ 図
Claims (1)
- 【特許請求の範囲】 １、一つの半導体基体の一主表面に選択的に形成された
酸化膜により相互に電気的に分離されたいくつかの島領
域を有し、このうち一つの島領域にはバイポーラ半導体
素子が形成され、他の一つの島領域にはｐウェル表面に
ｎチャネルＭＯＳ素子が形成された上記ｎｐｎ素子のベ
ースとなるｐ層周辺部には上記ｎチャネルＭＯＳ素子の
周辺部のチャネルストッパと同時に形成されたｐ層が電
界集中防止層として形成されていることを特徴とする半
導体装置。 ２、上記ｎチャネルＭＯＳ素子は他の一つの島領域に形
成されたｐチャネルＭＯＳ素子と相補的に接続されてい
る特許請求の範囲第１項に記載の半導体装置。 ３、一つの半導体基体の一主表面に選択的に形成された
半導体酸化膜により分離されたいくつかの島領域を有し
、このうち一つの島領域にはラテラルｐｎｐ半導体素子
が形成され、他の一つの島領域にはｐウェル表面にｎチ
ャネルＭＯＳ素子が形成された半導体装置であって、上
記ラテラルｐｎｐ素子のコレクタとなるｐ層の周辺部に
は上記ｎチャネルＭＯＳ素子の周辺部のチャネルストッ
パと同時に形成されたｐ層が電界集中防止層として形成
されていることを特徴とする半導体装置。 ４、半導体基体の表面を選択的に酸化していくつかの島
領域に分離し、一つの島領域表面にはバイポーラｎｐｎ
素子を形成し、他の一つの島領域はｐウェルとしてその
表面にｎチャネルＭＯＳ素子を形成するにあたって、上
記選択酸化の前に上記バイポーラｎｐｎ素子のベースと
なるｐ層周辺部と上記ｎチャネルＭＯＳ素子周辺部に耐
圧防止層のためのアクセプタを導入することを特徴とす
る半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61225944A JP2635961B2 (ja) | 1986-09-26 | 1986-09-26 | 半導体装置の製造方法 |
| US07/358,525 US5017996A (en) | 1986-09-26 | 1989-05-30 | Semiconductor device and production method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61225944A JP2635961B2 (ja) | 1986-09-26 | 1986-09-26 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6381970A true JPS6381970A (ja) | 1988-04-12 |
| JP2635961B2 JP2635961B2 (ja) | 1997-07-30 |
Family
ID=16837341
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61225944A Expired - Fee Related JP2635961B2 (ja) | 1986-09-26 | 1986-09-26 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5017996A (ja) |
| JP (1) | JP2635961B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5099303A (en) * | 1990-04-03 | 1992-03-24 | Oki Electric Industry Co., Ltd. | BiCMOS integrated circuit with shallow n-wells |
| US5198374A (en) * | 1990-04-03 | 1993-03-30 | Oki Electric Industry Co., Ltd. | Method of making biCMOS integrated circuit with shallow N-wells |
| WO2006137197A1 (ja) * | 2005-06-23 | 2006-12-28 | Rohm Co., Ltd | 半導体集積回路装置及びこれを用いたレギュレータ |
| JP2010050219A (ja) * | 2008-08-20 | 2010-03-04 | Oki Semiconductor Co Ltd | 半導体装置及びその製造方法 |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
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