JPS5955052A - 半導体集積回路装置の製造方法 - Google Patents

半導体集積回路装置の製造方法

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JPS5955052A
JPS5955052A JP57164840A JP16484082A JPS5955052A JP S5955052 A JPS5955052 A JP S5955052A JP 57164840 A JP57164840 A JP 57164840A JP 16484082 A JP16484082 A JP 16484082A JP S5955052 A JPS5955052 A JP S5955052A
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semiconductor layer
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Hitachi Ltd
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明扛バイポーラトランジスタど絶縁ゲート型電界効
果トランジスＡ（Ｍｏａ　　”ＦＦ１Ｔ　）と紫共存さ
せたバイポーラ−金Ｓ酸化物半導体（Ｂ　、１゜−ＭＣ
Ｉ）半導体集積回路装置（以下工Ｃと称丁〕に関するも
のである。　　　　・　　　　・　　・一つの半導体基
体上にバイポーラトランジスタとｎチャネルＭＯ８ＦＥ
Ｔ　、ＳるいはコンプリメンタリＭＯＳ　　ＦＲｉＴ　
（０−ＭＯＳ）ｆ共存させる場合のプロセスとして、（
１）ｐ型Ｓ１（シリコン）基板の十に一部でｎ　型狸込
層牙つくってｎ型ｓ１層〒エビタキシーヤル成長させ、
このｎ型８１層の表面からの＾濃度のＢ（ボロン）拡散
によっチ一部ではＰ型基板に達するアイソレーションＰ
型拡散層？つぐってｎ型Ｓ１層ケｂ〈っかの電気的に分
離さ１また島領域とし、他の一部では同じく低濃度のＢ
拡散ＶＣよって深１ｗｐ型つェル盆形成し、このウェル
衣面ＫｎチャネルＭＯ８素子”ｚｆＶ！、成するととも
にｎ型８１層の島領域にｐチャネルＭＯ８素子やバイポ
ーラｎｐｎ）ランジスタ【形成下るフ゛ロセス、（２）
土６己プロセスのうちアイソレーションｐ型拡散層に選
択酸化膜？併用するプロセス等が本願発明者等によって
考えられていた。
しかし、これらのプロセス（１）　、　（２）Ｕエミッ
タ深σ５μｍ程度のバイポーラ素子ｋＭＴる、エピタキ
シャルｎ型８１層の〜さが１０μｍ程度又はそれ以上の
Ｂｉ−ＭＯ８ＩＣの場合に問題ないが、Ｂｉ、−ＭＯ８
工０におけるバイポーラ）・ランジスタの高速化？ねら
ったｍＭ（どのため、エピタキシャル８１層の埋さが１
．５〜！５ｐｍと薄くなった場合に、ｎ　型埋込層から
エピタキシャル８１層内への「わき上り」拡散が問題に
なる。
丁なわちｐ型ウェルば、ウェル主面に形成式れるｎ−チ
ャネルＭＯＥＩＦＥＴのソースドレイン耐圧に＆つため
にある程度、深く（エピタキシャル層くらいの深さ）つ
くりこｌなくてはならな込が、ｐ型ウェルの表面不純物
濃度はＭＯ８ＦｆｆｉＴのｖｔｈ　（Ｌきい車圧）ｒ決
定するため、高濃度拡散することは望’Ｅｌ、＜なく、
その形成にあっては低濃度（ＯＢ”＝　ＬＸｌｏ”６ｎ
’　）かつ尚温度（１２００℃）で４〜６時間と長い時
間ｒかけて拡散処理する必要かめる。その際にｎ　型埋
め込み層のｎ型不純物（Ｊ）、Ｐなど）がエピタキシャ
ル層中に約３．５μｍも湧き上り拡散し、この部分の表
面にＦＡｌｔｕ　ｎ　ｐ　ｎ　）ランジスタ？形成する
場合にコレクタ・ベース間耐圧が低下することになる。
それゆえ、実際にはｎ型埋込み層の湧き上り？考慮する
とエピタキシャル層厚さは７μｍが限界で、それ以下の
埋δでＢｉ−ＭＯ８工Ｃｔ形成してバイポーラトランジ
スタ紫高速化することは困難でめった。
本発明は、上記した問題音解決するためになされたもの
でありその第１の目的に、倣動化された高速バイポーラ
トランジスタ荀共存葛せることが可能なＭＯＳ　ＦＩＴ
　盆１ｉｌｉ’する工Ｃｒ提供することにあり、第２の
目的は、高速かつ高果槓化ケ図っ７（Ｂｉ−ＭＯ８工Ｃ
の製造方法ｒ提供することにおる。以下、本発明？いく
つかの実施列にそって詳述する。
実施例 第１図乃キ第７図はＢｌ−ＣＭＯＢ・工Ｃの製造プロセ
スに本発明７通用した場合の一実施的における賛部の形
ａｈ前記の工程（１１〜（７）にそって工程断面図で示
すものである。
（１）高比抵抗のｐ−型８１基扱（サブストレート）１
紮用意し、第１図に示す工うにその一主面の表面に形成
した酸化膜（ＳｔＯ２膜）２？マスクに高濃度ｎ　型埋
込層形成のためのドナ例えばＳｂ（アンチモン）？デポ
ジット又はイオン打込み等の手段により導入する。同図
の点線３は導入された不純物５１）２示す。なお同図に
おいて、ＩにｎチャネルＭＯ８ＦＭ！Ｔ７形成するため
の領域、■はバイポーラｎｐｎ）ランジスタを形成下る
ための領域である。
（２）新たな酸化膜マスク４によりｐ型つェル及ヒアイ
ソレーション部形成のためのアクセプタ例えばＢ（ボロ
ン）ｒデポジット又はイオン打込み等の手段に工す導入
する。第２図において点線５は導入された不純物Ｂｉ示
す。なお、同図に示す工うに新たな醗化処哩によシ、工
程（１）で導入されたＥ’ｂによるｎ＋拡散層６が形成
でれている。
（３）基板上全面に８１化合物の熱分解等の手段？用い
たエピタキシャル処理により第３図に示すようにｎ型８
１層７を約４μｍの摩さに形成する。
このエピタキシャルｎ型８１層７の形成時に工程（１）
（２）で導入されたＳｂ＋Ｂ等の不純物がｎ型層７中に
「わき上り」拡散層れてｎ＋＋埋込層８．〜エルの一部
であるｐ型埋込層９とアイソレーション部の一部である
ｐ拗埋込層ｔ６ｖつくる。なお、Ｂの拡散定数はＥＴ’
ｂのそれに比して約６倍であるためｐ型層はエピタキシ
ャル層に、より深く拡散される。　　　　　□ （４）第４図に示すように表面に形成した酸化膜マスク
ｔｔｈ通してエピタキシャルＳｉ層中にｐ型ウェル及び
アイソレージロン拡散のためのＢフイオン打込みにより
導入し、アニール処理により下方へ拡散するとともにｐ
型埋込層０．１０ｔ工ピタキシヤル層中へ上方拡散させ
両者全接続させることにより、第５図に示すｐ型〜エル
１４及びアイソレーションｐ拗層ＩＥＩ−形成する。□
　　−（５）　　バイポーラ素子に形成する領域電の表
面の一部に第５図に示すようにＢの選択的デ逮ジット（
又はイオシ打込み）【行なってベースとなるｐ＋型拡蔽
層ｔ６會ｌ〜１．５μｍの深さに形成する。この′ｐ＋
型ベース拡散と同時にアイソレーションｐ型層１５の表
面に重ねてｐ　型拡散層１７２形成する。　　　　　　
　−□（６箇領域■□の表面に第６図に示すよう□にＡ
ｄ・（ヒ素）又はＰ（リン）の選択的デポジット（又は
イオン打込み）を行なってエミッタとたるｎ＋型型数散
層１８コレクタクト部となるｎ　型拡散層１９會形成す
る。このｎ＋＋選択拡散と同時又は別のｈ＋＋拡散によ
って同図に示すように領域１．４ＡＯのｐ型ウェル表面
にソース、ドレインとなるｎ　型拡散領域２０，２１會
形成する。　　　　　　：（７）＠域〔においては第７
図に示すようにソース。
ドレイン間の９型ウ工ル衣面にう丁い酸化膜によるゲー
ト絶縁膜２２を形成する。この後、コンタクトホト王ツ
チを行ない、Ａｔ（アルミニウム）蒸着（又はスパッタ
）後、アニール処理、パターニングエッチ七行彦って各
領域にオーミックコンタクトするＡＺ電極２３會形國す
るどとヤ領域！側にｎチャネルＭＯ８Ｆ］ｌ！！Ｔ會完
成する一方、領域Ｆ側ニバイボーラｎｐｎ　）ランジメ
タを完灰する。同図の■においてミＳＩａ、ソース、Ｇ
にゲート。
□Ｄはドレイン各電極；□■においてはＥにエミッタ。
Ｂｕベース、０はコレクタの各電極ｒ示している。
第９図は上記プロセスによ勺製造されたｎチャネルＭＯ
８，Ｆ］Ｉ！Ｔの一部の断面（第６図のＡ−Ａ’断面）
における不純物濃度プｏファイルを示すものであり、縦
軸に不純物濃度Ｎ　Ｄ　ｆ横＠ＶＣ表面よりの深葛＜ｌ
ｋ、とってるる。第１θ図はこの実施例のプロセスを用
いて完成され７１ｍＢＬ−ＯＭＯ８Ｑ断面図？断面図示
すもので６・る。　　　　　　・以上実施例１で述べた
ようなＥｉ＝ＯＭＯ旧ＩＣのプロセスにおいて、エピタ
キシ、ヤル層へのｐ型ウェルの形成にあたって、ｎ＋＋
埋込層に東ねてｐ型不純物であるＢｔあらかじめ導入し
ておき、エピタキシャル層成長後にその上下面からｐ型
拡散を行なうものでめるからウェル拡散の時間音大幅に
短縮することかでき、ｎ＋＋埋込層の「わき上り」拡散
が少なくなる九めエピタキシャル層の厚さが薄い場合に
も、バイポーラ十うンジスタの耐圧が劣化せず高速バイ
ポーラトランジスタｔ、ＭＯ日７１１！Ｔと共存させる
ことが可能となった。□このような方法によれば埋込１
れたｐ型層の不（９）　　・ 細物ｓ度ｍｐ型ウェルとなるエピタキシャル層の表面側
のソース−ドレイン耐圧も落ちない程度に・選ぶことか
でき、つ□エル拡散時間ｉｔ／３位に短縮するどとが可
能となる。したがってｎ　型埋込層の「ワき上り」は＃
　１　／　’ｔ　７位にとソめることかできる。　□ １それゆえ、エピタキシャル層厚さ４μｍ程度の厚さ□
が可能となり、その結果バイポーラ素子でエミッタ深さ
３μｍの高速トランジスタ設計が可能となり、集積度７
６倍（面積比）に同上することが期待できる６′１に上
下よシのウェル拡散工程をアイソレーション拡散工程と
共用することによりアイソレーション面ｙＪｋ縮小し、
それによっても集積変音向上することができる。・ □次に微細化全さらに進めて、エピタキシャル層厚さヲ
１．５〜ａｐｍｔ／Ｃｉで博くした場合に本発明を適用
した例を実施列２，３に示す。　　　・、このようにＥ
、１厚さが薄くなるとソース、ドレインの耐圧を考慮し
てｎチャネルＭ　ＯＥｌ　”ＩＴ’　進φの？設けるこ
とができなくなり、ｐ型つェルｔｐ−型基板に直結させ
ることになる。この場合ｎ　型ソース、ドレインの耐圧
會保てるがｐ型ウェルの電位は接地電位となるとともに
接合容指が大きくなる。
実施例 第１図乃至第１０図はエピタキシャル層厚さが１．５〜
３μｍと薄く、アイソレーション部ｋｍ化膜と拡散ｊｉ
１で形成する微細Ｂｉ−ＣＭＯ８工Ｃプロセスに本発明
？適用した場合の一実施例の下記各工程に対応する工程
断面図である。
（１）第１１図に示す↓うに高比抵抗ｐ−型Ｅ１結晶基
板１００盆用憲し、表面酸化により生成した酸化膜（５
ｉ０２１Ｑ　）　２００にホトエッチ処理してＳｂ（ア
ンチモン）等ｔデポジット・拡散することＶこ↓すｎ＋
型埋込層３００に形成する。ごのｎ−＋型埋込層３００
ｒｒ、バイポーラｎｐｎ）ランジスタのコレクタの一部
として形成さ扛るもので必る。
（２）全面に再ひ酸化膜４００【生成し、第１２図に示
すようにホトエッチ処理してアイソレーション部とウェ
ルを形成する部分音窓開し、Ｂ（ボロン）？デポジショ
ン（又はイオン打込み）拡散しｐ＋型埋込Ｎ５００，６
００に形成する。
（３）第１３図に示すように全面に８１ｒエピタキシヤ
ル成長芒せて厚８３μｍ程度の高比抵抗ｎ型Ｓ１層７０
０７を形成する。このｎ型Ｓ１層７００の表面〒酸化し
て酸化膜８００′ｌｔ生成する。
（４）酸化膜８００の一部全第１４図に示すようにホト
エッチしてｐ型埋込層５００．６００に対応する部分？
窓開した後Ｂ（ボロン）葡デポジット（又はイオン打込
み）する。
（５）エピタキシャルｎ型８１１脅７００におりて」二
下よりＢ（ボロン）全拡散し、第１５図に示すようにｐ
型アイソレーション部９００及びｐｆｆｌウェル１００
〇七形成する。
（６）酸化膜８００葡エツチ除去しく酸化膜８００を残
しておいてもよい）、新たに生成した酸化膜Ｌ　１０１
）　２弁してナイトライド（Ｅｌ１１３Ｎ４）　ｋデポ
ジットしホトエッチにより部分的にナイトライドｍ　Ｌ
　２００　ｋ形成し、このナイトライドｇｔｚｏ。
デマスクとしてｒ、　ｏ　ｏ　ｏ　ｓ酸化（低温酸化）
して第１６図Ｑて示すように厚いフィルド酸化膜ｔ３０
０（１３００ａ　、１３００ｂ　、１３００ｃ　）’、
（形成する。
このフィルド酸化膜１３００はｎ型Ｓ１層７００の表面
下１／ｉ：ＬμｒｒＬ権度の深さに入りこみ、その一部
１３００ａｆ’［ｌ；ｌ型アイソレーション都９００の
上面と接して両者ＶｃＬるアイソレーション部ｒ構成す
る。フィルド酸化膜Ｌ　３００の曲の一部Ｌ３００ｂは
ｐ型ウェルの周辺部と接する位ｉｔに形成されｎ型層と
ｐ型ウェルとのアイソレーション部となり、δらに他の
一部１３００　ｃはｎ　型埋込層の形成されたバイポー
ラ部表面でコレクタ・ベース間のアイソレーション部ト
なる。
（７）第１７図に示すように気相よりデポジットし７（
ＯＶ　Ｄ酸化９１）　（Ｓ　Ｌｏｎ　）膜Ｌ４００’ｉ
形成し、ホトエッチ処理して一部を窓開し、この○ＶＤ
ｆｆ化物Ｈｉ４ｏｏとフィルド酸化膜Ｌ３００ａ、Ｌ３
００ｃと？マスクとしてバイポーラｆｔｎｒ／＊７００
の一１ＫＢｋデポジット・拡散することにより、ｎｐｎ
トランジスタのｐ型ベースｔ５ｏｏ’２自己整合的に形
成する。この場合のベースの深さｆｌ　０．７μｍ程度
とする。
（８）ＯＶＤ酸化膜１４００及びＳｉ層表面の薄い酸化
膜ｒエッチ除去した後、熱酸化によりゲート酸化膜１．
６００ヶ形成し、その上に気相工りｓｉ’２デポジット
してポリ８１層？形成する。このホトエッチ７行なって
第１８図に示す↓うにＭＯ日側でポリＳ１ケー）　１７
００ｉ残し、新たにＯＶＤ酸化膜１８００によるマスク
？形成してフィルド酸化膜Ｌ３００ａ　、Ｌ３００ｂ及
びポリＳ１グー）　１７００ケマスクとしてＢ【デポジ
ット（イオン打込み）・拡散下ることによりｐチャネル
ＭＯ８ＦＥＴのｐ＋型ソース・ドレインＬ９００ｙ自己
整合的に形成する。この場合のｐ＋型ンソーの深さは０
．４〜０．５μｍとする。
（９）ｃｖＤ酸化膜１８００’に取り除き、新たにｃｖ
Ｄ酸化膜２０００で穆い、ホトエッチにより第１９図に
示す工うに−ＴａＴａ間し、ＡＢ２テポジット（又はイ
オン打込み）拡散することにより、ｐ型つェルｔｏｏｏ
ｉ面にｎチャネルＭＯ１３ＦＥＴのｎ＋型ソース着ドレ
イン２１０・０を形成するとともにｎｐｎ）ランジスタ
のｎ＋・□型：ｉ−□ミ□ツタ２２σＯ及びｎ＋型コレ
クタ（コンタクト部）２３０．０１ｚ形成する。
この場合の工ば□ツタ深さは０．４’ｐｍ程度とする。
なお、コレクタは別の工程４Ｃよｌｎ　　型埋込層４に
達する深さとしてもよい。　　　　　　　・Ｑ００ＶＤ
膜（２０θ０）會取り除き、全面［Ｐ８Ｇ（リンシリケ
ートガラス）等の絶・縁膜２４００’に形成し、コンタ
クトホトエッチ後にＡｔ（アルミニラ、ｓ）２蒸着し、
Ａｔホト・エッチヶ行なって第２０図に示すように各半
導体領域に抵抗接続する電極２５００’ｉ完成する。な
お図示されなりがポリ８１ゲートの延長部でＰ８Ｇ膜に
あけたスルーホールを通″してゲートｈｔ電極を取り出
丁。各Ａｔ可極はｐｓｅ膜上ＫＡｔ配線として延在させ
相互に接続されることになる。な卦、第２４図に、上記
プロセスにより製造された〇チャネルＭＯ８ＦＥＴの−
ｉの断面（第１９図のＢ−Ｂ′断面）における不純物＠
変プロファイル會示す。
実施的３　　　　　　　　　　　′　　・　　　　・：
第２１図乃至第２３′図はアイソレーンヨ・シ部にあら
かじめ四部全形成し、この凹部に酸化膜と拡散′層）形
成するＢ、１’　−６Ｍｌ　ｏ：’　ｓ　ｒ　Ｃ１ニア
’　ｉ　セスニ本発明管ｊ用した場合の稲の実施例の下
記要部工程に対応丁・る韮程（断面図である。　　　　
　　　　□（１）実施的ｌの工程（１）〜（３）と同様
のプローセス紫経て第２を図（第４図に対応する）に示
す工うに′ｐ−型基板１０・０我面にｎ＋型埋込層４０
０．ｐ□型狸□込層５０６．６□ＯＯ會形成した上に３
μｎＬ厚・程、度のエビタキツヤルｎ７層７σ０葡形成
しその表面の酸化膜ｇｏｏ２一部窓開してウェル形成の
ためのＢ全打込む。　　　　　　　　　□ （２）第１２図に示すように酸化膜の上にナイトライド
（ｓ　ｉ＠１４”）膜Ｌ２００’に部分的に形成し、こ
のナイトライド膜１２００ｉマスクとしてフィルドとな
る部分紮選択エッチして凹部２６００７形成する。この
選択エッチに８１結晶面の異方性とＫＯＨ等のアルカリ
エッチ會利用することにより１．深い急酬面？もつ凹部
を形成するもので、その深さは例えば０．７〜１μ扉程
度とする。
（３）　　この後、１２００℃で１〜５時間程度熱処＠
を行なうことにより第１３図に示すＬうにｐ型基板表面
に形成したｎ＋型埋込層４００．・ｂ型埋込層５００．
６００よりエビタキシャＡｚｌ型層７００へ不純物（ｓ
ｂ、ｌｔ−拡薮させて一部では上下からの拡散によりｐ
型ウェルを形成し、一部では凹部に達するアイソレーシ
ョンｐ型層ｖｏｏ２形成する。次いでウェツト０！芽曲
気中で前記のナイトライド膜にマスクとして１０００℃
、２０時間酸化処処理性ない四部表面に厚いフィルド酸
化膜２７００ｖ形成する。このうち一部でＩＣｐ型拡散
拡散層化膜とによりアイソレーション部が構成される。
この場合におけるフィルド酸化膜のエピタキシャル層表
面下の厚さは実施例１の場合のフィルド酸化＃（第１６
図）と同じ権度ＣＬｐｍ程度）でよいが、酸化前に形成
した凹部にエクエビタキシャル層表面↓り上の部分か補
償されて凹凸の少ない比較的に平坦な上面葡得る。
この後は実施列ｌのαη〜に）（第１７図〜第２０図）
の各工程と同様のプロセスによりＢ１−ＣＭＯＳ工ａ’
２完成する。以上述べた実施１３’ｌＪ２，３において
はｐ拶つェルｋｐ−型基板に直結させｆｃ珍で形成する
ので、ウェル形成のための上下よ）の拡散はおいては、
子方（ｐ型埋め込み層）よりめ拡散濃度ｔｊ方よりのそ
れよシ高濃度化することかでき、Ｍ６’ｓＦ］ｒ！Ｔの
形成される上層の低一度ヶ保つた状態で下方拡散進行速
度ケ速めることにより６エノ之形成のためめ熱処理時間
は従来の約ｔ／４に短縮されバイポーラ側でのｎ＋埋め
込み中きる。″　　　　　　　□ し是がってエビ夛キシャル層カ１．５μｍ〜３，０μ＝
、４薄い場谷□セあってもｎ＋型埋め込み層めわき上□
りがあづた′後も０．７〜１．３μｍの低濃度のエピタ
キシャル層が残るどとになり、ｎｐｎ）ランジ辰りめ特
性劣化Ｕ′カい。
ｉたｐ型ウェル拡散とアイツレ−ジョンのｐ型層の拡散
？同時宜下方エリ行うため工程が短縮されかつその□部
分であ横方向のひろカリを抑えること氷できる□ととも
にアイソレーションの上部にに埋い酸化膜？形成して層
るため、ｐ−型基板の反転による寄生チャネル発生？防
止できることとなる。々おＬＯＯＯ８酸化は、ｔｏｏｏ
℃×２．０時間の熱処理が必要であるかｐ型ウェル拡散
温度の１２００℃に比べて低いため！１　型埋込み層の
わき上りへの影響は少ない。
以上の実施例で説明したごとぐ、本発明によればエピタ
キシャル層Ｊｌさ５μｍ以下の微細化された高速バイポ
ーラトランジスタ２Ｍ０ＥＩＩＰＥＴと共有、８せるこ
とができるとともに素子面積も縮小でき、高速、大容量
Ｂｉ−ＭＯ８ＩＣ２提供することが可＃ヒとなる。本発
明はＢｉ−ＯＢｌ−０Ｍ０８ＩＣ２Ｂｉ−ｎ般プロセス
に応用することかでき、ｑ！ｆに高速・高集積？ねらっ
たもの、向えばＬＫケート以上のゲートアレイ寺Ｖこ応
用して有効でおる。
【図面の簡単な説明】
第１図〜第７図は本発明ＶＣよるＢ１−０Ｍ０８ＩＣ製
造プロセスの一実施しリ【示す工程断面図である。 第８図は本発明によるＢｉ−０ＭＯ８ＩＣの曲の実施ド
１１？示す一部町ｆ面図である。 第９図は本発明によるＢｉ−０ＭＯ８ＩＣにおけるｎチ
ャネルＭＯ８ＦｇＴの不純物濃度曲線図である。 第１Ｏ図は本発明による３１〜０ＭＯ８ＩＣの一実施例
ｒ示す一部断面図である。 第２１図〜第２３図図は本発明によるＢｉ−ＣＭＯ８工
（！プロセスの一実施声ｊ’に示す工程断面図、第２１
図〜第２３図は、本発明によるＢｉ−ＣＭＯ９工０プロ
セスの他の一実施ＩＨＪ’に示す一部工稈断面図でおる
。 第２４図は、本発明によるＢｉ−Ｃ！ＭＯ８工Ｃにおけ
るｎチャネルＭＯ５ＦＥＴの不純物濃度曲線図でろる。 ｔ・・・ｐ−型８１基板、２・・・酸化膜マスク、３・
・・導入された不純物（Ｓｂ）、４・・・酸化膜マスク
、５・・・導入され１ｃ不純物（Ｂ）、６・・・ｎ　型
拡散層、７・・・エピタキシャルｎ型Ｓ１層、８・・・
ｎ＋＋埋込層、９・・・ｐ型埋込層、１０・・・ｐ型埋
込層、１１・・・酸化膜マスク、１２．１３・・・ｐ型
層、■４・・・ｐ型ウェル、１５・・・ｐｆｆｌアイソ
レーション、１６゜１７・・・ｐ＋型型数散層１８・・
・エミッタｎ＋型領域、１９・・・コレクタコンタクト
ｎ　型領域、２０・・・ソースｎ　型領域、２１・・・
ドレインｎｌｉ域、２２・・・ゲート絶縁膜、２３・・
・ｈｔ＠、極、２４・・・ソースｐ　型領域、２５・・
・ドレインｐ　型領域、２６・・・ゲート絶縁膜。１０
０・・・ｐ−型Ｓ１基板、２００・・・酸化膜、３００
・・・ｎ　型埋込層、４００・・・酸化膜、５００，６
００・・・ｐ　湯埋込層、７００・・・ｎ型Ｓ１層、８
０（）・・・酸化膜、９００・・・ｐ型アイソレーショ
ン部、ｔｏｏｏ・・・ｐ型ウェル、ｔｔｏ。 ・・・酸化［，１２００・・・ナイトライド膜、１．３
００・・・フィールド酸化膜、１４００・・・０ＶＤ−
酸化膜、１５００・・・ｐ型ベース、１６００・・・ゲ
ート酸化膜、１７００・・・ポリＳ１ゲート、１８００
・・・ＯＶＤ酸化膜、１９００・・・ｐ　型ソース・ド
レイン、２０００・・・ＯＶＤ酸化展、２１００・・・
ｎ　型ソース・ドレイン、２２００・・・ｎ　型エミッ
タ、２３００・・・ｎ　コレクタ、２４００・・・ＰＳ
Ｇ膜、２５００・・・Ａｔ電極、２６００・・・凹部、
２７００・・・フィルド酸化膜。 第　　１　　図 第　　５　図 ″”　　・′　　　７ 九 一 ′　　　　　　／ Ｖ、・　　　、　　第　　６　図 第　　３　図 第　　４　図 Ｌ−／ｌ　１ 、　、　　　　　　　第　　７　図

Claims (1)

  1. 【特許請求の範囲】 １、半導体基体の一生面上に牛導伴層會有し１．前記半
    導体層や一部に、剪ｒｔ４牛導体廣（−半表面から内部
    の深さ方向に向って不純ｑ！ＩＪＩｌ！！！度が減少す
    ると。 ともに再び不純？！Ｉ１１度が増加するような不岬物ぜ
    布ｔもった半導体領域が形成され１．煎、和牛一体領域
    主面には、絶縁ゲート型電界効米トランジスタが形成ち
    れており前記半導体層の他５Ｖｃｔａ、、・、（イ。 ポーラトランジスタが集成されて諭ることを特徴とする
    半導体集積回路装置　、、、、、。 ２、前記の牛導体基体主掌上べ形成さ、些た半導体層の
    厚嬶は、５μｍ以下となつ下いるζｈｗ、％像とする％
    ＃！Ｆ轄求の範囲第１項記載の半導体集積回路装置　　
    　　　　、・　・　　　　・　　　、・　・３、半導体
    基体の一主面に不純物ｒ部分的に導入する工程、　　　
    　　　　　　　　　　　　　　　、前式己不純物が部分
    的に導入妊れ荏半導悸基体の一生面上に半導体層を形成
    する工程 ・前記半導体基体に部分的に導入された不純物音前記半
    導体層中へ上方拡散させるとともに、対応する半導体層
    の表面から上方拡散される不純物と同一の導電型會示す
    不純物全下方拡散し、上方、：下方それぞれの拡散によ
    句形成される拡散層を連結して、□前記半導体層の一部
    に半導体領域主面成する工程　　、　　　　・　　　　
    ：、。 前記半導体領域主面に絶縁ゲート型電界効果トランジス
    タ′４ｅ′形、成する工程霞・前記半導体層の他部にバ
    イポーラトランジスタ會形成する工程　　　　　　　・
    　・　　　　　　。 と紮含むことｔ％徴とする半導体集積回路装置の製造方
    法
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