JPS62299058A - Ｂｉ−ＣＭＯＳ集積回路 - Google Patents
Ｂｉ−ＣＭＯＳ集積回路Info
- Publication number
- JPS62299058A JPS62299058A JP14207386A JP14207386A JPS62299058A JP S62299058 A JPS62299058 A JP S62299058A JP 14207386 A JP14207386 A JP 14207386A JP 14207386 A JP14207386 A JP 14207386A JP S62299058 A JPS62299058 A JP S62299058A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- buried layer
- region
- type
- buried
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000002955 isolation Methods 0.000 claims abstract description 21
- 239000000758 substrate Substances 0.000 claims abstract description 15
- 239000004065 semiconductor Substances 0.000 claims description 12
- 238000000034 method Methods 0.000 abstract description 4
- 230000015556 catabolic process Effects 0.000 abstract description 3
- 230000002542 deteriorative effect Effects 0.000 abstract 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8248—Combination of bipolar and field-effect technology
- H01L21/8249—Bipolar and MOS technology
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はＢｉ−ＣＭＯＳ集積回路特に超高速、高耐圧、
高耐ソフトエラー性のＢｉ−ＣＭＯＳ集積回路に関する
ものである。
高耐ソフトエラー性のＢｉ−ＣＭＯＳ集積回路に関する
ものである。
従来の技術
近年Ｂｉ−ＣＭＯＳ集積回路技術が進歩し、その特徴を
生かした超高速・低消費電力・高集積度、 のＳＲＡＭ
が出現している。従来のＢｉ−ＣＭＯＳ集積回路の構造
および製造方法の一例を第２図ａ〜第２図ｄに示す。
生かした超高速・低消費電力・高集積度、 のＳＲＡＭ
が出現している。従来のＢｉ−ＣＭＯＳ集積回路の構造
および製造方法の一例を第２図ａ〜第２図ｄに示す。
第２図乙に示すようにＰ型基板１６中に、Ｎ型埋込コレ
クタ領域１６ａおよび０ＭＯ３領域下のＮ型埋込層１６
ｂと、バイポーラ素子分離用Ｐ型埋込層１７を形成した
後、第２図すに示すようにＮ型エピタキシャル層１８を
成長させ、Ｎチャンネル型ＭＯ３）ランジスタのＰ型ウ
ェル領域１９＆とバイポーラ素子分離領域１９ｂをＰ型
ウェル層で形成する。次に第２図Ｃに示すように分離酸
化膜２０を形成し、ゲート酸化膜２１とポリシリコンゲ
ート電極２２とを形成した後、第２図ｄに示すようにＰ
型ソース・ドレイン領域２３．Ｐ型ベース領域２４を形
成し、Ｎ型ソース・ドレイン領域２５．Ｎ型エミッタ領
域２６．Ｎ型コレクタコンタクト領域２７を形成する。
クタ領域１６ａおよび０ＭＯ３領域下のＮ型埋込層１６
ｂと、バイポーラ素子分離用Ｐ型埋込層１７を形成した
後、第２図すに示すようにＮ型エピタキシャル層１８を
成長させ、Ｎチャンネル型ＭＯ３）ランジスタのＰ型ウ
ェル領域１９＆とバイポーラ素子分離領域１９ｂをＰ型
ウェル層で形成する。次に第２図Ｃに示すように分離酸
化膜２０を形成し、ゲート酸化膜２１とポリシリコンゲ
ート電極２２とを形成した後、第２図ｄに示すようにＰ
型ソース・ドレイン領域２３．Ｐ型ベース領域２４を形
成し、Ｎ型ソース・ドレイン領域２５．Ｎ型エミッタ領
域２６．Ｎ型コレクタコンタクト領域２７を形成する。
第２図ｄに示されているように、α線によるソフトエラ
一対策として、Ｎチャンネル型ＭＯＳトランジスタが形
成されるＰ型ウェル領域は、Ｎ型埋込層とＮ型エピタキ
シャル層によって囲まれた島になっている。
一対策として、Ｎチャンネル型ＭＯＳトランジスタが形
成されるＰ型ウェル領域は、Ｎ型埋込層とＮ型エピタキ
シャル層によって囲まれた島になっている。
発明が解決しようとする問題点
しかし従来の構造では、Ｎチャンネル型ＭＯ３゜トラン
ジスタのソース・ドレイン領域とエピタキシャル層間の
パンチスルー耐圧の制限から、Ｐ型ウェル層をある程度
深くする必要がある。したがってエピタキシャル層も厚
くする必要があり、バイポーラトランジスタの高速化を
妨げる。
ジスタのソース・ドレイン領域とエピタキシャル層間の
パンチスルー耐圧の制限から、Ｐ型ウェル層をある程度
深くする必要がある。したがってエピタキシャル層も厚
くする必要があり、バイポーラトランジスタの高速化を
妨げる。
問題点を解決するための手段
前記問題点を解決するために本発明は、−導電型の半導
体基板中に前記半導体基板と逆導電型の互に分離した第
１と第２と第３との埋込層を有し、前記第３の埋込層の
両側に分離した前記半導体基板と同導電型の前記第３の
埋込層の為の分離埋込層を有し、前記第１の埋込層中に
前記半導体基板と同導電型の第４の埋込層を有し、前記
半導体基板、前記第１．第２．第３．第４の埋込層及び
前記分離埋込層上に前記半導体基板と逆導電型の薄いエ
ピタキシャル層を有し、前記第４の埋込層及び前記分離
埋込層に接して前記エピタキシャル層内に前記第４の埋
込層と同導電型のウェル領域を有し、前記第１の埋込層
と前記第２の埋込層の中間及び前記分離埋込層に接する
ウェル上及び前記第３の埋込層の所定の領域上の前記エ
ピタキシャル層表面に夫々第１．第２．第３及び第４の
分離酸化膜を有し、前記第４の埋込層に接するウェル領
域の表面の中央部に第１のゲート酸化膜と第１のゲート
電極との積層を有し、前記第１のゲート酸化膜の両側の
前記ウェル領域内の表面に接して前記ウェルと逆導電型
のドレイン及びソース領域を有し、前記第２の埋込層上
の前記エピタキシャル層領域の表面中央部に第２のゲー
ト酸化膜と第２のゲート電極との積層を有し、前記第２
のゲート酸化膜の両側の前記エピタキシャル層領域内の
表面に接して前記エピタキシャル層と逆導電型のドレイ
ン及びソース領域を有し、前記第２と第３の分離酸化膜
の間の前記エピタキシャル層内に其の表面に接して前記
ウェルと同導電型のベース領域を有し、前記ベース領域
内に其の表面に接して前記ベース領域と逆導電型のエミ
ッタ領域を有し、前記第３と第４の分離酸化膜の間の前
記エピタキシャル層内に其の表面に接して前記上ばツタ
領域と同導電型のコレクタコンタクト領域を有する事を
特徴とするＢ１−ＣＭＯＳ集積回路を提供する。
体基板中に前記半導体基板と逆導電型の互に分離した第
１と第２と第３との埋込層を有し、前記第３の埋込層の
両側に分離した前記半導体基板と同導電型の前記第３の
埋込層の為の分離埋込層を有し、前記第１の埋込層中に
前記半導体基板と同導電型の第４の埋込層を有し、前記
半導体基板、前記第１．第２．第３．第４の埋込層及び
前記分離埋込層上に前記半導体基板と逆導電型の薄いエ
ピタキシャル層を有し、前記第４の埋込層及び前記分離
埋込層に接して前記エピタキシャル層内に前記第４の埋
込層と同導電型のウェル領域を有し、前記第１の埋込層
と前記第２の埋込層の中間及び前記分離埋込層に接する
ウェル上及び前記第３の埋込層の所定の領域上の前記エ
ピタキシャル層表面に夫々第１．第２．第３及び第４の
分離酸化膜を有し、前記第４の埋込層に接するウェル領
域の表面の中央部に第１のゲート酸化膜と第１のゲート
電極との積層を有し、前記第１のゲート酸化膜の両側の
前記ウェル領域内の表面に接して前記ウェルと逆導電型
のドレイン及びソース領域を有し、前記第２の埋込層上
の前記エピタキシャル層領域の表面中央部に第２のゲー
ト酸化膜と第２のゲート電極との積層を有し、前記第２
のゲート酸化膜の両側の前記エピタキシャル層領域内の
表面に接して前記エピタキシャル層と逆導電型のドレイ
ン及びソース領域を有し、前記第２と第３の分離酸化膜
の間の前記エピタキシャル層内に其の表面に接して前記
ウェルと同導電型のベース領域を有し、前記ベース領域
内に其の表面に接して前記ベース領域と逆導電型のエミ
ッタ領域を有し、前記第３と第４の分離酸化膜の間の前
記エピタキシャル層内に其の表面に接して前記上ばツタ
領域と同導電型のコレクタコンタクト領域を有する事を
特徴とするＢ１−ＣＭＯＳ集積回路を提供する。
作用
本発明のＢｉ−ＣＭＯＳ集積回路では、α線によるソフ
トエラーに対し強い構造を有しながら、エピタキシャル
層を薄くすることが可能である。
トエラーに対し強い構造を有しながら、エピタキシャル
層を薄くすることが可能である。
実施例
第１図λ〜第１図ｄは本発明のＢｉ−ＣＭＯＳ集積回路
の構造と製造方法の一例を示している。
の構造と製造方法の一例を示している。
第１図乙に示すようにまずＰ型基板１中のＮチヤンネル
型ＭＯ８）ランジスタを形成する領域に比較的抵抗が高
く接合の深い第１Ｎ型埋込層２と、Ｐチャンネル型ＭＯ
３）ランジスタを形成する領域およびバイポーラトラン
ジスタの埋込コレクタ領域に第１Ｎ型埋込層よりも抵抗
が低く接合の浅い第２Ｎ型埋込層３を形成する。次に第
１Ｎ型埋込層中とバイポーラ素子分離領域にＰ型埋込層
４を形成する。第１図すに示すようにさらにＮ型エピタ
キシャル層６を成長した後、Ｐ型ウェル層６を形成する
ことにより、Ｐ型埋込層４と合わして、Ｎチャンネル型
ＭＯＳトランジスタのウェル領域と、バイポーラ素子分
離領域を形成する。第１図Ｃに示すようにその後分離酸
化膜７を形成し、ゲート酸化膜８およびポリシリコンゲ
ート電極９を形成した後、第１図ｄに示すようにＰ型ソ
ース・ドレイン領域１０．Ｐ型ベース領域１１．Ｎ型ソ
ース・ドレイン領域１２．Ｎ型工ばツタ領域１３゜Ｎ型
コレクタコンタクト領域１４を形成する。
型ＭＯ８）ランジスタを形成する領域に比較的抵抗が高
く接合の深い第１Ｎ型埋込層２と、Ｐチャンネル型ＭＯ
３）ランジスタを形成する領域およびバイポーラトラン
ジスタの埋込コレクタ領域に第１Ｎ型埋込層よりも抵抗
が低く接合の浅い第２Ｎ型埋込層３を形成する。次に第
１Ｎ型埋込層中とバイポーラ素子分離領域にＰ型埋込層
４を形成する。第１図すに示すようにさらにＮ型エピタ
キシャル層６を成長した後、Ｐ型ウェル層６を形成する
ことにより、Ｐ型埋込層４と合わして、Ｎチャンネル型
ＭＯＳトランジスタのウェル領域と、バイポーラ素子分
離領域を形成する。第１図Ｃに示すようにその後分離酸
化膜７を形成し、ゲート酸化膜８およびポリシリコンゲ
ート電極９を形成した後、第１図ｄに示すようにＰ型ソ
ース・ドレイン領域１０．Ｐ型ベース領域１１．Ｎ型ソ
ース・ドレイン領域１２．Ｎ型工ばツタ領域１３゜Ｎ型
コレクタコンタクト領域１４を形成する。
発明の効果
以上のような本発明のＢｉ −ＣＭＯ８集積回路でば、
α線によるソフトエラーに対し強い構造を有しながら、
Ｎチャンネル型ＭＯ３）ランジスタの耐圧の低下なしに
、エピタキシャル層を薄くすることが可能であり、超高
速のバイポーラトランジスタを搭載できる。
α線によるソフトエラーに対し強い構造を有しながら、
Ｎチャンネル型ＭＯ３）ランジスタの耐圧の低下なしに
、エピタキシャル層を薄くすることが可能であり、超高
速のバイポーラトランジスタを搭載できる。
第１図は本発明のＢｉ−ＣＭＯＳ集積回路の工程断面図
、第２図は従来のＢｉ−ＣＭＯＳ集積回路の工程断面図
である。 １．１６・・・・・・Ｐ型基板、２・・・・・・第１Ｎ
型埋込層、３・・・・・・第２Ｎ型埋込層、４，１７・
・・・・・Ｐ型埋込層、６．１８・・・・・・Ｎ型エピ
タキシャル層、６・・・・・・ＰＷウェル領域、７，２
０・・・・・・分離酸化膜、８，２１・・・・・・ゲー
ト酸化膜、９．２２・・・・・・ポリシリコンゲート電
極、１０．２３・・・・・・Ｐ型ンースｅドレイン領域
、１１．２４・・・・・・Ｐ型ベース領域、１２，２６
、・・・・・Ｎ型ソース・ドレイン領域、１３，２６・
・・・・・Ｋ型エミッタ領域、１４．２７・・・・・・
Ｎ型コレクタコンタクト領域、１６２Ｌ・・・・・・埋
込コレクタ領域、１６ｂ・・・・・・Ｎ型埋込層、１９
１Ｌ・・・・・・Ｐ型ウェル領域、１９ｂ・・・・・・
バイポーラ素子分離領域。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図
、第２図は従来のＢｉ−ＣＭＯＳ集積回路の工程断面図
である。 １．１６・・・・・・Ｐ型基板、２・・・・・・第１Ｎ
型埋込層、３・・・・・・第２Ｎ型埋込層、４，１７・
・・・・・Ｐ型埋込層、６．１８・・・・・・Ｎ型エピ
タキシャル層、６・・・・・・ＰＷウェル領域、７，２
０・・・・・・分離酸化膜、８，２１・・・・・・ゲー
ト酸化膜、９．２２・・・・・・ポリシリコンゲート電
極、１０．２３・・・・・・Ｐ型ンースｅドレイン領域
、１１．２４・・・・・・Ｐ型ベース領域、１２，２６
、・・・・・Ｎ型ソース・ドレイン領域、１３，２６・
・・・・・Ｋ型エミッタ領域、１４．２７・・・・・・
Ｎ型コレクタコンタクト領域、１６２Ｌ・・・・・・埋
込コレクタ領域、１６ｂ・・・・・・Ｎ型埋込層、１９
１Ｌ・・・・・・Ｐ型ウェル領域、１９ｂ・・・・・・
バイポーラ素子分離領域。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図
Claims (1)
- 一導電型の半導体基板中に前記半導体基板と逆導電型の
互に分離した第１と第２と第３との埋込層を有し、前記
第３の埋込層の両側に分離した前記半導体基板と同導電
型の前記第３の埋込層の為の分離埋込層を有し、前記第
１の埋込層中に前記半導体基板と同導電型の第４の埋込
層を有し、前記半導体基板、前記第１，第２，第３，第
４の埋込層及び前記分離埋込層上に前記半導体基板と逆
導電型の薄いエピタキシャル層を有し、前記第４の埋込
層及び前記分離埋込層に接して前記エピタキシャル層内
に前記第４の埋込層と同導電型のウェル領域を有し、前
記第１の埋込層と前記第２の埋込層の中間及び前記分離
埋込層に接するウェル上及び前記第３の埋込層の所定の
領域上の前記エピタキシャル層表面に夫々第１，第２，
第３及び第４の分離酸化膜を有し、前記第４の埋込層に
接するウェル領域の表面の中央部に第１のゲート酸化膜
と第１のゲート電極との積層を有し、前記第１のゲート
酸化膜の両側の前記ウェル領域内の表面に接して前記ウ
ェルと逆導電型のドレイン及びソース領域を有し、前記
第２の埋込層上の前記エピタキシャル層領域の表面中央
部に第２のゲート酸化膜と第２のゲート電極との積層を
有し、前記第２のゲート酸化膜の両側の前記エピタキシ
ャル層領域内の表面に接して前記エピタキシャル層と逆
導電型のドレイン及びソース領域を有し、前記第２と第
３の分離酸化膜の間の前記エピタキシャル層内に其の表
面に接して前記ウェルと同導電型のベース領域を有し、
前記ベース領域内に其の表面に接して前記ベース領域と
逆導電型のエミッタ領域を有し、前記第３と第４の分離
酸化膜の間の前記エピタキシャル層内に其の表面に接し
て前記エミッタ領域と同導電型のコレクタコンタクト領
域を有する事を特徴とするＢｉ−ＣＭＯＳ集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61142073A JPH0797610B2 (ja) | 1986-06-18 | 1986-06-18 | Ｂｉ−ＣＭＯＳ集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61142073A JPH0797610B2 (ja) | 1986-06-18 | 1986-06-18 | Ｂｉ−ＣＭＯＳ集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62299058A true JPS62299058A (ja) | 1987-12-26 |
| JPH0797610B2 JPH0797610B2 (ja) | 1995-10-18 |
Family
ID=15306802
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61142073A Expired - Fee Related JPH0797610B2 (ja) | 1986-06-18 | 1986-06-18 | Ｂｉ−ＣＭＯＳ集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0797610B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4943536A (en) * | 1988-05-31 | 1990-07-24 | Texas Instruments, Incorporated | Transistor isolation |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5955052A (ja) * | 1982-09-24 | 1984-03-29 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| JPS6035558A (ja) * | 1983-08-08 | 1985-02-23 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
-
1986
- 1986-06-18 JP JP61142073A patent/JPH0797610B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5955052A (ja) * | 1982-09-24 | 1984-03-29 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| JPS6035558A (ja) * | 1983-08-08 | 1985-02-23 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4943536A (en) * | 1988-05-31 | 1990-07-24 | Texas Instruments, Incorporated | Transistor isolation |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0797610B2 (ja) | 1995-10-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0513426A (ja) | 半導体装置 | |
| JPS62299058A (ja) | Ｂｉ−ＣＭＯＳ集積回路 | |
| JPH01274467A (ja) | 半導体記憶装置の製造方法 | |
| JPS6298663A (ja) | 半導体集積回路装置 | |
| JPS62299060A (ja) | 相補型ｍｉｓ集積回路 | |
| JPH03262154A (ja) | ＢｉＣＭＯＳ型半導体集積回路の製造方法 | |
| JPS6153762A (ja) | 半導体集積回路装置 | |
| JPS61281544A (ja) | 半導体集積回路の製造方法 | |
| JPS631048A (ja) | Ｂｉ−ＣＭＯＳ集積回路の製造方法 | |
| JPS61236155A (ja) | 半導体装置 | |
| JPS61269360A (ja) | 半導体装置とその製造方法 | |
| JPH0345549B2 (ja) | ||
| JPH02102541A (ja) | 半導体装置 | |
| JPH01112763A (ja) | 半導体装置 | |
| JPS632365A (ja) | 半導体集積回路の製造方法 | |
| JPS59189667A (ja) | 半導体装置の製造方法 | |
| JPS6074468A (ja) | 半導体装置 | |
| JPS63136660A (ja) | 半導体装置とその製造法 | |
| JPH03159246A (ja) | 半導体装置 | |
| JPH01134963A (ja) | 半導体装置の製造方法 | |
| JPS62216270A (ja) | 半導体装置の製造方法 | |
| JPS6020555A (ja) | 半導体装置 | |
| JPH02146775A (ja) | 絶縁ゲート電界効果トランジスタ | |
| JPS63174350A (ja) | バイポ−ラｃｍｏｓ半導体装置 | |
| JPH03159269A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |