JPS62299058A - Bi−CMOS集積回路 - Google Patents

Bi−CMOS集積回路

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JPS62299058A
JPS62299058A JP14207386A JP14207386A JPS62299058A JP S62299058 A JPS62299058 A JP S62299058A JP 14207386 A JP14207386 A JP 14207386A JP 14207386 A JP14207386 A JP 14207386A JP S62299058 A JPS62299058 A JP S62299058A
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JP
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buried
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JP14207386A
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Shigeki Sawada
茂樹 澤田
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Matsushita Electronics Corp
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    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8248Combination of bipolar and field-effect technology
    • H01L21/8249Bipolar and MOS technology

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  • Power Engineering (AREA)
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明はBi−CMOS集積回路特に超高速、高耐圧、
高耐ソフトエラー性のBi−CMOS集積回路に関する
ものである。
従来の技術 近年Bi−CMOS集積回路技術が進歩し、その特徴を
生かした超高速・低消費電力・高集積度、 のSRAM
が出現している。従来のBi−CMOS集積回路の構造
および製造方法の一例を第2図a〜第2図dに示す。
第2図乙に示すようにP型基板16中に、N型埋込コレ
クタ領域16aおよび0MO3領域下のN型埋込層16
bと、バイポーラ素子分離用P型埋込層17を形成した
後、第2図すに示すようにN型エピタキシャル層18を
成長させ、Nチャンネル型MO3)ランジスタのP型ウ
ェル領域19&とバイポーラ素子分離領域19bをP型
ウェル層で形成する。次に第2図Cに示すように分離酸
化膜20を形成し、ゲート酸化膜21とポリシリコンゲ
ート電極22とを形成した後、第2図dに示すようにP
型ソース・ドレイン領域23.P型ベース領域24を形
成し、N型ソース・ドレイン領域25.N型エミッタ領
域26.N型コレクタコンタクト領域27を形成する。
第2図dに示されているように、α線によるソフトエラ
一対策として、Nチャンネル型MOSトランジスタが形
成されるP型ウェル領域は、N型埋込層とN型エピタキ
シャル層によって囲まれた島になっている。
発明が解決しようとする問題点 しかし従来の構造では、Nチャンネル型MO3゜トラン
ジスタのソース・ドレイン領域とエピタキシャル層間の
パンチスルー耐圧の制限から、P型ウェル層をある程度
深くする必要がある。したがってエピタキシャル層も厚
くする必要があり、バイポーラトランジスタの高速化を
妨げる。
問題点を解決するための手段 前記問題点を解決するために本発明は、−導電型の半導
体基板中に前記半導体基板と逆導電型の互に分離した第
1と第2と第3との埋込層を有し、前記第3の埋込層の
両側に分離した前記半導体基板と同導電型の前記第3の
埋込層の為の分離埋込層を有し、前記第1の埋込層中に
前記半導体基板と同導電型の第4の埋込層を有し、前記
半導体基板、前記第1.第2.第3.第4の埋込層及び
前記分離埋込層上に前記半導体基板と逆導電型の薄いエ
ピタキシャル層を有し、前記第4の埋込層及び前記分離
埋込層に接して前記エピタキシャル層内に前記第4の埋
込層と同導電型のウェル領域を有し、前記第1の埋込層
と前記第2の埋込層の中間及び前記分離埋込層に接する
ウェル上及び前記第3の埋込層の所定の領域上の前記エ
ピタキシャル層表面に夫々第1.第2.第3及び第4の
分離酸化膜を有し、前記第4の埋込層に接するウェル領
域の表面の中央部に第1のゲート酸化膜と第1のゲート
電極との積層を有し、前記第1のゲート酸化膜の両側の
前記ウェル領域内の表面に接して前記ウェルと逆導電型
のドレイン及びソース領域を有し、前記第2の埋込層上
の前記エピタキシャル層領域の表面中央部に第2のゲー
ト酸化膜と第2のゲート電極との積層を有し、前記第2
のゲート酸化膜の両側の前記エピタキシャル層領域内の
表面に接して前記エピタキシャル層と逆導電型のドレイ
ン及びソース領域を有し、前記第2と第3の分離酸化膜
の間の前記エピタキシャル層内に其の表面に接して前記
ウェルと同導電型のベース領域を有し、前記ベース領域
内に其の表面に接して前記ベース領域と逆導電型のエミ
ッタ領域を有し、前記第3と第4の分離酸化膜の間の前
記エピタキシャル層内に其の表面に接して前記上ばツタ
領域と同導電型のコレクタコンタクト領域を有する事を
特徴とするB1−CMOS集積回路を提供する。
作用 本発明のBi−CMOS集積回路では、α線によるソフ
トエラーに対し強い構造を有しながら、エピタキシャル
層を薄くすることが可能である。
実施例 第1図λ〜第1図dは本発明のBi−CMOS集積回路
の構造と製造方法の一例を示している。
第1図乙に示すようにまずP型基板1中のNチヤンネル
型MO8)ランジスタを形成する領域に比較的抵抗が高
く接合の深い第1N型埋込層2と、Pチャンネル型MO
3)ランジスタを形成する領域およびバイポーラトラン
ジスタの埋込コレクタ領域に第1N型埋込層よりも抵抗
が低く接合の浅い第2N型埋込層3を形成する。次に第
1N型埋込層中とバイポーラ素子分離領域にP型埋込層
4を形成する。第1図すに示すようにさらにN型エピタ
キシャル層6を成長した後、P型ウェル層6を形成する
ことにより、P型埋込層4と合わして、Nチャンネル型
MOSトランジスタのウェル領域と、バイポーラ素子分
離領域を形成する。第1図Cに示すようにその後分離酸
化膜7を形成し、ゲート酸化膜8およびポリシリコンゲ
ート電極9を形成した後、第1図dに示すようにP型ソ
ース・ドレイン領域10.P型ベース領域11.N型ソ
ース・ドレイン領域12.N型工ばツタ領域13゜N型
コレクタコンタクト領域14を形成する。
発明の効果 以上のような本発明のBi −CMO8集積回路でば、
α線によるソフトエラーに対し強い構造を有しながら、
Nチャンネル型MO3)ランジスタの耐圧の低下なしに
、エピタキシャル層を薄くすることが可能であり、超高
速のバイポーラトランジスタを搭載できる。
【図面の簡単な説明】
第1図は本発明のBi−CMOS集積回路の工程断面図
、第2図は従来のBi−CMOS集積回路の工程断面図
である。 1.16・・・・・・P型基板、2・・・・・・第1N
型埋込層、3・・・・・・第2N型埋込層、4,17・
・・・・・P型埋込層、6.18・・・・・・N型エピ
タキシャル層、6・・・・・・PWウェル領域、7,2
0・・・・・・分離酸化膜、8,21・・・・・・ゲー
ト酸化膜、9.22・・・・・・ポリシリコンゲート電
極、10.23・・・・・・P型ンースeドレイン領域
、11.24・・・・・・P型ベース領域、12,26
、・・・・・N型ソース・ドレイン領域、13,26・
・・・・・K型エミッタ領域、14.27・・・・・・
N型コレクタコンタクト領域、162L・・・・・・埋
込コレクタ領域、16b・・・・・・N型埋込層、19
1L・・・・・・P型ウェル領域、19b・・・・・・
バイポーラ素子分離領域。 代理人の氏名 弁理士 中 尾 敏 男 ほか1名第1

Claims (1)

    【特許請求の範囲】
  1. 一導電型の半導体基板中に前記半導体基板と逆導電型の
    互に分離した第1と第2と第3との埋込層を有し、前記
    第3の埋込層の両側に分離した前記半導体基板と同導電
    型の前記第3の埋込層の為の分離埋込層を有し、前記第
    1の埋込層中に前記半導体基板と同導電型の第4の埋込
    層を有し、前記半導体基板、前記第1,第2,第3,第
    4の埋込層及び前記分離埋込層上に前記半導体基板と逆
    導電型の薄いエピタキシャル層を有し、前記第4の埋込
    層及び前記分離埋込層に接して前記エピタキシャル層内
    に前記第4の埋込層と同導電型のウェル領域を有し、前
    記第1の埋込層と前記第2の埋込層の中間及び前記分離
    埋込層に接するウェル上及び前記第3の埋込層の所定の
    領域上の前記エピタキシャル層表面に夫々第1,第2,
    第3及び第4の分離酸化膜を有し、前記第4の埋込層に
    接するウェル領域の表面の中央部に第1のゲート酸化膜
    と第1のゲート電極との積層を有し、前記第1のゲート
    酸化膜の両側の前記ウェル領域内の表面に接して前記ウ
    ェルと逆導電型のドレイン及びソース領域を有し、前記
    第2の埋込層上の前記エピタキシャル層領域の表面中央
    部に第2のゲート酸化膜と第2のゲート電極との積層を
    有し、前記第2のゲート酸化膜の両側の前記エピタキシ
    ャル層領域内の表面に接して前記エピタキシャル層と逆
    導電型のドレイン及びソース領域を有し、前記第2と第
    3の分離酸化膜の間の前記エピタキシャル層内に其の表
    面に接して前記ウェルと同導電型のベース領域を有し、
    前記ベース領域内に其の表面に接して前記ベース領域と
    逆導電型のエミッタ領域を有し、前記第3と第4の分離
    酸化膜の間の前記エピタキシャル層内に其の表面に接し
    て前記エミッタ領域と同導電型のコレクタコンタクト領
    域を有する事を特徴とするBi−CMOS集積回路。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4943536A (en) * 1988-05-31 1990-07-24 Texas Instruments, Incorporated Transistor isolation

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5955052A (ja) * 1982-09-24 1984-03-29 Hitachi Ltd 半導体集積回路装置の製造方法
JPS6035558A (ja) * 1983-08-08 1985-02-23 Hitachi Ltd 半導体集積回路装置およびその製造方法

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