JPS59189667A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS59189667A JPS59189667A JP58065057A JP6505783A JPS59189667A JP S59189667 A JPS59189667 A JP S59189667A JP 58065057 A JP58065057 A JP 58065057A JP 6505783 A JP6505783 A JP 6505783A JP S59189667 A JPS59189667 A JP S59189667A
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8248—Combination of bipolar and field-effect technology
- H01L21/8249—Bipolar and MOS technology
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体装置の製造方法に関し、Ｂｉ−Ｃ，Ｍ
Ｏ３半導体装置の高集積化と、高性能化をはかることが
できる製造方法に関するものである。
Ｏ３半導体装置の高集積化と、高性能化をはかることが
できる製造方法に関するものである。
従来例の構成とその問題点
ＬＳＩ技術の進歩に伴い、半導体集積回路の高性能化、
高機能化が進む中で、同一チップ上にアナログ機能とデ
ジタル機能を共存させる複合デバイスが注目されつつあ
る。こうした回路機能の要求を実現させる１つの技術が
、バイポーラ素子とＣＭＯＳデバイスと同一基板上に同
時に集積する＼、 Ｂ ｉ −ＣＭＯＳ技術である。このＢｉ−０ＭＯ３技
術は、ＣＭ ＯＳ集積回路の低消費電力、高集積化、高
速化と、バイポーラ集積回路の電流駆動能力、アナログ
量の高精度処理能力などの両者の特徴を生かすことがで
きるものである。
高機能化が進む中で、同一チップ上にアナログ機能とデ
ジタル機能を共存させる複合デバイスが注目されつつあ
る。こうした回路機能の要求を実現させる１つの技術が
、バイポーラ素子とＣＭＯＳデバイスと同一基板上に同
時に集積する＼、 Ｂ ｉ −ＣＭＯＳ技術である。このＢｉ−０ＭＯ３技
術は、ＣＭ ＯＳ集積回路の低消費電力、高集積化、高
速化と、バイポーラ集積回路の電流駆動能力、アナログ
量の高精度処理能力などの両者の特徴を生かすことがで
きるものである。
近年、システムの規模が犬きくなるに伴ない、Ｂ ｉ
−ＣＭＯＳ半導体装置においても、高集積化の要求が高
寸りつつあり、こうした要求を実現するためには、ＣＭ
Ｏ３回路部及びバイポーラ回路部の寸法微細化か必要と
なってきた。しかしながら従来のＢ ｉ −ＣＭＯＳ半
導体装置は、エピタキシャル層の厚みが１０／１ｍ程度
であり、バイポーラ回路部の集積度はあ捷り上がらない
という欠点を有していた。又、ＣＭ ＯＳ回路部におい
てもゲート電極に、従来Ａｔ電極を用いておし、Ｃ瓦Ｏ
８回路部の集積度にも、ある程度の限界があった。
−ＣＭＯＳ半導体装置においても、高集積化の要求が高
寸りつつあり、こうした要求を実現するためには、ＣＭ
Ｏ３回路部及びバイポーラ回路部の寸法微細化か必要と
なってきた。しかしながら従来のＢ ｉ −ＣＭＯＳ半
導体装置は、エピタキシャル層の厚みが１０／１ｍ程度
であり、バイポーラ回路部の集積度はあ捷り上がらない
という欠点を有していた。又、ＣＭ ＯＳ回路部におい
てもゲート電極に、従来Ａｔ電極を用いておし、Ｃ瓦Ｏ
８回路部の集積度にも、ある程度の限界があった。
さらに、Ｃｌｖｉｃｓ回路は、寸法微細化とともに、ラ
ッチアップ現象が起こりやすくなり、従来。
ッチアップ現象が起こりやすくなり、従来。
Ｃ１ｖｉ ＯＳ集積回路においては、ラッチアップの防
止策としてガートバンドを設ける方法が用いられている
。これは横方向の寄生サイリスタがオンするのを防ごう
とするものであるが、微細化が進み、バイポーラ回路部
の集積度を上げるためエピタキシャル層を薄くしてくる
と、ＣＭ ＯＳ回路部の縦方向の寄生サイリスタがオン
しやすくなり、これを防止することが必要となってくる
。従って、Ｂ１−ＣＭＯ８半導体装置の高集積化、高性
能化には、エピタキシャル層を薄くすると同時に、ラッ
チアップに対する対策が必要となってくる。
止策としてガートバンドを設ける方法が用いられている
。これは横方向の寄生サイリスタがオンするのを防ごう
とするものであるが、微細化が進み、バイポーラ回路部
の集積度を上げるためエピタキシャル層を薄くしてくる
と、ＣＭ ＯＳ回路部の縦方向の寄生サイリスタがオン
しやすくなり、これを防止することが必要となってくる
。従って、Ｂ１−ＣＭＯ８半導体装置の高集積化、高性
能化には、エピタキシャル層を薄くすると同時に、ラッ
チアップに対する対策が必要となってくる。
発明の目的
本発明は、こうした問題に鑑み、高集積化、高性能化を
はかり、・又ラッチアップの低減化をはかることのでき
る半導体装置の製造方法を提供することにある。
はかり、・又ラッチアップの低減化をはかることのでき
る半導体装置の製造方法を提供することにある。
゛発明の構成
本発明は、エピタキシャル層を基板と同導電型の拡散領
域によって基板と導通させ、島状に分離する工程におい
て、エピタキシャル成長をする前に、あらかじめ基板と
導通すべき領域に、基板と同導電型の埋め込み層を形成
させておくことを特徴としており、この方法により、エ
ピタキシャル層の土からの分離拡散を浅い拡散で行なう
ことができ、横方向の拡散が抑えられ、バイポーラ素子
の高集積化が可能となる。
域によって基板と導通させ、島状に分離する工程におい
て、エピタキシャル成長をする前に、あらかじめ基板と
導通すべき領域に、基板と同導電型の埋め込み層を形成
させておくことを特徴としており、この方法により、エ
ピタキシャル層の土からの分離拡散を浅い拡散で行なう
ことができ、横方向の拡散が抑えられ、バイポーラ素子
の高集積化が可能となる。
又、本発明は、基板と同導電型の１ｖｉＯＳトランジス
タの下に、基板と反対導電型の埋め込み拡散層を形成す
ることにより、寄生トランジスタのベース領域の不純物
濃度を高くすることができ、ラッチアップの低減化をは
かることができる。
タの下に、基板と反対導電型の埋め込み拡散層を形成す
ることにより、寄生トランジスタのベース領域の不純物
濃度を高くすることができ、ラッチアップの低減化をは
かることができる。
さらに、本発明は、ＭＯＳ）ランジスタのゲート・ドレ
イン・ソース領域となるトランジスタ活性領域、及びバ
イポーラトランジスタのベース領域、コレクタコンタク
ト領域となる部分を、選択酸化法を用いる酸化膜分離に
より形成し、加えて、本発明はＭＯＳ）ランジスタのソ
ースおよびドレイン、バイポーラトランジスタのベース
およびコレクタコンタクトを、ポリシリコンおよび選択
酸化法により形成した二酸化シリコン膜をマスクに用い
た自己整合法によって形成させるものである。
イン・ソース領域となるトランジスタ活性領域、及びバ
イポーラトランジスタのベース領域、コレクタコンタク
ト領域となる部分を、選択酸化法を用いる酸化膜分離に
より形成し、加えて、本発明はＭＯＳ）ランジスタのソ
ースおよびドレイン、バイポーラトランジスタのベース
およびコレクタコンタクトを、ポリシリコンおよび選択
酸化法により形成した二酸化シリコン膜をマスクに用い
た自己整合法によって形成させるものである。
実施例の説明
以下、本発明の具体的な実施例を図面を用いて説明する
。
。
基板１にｎ＋埋め込み層２と、ｐ＋埋め込み層３を通常
の酸化膜をマスクとした不純物拡散技術により形成する
。ｎ＋埋め込み層２ば、バイポーラトランジスタのコレ
クタ領域の埋め込み領域だけでなく、ｐチャネルＭＯ８
）ランジスタ下になる領域にも、ｎ＋埋め込み層２を形
成する。又、ｐ＋埋め込み層３は、後述のエピタキシャ
ル層をｐ型の拡散層によって基板と導通させ分離する領
域にあらかじめ形成させておく。
の酸化膜をマスクとした不純物拡散技術により形成する
。ｎ＋埋め込み層２ば、バイポーラトランジスタのコレ
クタ領域の埋め込み領域だけでなく、ｐチャネルＭＯ８
）ランジスタ下になる領域にも、ｎ＋埋め込み層２を形
成する。又、ｐ＋埋め込み層３は、後述のエピタキシャ
ル層をｐ型の拡散層によって基板と導通させ分離する領
域にあらかじめ形成させておく。
次イで、基板１上にジクロルシラン
（Ｓ ＩＨ２ＣＺ ２ ）の熱分解によるエピタキシャ
ル成長法により、Ｎ型のエピタキシャル層４を成長させ
る。
ル成長法により、Ｎ型のエピタキシャル層４を成長させ
る。
次に第１図すに示すように、エピタキシャル層４に深い
ｐ型の拡散層５を、基板と導通させる領常の不純物拡散
技術により、ｐ＋埋め込み層３とオーハラツブするまで
拡散し、エピタキシャル層４を島状に分離する。本実施
例では、エピタキシャル層４の厚みは約６μｍで、ｐ型
の深い拡散層５の深さは３μｍ程度である。ｐ＋埋め込
み拡散層３が無い場合には、ｐ型の深い拡散層６は、本
実施例より２倍程度深い６μｍ程度の拡散深さ捷で拡散
する必要かあシ、従って横方向の拡散層がりも２倍程度
となり、集積度は悪くなる。
ｐ型の拡散層５を、基板と導通させる領常の不純物拡散
技術により、ｐ＋埋め込み層３とオーハラツブするまで
拡散し、エピタキシャル層４を島状に分離する。本実施
例では、エピタキシャル層４の厚みは約６μｍで、ｐ型
の深い拡散層５の深さは３μｍ程度である。ｐ＋埋め込
み拡散層３が無い場合には、ｐ型の深い拡散層６は、本
実施例より２倍程度深い６μｍ程度の拡散深さ捷で拡散
する必要かあシ、従って横方向の拡散層がりも２倍程度
となり、集積度は悪くなる。
次に、図すに示すように、二酸化ノリコン膜６を５００
八程度形成し、さらに窒化／リコン膜７を１０００人程
度形成したのち、ＭＯＳトランジスタのゲー！・・ソー
ス・トレインとなりうるトランジスタ活性領域と、バイ
ポーラトランジスタのベース領域、コレクタコンタクト
領域となりうる領域以外の部分を、公知のフォトエツチ
ング技術でエツチングを行なう。
八程度形成し、さらに窒化／リコン膜７を１０００人程
度形成したのち、ＭＯＳトランジスタのゲー！・・ソー
ス・トレインとなりうるトランジスタ活性領域と、バイ
ポーラトランジスタのベース領域、コレクタコンタクト
領域となりうる領域以外の部分を、公知のフォトエツチ
ング技術でエツチングを行なう。
次に、図Ｃに示すように、通常の熱酸化法により、フィ
ールド酸化膜８を０．８虜程度形成する。
ールド酸化膜８を０．８虜程度形成する。
次に窒化シリコン成子とその直下の二酸化シリコン膜６
を順次エツチングした後、５００−７００八程度のゲー
ト酸化膜９を熱酸化法により形成する。
を順次エツチングした後、５００−７００八程度のゲー
ト酸化膜９を熱酸化法により形成する。
次いで、図ｄに示すように、全面にポリシリコン膜を約
４０００人程度形成させ、その後、ＭＯＳトランジスタ
のゲートとなりうる部分のみのポリシリコンを残すよう
に、公知の７オトエノチングによりパターンニングし、
ゲート電極１ｏを形成する。
４０００人程度形成させ、その後、ＭＯＳトランジスタ
のゲートとなりうる部分のみのポリシリコンを残すよう
に、公知の７オトエノチングによりパターンニングし、
ゲート電極１ｏを形成する。
さらに、ゲート電極１Ｑとフィールド酸化膜８及びフォ
トレジストをマスクドしてボロンを打ち込み、ｐチャネ
ルＭＯ３）ランジスタのソース１１、ドレイン１２．バ
イポーラトランジスタのベース１３を形成する。
トレジストをマスクドしてボロンを打ち込み、ｐチャネ
ルＭＯ３）ランジスタのソース１１、ドレイン１２．バ
イポーラトランジスタのベース１３を形成する。
次いで、図ｅに示すように、ゲート電極１０とフィール
ド酸化膜８及びフォトレジストをマスクとして、ヒ素を
選択的に打ち込み、ＮチャネルＭＯ３）ランジスタのソ
ース１４、ドレイン１５、バイポーラトランジスタのエ
ミッタ１６、コレクタコンタクト１７を形成する。
ド酸化膜８及びフォトレジストをマスクとして、ヒ素を
選択的に打ち込み、ＮチャネルＭＯ３）ランジスタのソ
ース１４、ドレイン１５、バイポーラトランジスタのエ
ミッタ１６、コレクタコンタクト１７を形成する。
次いで、第１図ｆに示すように公知の気相成長法により
、二酸化シリコン膜１８を全面に被着した後、ソース・
ドレインの押し込みと、二酸化シリコン膜１８のち密化
のために、Ｎ２雰囲気中、約１０００℃の熱処理を行な
う。
、二酸化シリコン膜１８を全面に被着した後、ソース・
ドレインの押し込みと、二酸化シリコン膜１８のち密化
のために、Ｎ２雰囲気中、約１０００℃の熱処理を行な
う。
最後に、ソース、ドレイン領域１１．１２゜１４．１５
および、ベース、エミッタ、コレクタコンタクト領域１
３，１６．１７に電極を設けるために二酸化／リコン膜
１８をエツチングし、コンタクト孔を開孔し、アルミニ
ウム電極１９を形成して、第１図ｆに示すようなり ｉ
−ＣＭＯＳ半導体装置を作製することができる。
および、ベース、エミッタ、コレクタコンタクト領域１
３，１６．１７に電極を設けるために二酸化／リコン膜
１８をエツチングし、コンタクト孔を開孔し、アルミニ
ウム電極１９を形成して、第１図ｆに示すようなり ｉ
−ＣＭＯＳ半導体装置を作製することができる。
以上の如くして得られたＢｉ−ＣＭＯ８半導体装置は、
エピタキシャル層を基板と同導電型の拡散層により分離
する際、あらかじめ分離すべき領域に埋め込み層を形成
しているため、エピタキシャル層の上からの分離拡散深
さを浅くすることができ、横方向の拡散が抑えられ、特
にバイポーラ部の集積度を向上させることが可能となっ
た。
エピタキシャル層を基板と同導電型の拡散層により分離
する際、あらかじめ分離すべき領域に埋め込み層を形成
しているため、エピタキシャル層の上からの分離拡散深
さを浅くすることができ、横方向の拡散が抑えられ、特
にバイポーラ部の集積度を向上させることが可能となっ
た。
又、本発明ではＭＯ３）ランジスタのソースおよびコレ
クタコンタクトをポリシリコンおよび選択酸化法により
形成した二酸化シリコン膜をマスクにもちいた自己整合
法によって形成しているため、Ｂ １−Ｃ１ｖｆＯ８の
高集積化、高性能化が可能となった。
クタコンタクトをポリシリコンおよび選択酸化法により
形成した二酸化シリコン膜をマスクにもちいた自己整合
法によって形成しているため、Ｂ １−Ｃ１ｖｆＯ８の
高集積化、高性能化が可能となった。
第２図は、本発明の製造方法によって作製したＢ１−Ｃ
１■ＯＳ半導体装置のＣＭＯ３回路部の寄生トランジス
タの等価回路を示したものである。
１■ＯＳ半導体装置のＣＭＯ３回路部の寄生トランジス
タの等価回路を示したものである。
図において、２０は寄生ｉｉ Ｐ Ｎ ）ランジスタ、
２１は寄生Ｎ Ｐ Ｎ トランジスタのベース・エミッ
タ間抵抗、２２は寄生ＰＮＰ トランジスタ、２３は寄
生ＰＮＰトランジスタのベース・エミッタ間抵抗を示す
。エピタキシャル層の厚さを薄くすると、第２図の寄生
ＰＮＰ ）ランジスタ２２及び、寄生Ｎ’ Ｐ Ｎ ト
ランジスタ２ｏのベース幅が小さく、なるため、寄生ト
ランジスタのｈｆｅ が大きくなり、ラッテアップを
起こしやすくなる。
２１は寄生Ｎ Ｐ Ｎ トランジスタのベース・エミッ
タ間抵抗、２２は寄生ＰＮＰ トランジスタ、２３は寄
生ＰＮＰトランジスタのベース・エミッタ間抵抗を示す
。エピタキシャル層の厚さを薄くすると、第２図の寄生
ＰＮＰ ）ランジスタ２２及び、寄生Ｎ’ Ｐ Ｎ ト
ランジスタ２ｏのベース幅が小さく、なるため、寄生ト
ランジスタのｈｆｅ が大きくなり、ラッテアップを
起こしやすくなる。
しかしながら、本発明の製造方法では、ｐチャネルＭＯ
Ｓトランジスタの下にｎ＋の埋め込み層、゛Ｎチャネル
ＭＭＯＳ ）ランジスタの下にｐ＋埋め込み層を形成し
ており、寄生ＮＰＮトランジスタ２０、寄生ＰＮＰ）ラ
ンラスタ２１０ベース領域は共に不純物濃度が高くなり
、それゆえ寄生トランジスタのｈｆｅ は低く抑えら
れている。
Ｓトランジスタの下にｎ＋の埋め込み層、゛Ｎチャネル
ＭＭＯＳ ）ランジスタの下にｐ＋埋め込み層を形成し
ており、寄生ＮＰＮトランジスタ２０、寄生ＰＮＰ）ラ
ンラスタ２１０ベース領域は共に不純物濃度が高くなり
、それゆえ寄生トランジスタのｈｆｅ は低く抑えら
れている。
さらに、ｎ＋埋め込み層は、寄生ＰＮＰ ）ランジスタ
のベース、エミッタ間抵抗２３を下げ、寄生ＰＮＰ ト
ランジスタ２２をオンしに＜＜シている。同様に、ｐ＋
埋め込み層は、寄生Ｎ Ｐ Ｎ’ ）うンジスタのベー
ス・エミッタ間抵抗２１を下げ、寄生ＮＰＮ トランジ
スタ２０をオンしにくクシている。このように、本発明
の製造方法によれは、寄生トランジスタのｈｆｅ が
小さくなり、又、ベース、エミッタ間の抵抗を小さくし
、寄生サイリスタをオンしにくくでき、ラッチアップの
低減をはかることができだ。
のベース、エミッタ間抵抗２３を下げ、寄生ＰＮＰ ト
ランジスタ２２をオンしに＜＜シている。同様に、ｐ＋
埋め込み層は、寄生Ｎ Ｐ Ｎ’ ）うンジスタのベー
ス・エミッタ間抵抗２１を下げ、寄生ＮＰＮ トランジ
スタ２０をオンしにくクシている。このように、本発明
の製造方法によれは、寄生トランジスタのｈｆｅ が
小さくなり、又、ベース、エミッタ間の抵抗を小さくし
、寄生サイリスタをオンしにくくでき、ラッチアップの
低減をはかることができだ。
発明の効果
以上のように、本発明はＢ ｉ −ＣＭＯＳ半導体装置
の製造方法において、エピタキシャル層を基板と同導電
型の拡散領域によって基板と導通させ島状に分離する工
程において、エピタキシャル成長をする前に、あらかじ
め基板と導通すべき領域に、基板と同導電型の埋め込み
層を形成させておくことにより、エピタキシャル層の上
からの分離拡散を浅くでき、バイポーラ素子の高集積化
が可能となり、さらにＭＯＳトランジスタのソースおよ
びドレイン、バイポーラトランジスタのベースおよびコ
レクタコンタクトを、ポリシリコンおよび選択酸化法に
より形成した二酸化シリコン膜をマスクに用いた自己整
合法によって形成させることにより、Ｂ ｉ −ＣＭＯ
Ｓ素子の高性能化、高集積化を可能とし、さらにＢ ｉ
−ＣＭＯＳ半導体装置の製造方法において、基板と同
導電型のｊｉ／ｉ ０ Ｓトランジスタの下に、基板と
反対導電型の埋め込み拡散層を形成することにより、ラ
ッチアップ現象を著しく低減させることができ、Ｂ ｉ
−ＣＭＯ３半導体装置の高性能化に大きく寄与するも
のである。
の製造方法において、エピタキシャル層を基板と同導電
型の拡散領域によって基板と導通させ島状に分離する工
程において、エピタキシャル成長をする前に、あらかじ
め基板と導通すべき領域に、基板と同導電型の埋め込み
層を形成させておくことにより、エピタキシャル層の上
からの分離拡散を浅くでき、バイポーラ素子の高集積化
が可能となり、さらにＭＯＳトランジスタのソースおよ
びドレイン、バイポーラトランジスタのベースおよびコ
レクタコンタクトを、ポリシリコンおよび選択酸化法に
より形成した二酸化シリコン膜をマスクに用いた自己整
合法によって形成させることにより、Ｂ ｉ −ＣＭＯ
Ｓ素子の高性能化、高集積化を可能とし、さらにＢ ｉ
−ＣＭＯＳ半導体装置の製造方法において、基板と同
導電型のｊｉ／ｉ ０ Ｓトランジスタの下に、基板と
反対導電型の埋め込み拡散層を形成することにより、ラ
ッチアップ現象を著しく低減させることができ、Ｂ ｉ
−ＣＭＯ３半導体装置の高性能化に大きく寄与するも
のである。
第１図ａ −ｆは本発明の製造方法の一実施例を説明す
るための工程断面図、第２図は、本発明の ′効果
を説明するための図である。 １・・・・ｐ型基板、２・・・・・ｎ＋埋め込み層、３
・・ｐ 埋め込み層、４・・・・Ｎ型エピタキシャル層
、５・・・・・・ｐ型の深い拡散層、６・・・・・二酸
化ンリコン膜、７・・・・・窒化シリコン膜、８・・・
・・フィールド酸化膜、９・・・・・・ゲート酸化膜、
１ｏ・・・・・ゲート電極、１１．１２・・・・・・ソ
ース及びドレイン、１３・・・・ベース、１４．１５・
・・・・・ソース及ヒトレイン、１６３ ・・エミッタ、１７・・・・・コレクタコンタクト、１
８・・・・・二酸化／リコン膜、１９・・・ アルミニ
ウム電極、２ｏ・・・寄生Ｎ’ＰＮトランジスタ、２１
・・・・・寄生Ｎ Ｐ Ｎ トランジスタのベース、エ
ミッタ間抵抗、２２・・・・寄生ＰＮＰ ）ランジスタ
、２３・・・・寄生ＰＮＰ トランジスタのベース、エ
ミッタ間抵抗。 代理人の氏名 弁理士 甲 尾 敏 男 ほか１名第１
図 第１
るための工程断面図、第２図は、本発明の ′効果
を説明するための図である。 １・・・・ｐ型基板、２・・・・・ｎ＋埋め込み層、３
・・ｐ 埋め込み層、４・・・・Ｎ型エピタキシャル層
、５・・・・・・ｐ型の深い拡散層、６・・・・・二酸
化ンリコン膜、７・・・・・窒化シリコン膜、８・・・
・・フィールド酸化膜、９・・・・・・ゲート酸化膜、
１ｏ・・・・・ゲート電極、１１．１２・・・・・・ソ
ース及びドレイン、１３・・・・ベース、１４．１５・
・・・・・ソース及ヒトレイン、１６３ ・・エミッタ、１７・・・・・コレクタコンタクト、１
８・・・・・二酸化／リコン膜、１９・・・ アルミニ
ウム電極、２ｏ・・・寄生Ｎ’ＰＮトランジスタ、２１
・・・・・寄生Ｎ Ｐ Ｎ トランジスタのベース、エ
ミッタ間抵抗、２２・・・・寄生ＰＮＰ ）ランジスタ
、２３・・・・寄生ＰＮＰ トランジスタのベース、エ
ミッタ間抵抗。 代理人の氏名 弁理士 甲 尾 敏 男 ほか１名第１
図 第１
Claims (1)
- 一導電型半導体基板の表面に、前記基板と同一導電型の
第１．第２の埋め込み拡散領域を形成すると同時に、前
記基板と反対導電型の第３の埋め込み拡散領域を形成す
る工程と、前記基板上に前記基板と反対導電型のエピタ
キシャル層を形成する工程と、前記エピタキシャル層表
面から前記第１、第２の埋め込み拡散領域に達する前記
基板と同一導電型の第１．第２の分離領域を形成し、前
記工□ビタキシャル層を第１．第２の分離エピタキシャ
ル層に分離する工程と、前記第１の分離領域、前記第１
の分離エピタキシャル層にそれぞれに前記基板と反対導
電型、同一導電型のＭＯＳトランジスタを形成すると同
時に、前記第２の分離エピタキシャル層にバイポーラト
ランジスタを形成する工程を含む半導体装置の製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58065057A JPS59189667A (ja) | 1983-04-13 | 1983-04-13 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58065057A JPS59189667A (ja) | 1983-04-13 | 1983-04-13 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59189667A true JPS59189667A (ja) | 1984-10-27 |
Family
ID=13275936
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58065057A Pending JPS59189667A (ja) | 1983-04-13 | 1983-04-13 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59189667A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6066852A (ja) * | 1983-09-22 | 1985-04-17 | Toshiba Corp | 半導体集積回路装置およびその製造方法 |
-
1983
- 1983-04-13 JP JP58065057A patent/JPS59189667A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6066852A (ja) * | 1983-09-22 | 1985-04-17 | Toshiba Corp | 半導体集積回路装置およびその製造方法 |
| JPH0554266B2 (ja) * | 1983-09-22 | 1993-08-12 | Tokyo Shibaura Electric Co |
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