JPH0575035A - 半導体集積回路装置およびその製造方法 - Google Patents
半導体集積回路装置およびその製造方法Info
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- JPH0575035A JPH0575035A JP3237695A JP23769591A JPH0575035A JP H0575035 A JPH0575035 A JP H0575035A JP 3237695 A JP3237695 A JP 3237695A JP 23769591 A JP23769591 A JP 23769591A JP H0575035 A JPH0575035 A JP H0575035A
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- JP
- Japan
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- type
- diffusion layer
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/761—PN junctions
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 トランジスタのカットオフ周波数の向上と耐
圧低下を防止する。 【構成】 Ｐ-形シリコン基板１にＮ+形埋め込み層２と
Ｎ-形エピタキシャル成長層４を設ける。この基板１の
所定領域にＰ-形コレクタ層５を設け、その周囲にＰ+形
コレクタウォール層１２を深く設ける。このコレクタ層
５内にＮ形ベース層８を設け、さらにこのベース層８内
にＰ+形エミッタ層９を設けて、縦型のＰＮＰ形トラン
ジスタとする。 【効果】 高濃度のコレクタウォール層１２が低濃度の
コレクタ層５の周囲に設けられているので、コレクタ・
ベース接合の耐圧低下を防止できる。
圧低下を防止する。 【構成】 Ｐ-形シリコン基板１にＮ+形埋め込み層２と
Ｎ-形エピタキシャル成長層４を設ける。この基板１の
所定領域にＰ-形コレクタ層５を設け、その周囲にＰ+形
コレクタウォール層１２を深く設ける。このコレクタ層
５内にＮ形ベース層８を設け、さらにこのベース層８内
にＰ+形エミッタ層９を設けて、縦型のＰＮＰ形トラン
ジスタとする。 【効果】 高濃度のコレクタウォール層１２が低濃度の
コレクタ層５の周囲に設けられているので、コレクタ・
ベース接合の耐圧低下を防止できる。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路装置（以
下ＩＣと称す）、特に縦型バイポーラトランジスタ（以
下Ｖ−トランジスタと称す）を備えたＩＣに関するもの
である。
下ＩＣと称す）、特に縦型バイポーラトランジスタ（以
下Ｖ−トランジスタと称す）を備えたＩＣに関するもの
である。
【０００２】
【従来の技術】一般に、アナログ量の信号処理にはバイ
ポーラ型ＩＣが広く利用されている。近年、アナログ信
号の高周波化およびＩＣの高集積化が進展する中で、Ｉ
Ｃに集積するＰＮＰトランジスタの高性能化を図るため
に、図６に示すＶ−ＰＮＰトランジスタを一体化したＩ
Ｃが開発されている。
ポーラ型ＩＣが広く利用されている。近年、アナログ信
号の高周波化およびＩＣの高集積化が進展する中で、Ｉ
Ｃに集積するＰＮＰトランジスタの高性能化を図るため
に、図６に示すＶ−ＰＮＰトランジスタを一体化したＩ
Ｃが開発されている。
【０００３】以下に従来のＩＣについて、その断面構造
を示す図６を用いて説明する。図６において、１はＰ-
形単結晶シリコン基板、２はＮＰＮ形バイポーラトラン
ジスタ（以下単にＮＰＮトランジスタと称す）のＮ+形
コレクタ埋込み層、３はＶ−ＰＮＰトランジスタのＰ+
形コレクタ埋込み層、４はＮＰＮトランジスタのコレク
タになるＮ-形エピタキシャル成長層、５はＶ−ＰＮＰ
トランジスタのＰ-形コレクタ拡散層、６はＮＰＮトラ
ンジスタのＮ+形コレクタウォール拡散層、７はＶ−Ｐ
ＮＰトランジスタのＮ形ベース拡散層、８はＮＰＮトラ
ンジスタのベースおよびＶ−ＰＮＰトランジスタのエミ
ッタになるＰ+形拡散層、９はＮＰＮトランジスタのＮ+
形エミッタ拡散層、１０は表面保護膜、１１は金属配線
である。
を示す図６を用いて説明する。図６において、１はＰ-
形単結晶シリコン基板、２はＮＰＮ形バイポーラトラン
ジスタ（以下単にＮＰＮトランジスタと称す）のＮ+形
コレクタ埋込み層、３はＶ−ＰＮＰトランジスタのＰ+
形コレクタ埋込み層、４はＮＰＮトランジスタのコレク
タになるＮ-形エピタキシャル成長層、５はＶ−ＰＮＰ
トランジスタのＰ-形コレクタ拡散層、６はＮＰＮトラ
ンジスタのＮ+形コレクタウォール拡散層、７はＶ−Ｐ
ＮＰトランジスタのＮ形ベース拡散層、８はＮＰＮトラ
ンジスタのベースおよびＶ−ＰＮＰトランジスタのエミ
ッタになるＰ+形拡散層、９はＮＰＮトランジスタのＮ+
形エミッタ拡散層、１０は表面保護膜、１１は金属配線
である。
【０００４】以上のように構成された従来のＩＣでは、
通常のＮＰＮトランジスタを構成する要素にＰ+形コレ
クタ埋込み層３とＮ形ベース拡散層７を付加することに
より、高性能なＶ−ＰＮＰトランジスタの一体化を実現
している。
通常のＮＰＮトランジスタを構成する要素にＰ+形コレ
クタ埋込み層３とＮ形ベース拡散層７を付加することに
より、高性能なＶ−ＰＮＰトランジスタの一体化を実現
している。
【０００５】
【発明が解決しようとする課題】しかしながら、このよ
うな従来の構成には以下のような課題があった。
うな従来の構成には以下のような課題があった。
【０００６】ＮＰＮトランジスタのカットオフ周波数
（ｆT）特性を向上させるためには、コレクタであるＮ-
形エピタキシャル成長層４を薄く形成しなければならな
い。ところがこの場合、共存するＶ−ＰＮＰトランジス
タのＰ+形コレクタ埋込み層３とＮ形ベース拡散層７と
が近接するために、ベース下のコレクタ濃度が高くな
り、接合の空乏層がコレクタ側に十分広がらず、コレク
タ・ベース接合の耐圧が低下する。つまり、Ｖ−ＰＮＰ
トランジスタの耐圧劣化がＮＰＮトランジスタのカット
オフ周波数向上の障害になる。
（ｆT）特性を向上させるためには、コレクタであるＮ-
形エピタキシャル成長層４を薄く形成しなければならな
い。ところがこの場合、共存するＶ−ＰＮＰトランジス
タのＰ+形コレクタ埋込み層３とＮ形ベース拡散層７と
が近接するために、ベース下のコレクタ濃度が高くな
り、接合の空乏層がコレクタ側に十分広がらず、コレク
タ・ベース接合の耐圧が低下する。つまり、Ｖ−ＰＮＰ
トランジスタの耐圧劣化がＮＰＮトランジスタのカット
オフ周波数向上の障害になる。
【０００７】本発明の目的は、簡単な構造でＮＰＮトラ
ンジスタのカットオフ周波数の向上とＶ−ＰＮＰトラン
ジスタの耐圧低下を防止することが可能な半導体集積回
路装置およびその製造方法を提供することである。
ンジスタのカットオフ周波数の向上とＶ−ＰＮＰトラン
ジスタの耐圧低下を防止することが可能な半導体集積回
路装置およびその製造方法を提供することである。
【０００８】
【課題を解決するための手段】この目的を達成するため
に本発明の半導体集積回路装置は、一導電形の半導体層
を一主面に有する逆導電形の半導体基板と、この半導体
基板の所定領域で半導体層直下に設けた一導電形で高濃
度の埋込み拡散層と、この埋込み拡散層上部の半導体層
に設けた逆導電形で低濃度の第１のコレクタ拡散層と、
第１のコレクタ拡散層の周囲に設けられ、埋込み拡散層
に接続する、逆導電形で高濃度の第２のコレクタウォー
ル拡散層と、コレクタ拡散層内に設けた一導電形の第３
のベース拡散層と、ベース拡散層内に設けた逆導電形の
第４のエミッタ拡散層で構成されたバイポーラトランジ
スタを備える。
に本発明の半導体集積回路装置は、一導電形の半導体層
を一主面に有する逆導電形の半導体基板と、この半導体
基板の所定領域で半導体層直下に設けた一導電形で高濃
度の埋込み拡散層と、この埋込み拡散層上部の半導体層
に設けた逆導電形で低濃度の第１のコレクタ拡散層と、
第１のコレクタ拡散層の周囲に設けられ、埋込み拡散層
に接続する、逆導電形で高濃度の第２のコレクタウォー
ル拡散層と、コレクタ拡散層内に設けた一導電形の第３
のベース拡散層と、ベース拡散層内に設けた逆導電形の
第４のエミッタ拡散層で構成されたバイポーラトランジ
スタを備える。
【０００９】そして、本発明の製造方法は、逆導電形の
半導体基板の所定領域に一導電形で高濃度の埋込み拡散
層を形成する工程と、半導体基板の一主面に、一導電形
の半導体層を形成する工程と、埋込み拡散層上部の半導
体層に逆導電形で低濃度の第１のコレクタ拡散層を形成
する工程と、埋込み拡散層に接続する逆導電形で高濃度
の第２のコレクタウォール拡散層をコレクタ拡散層の周
囲に形成する工程と、コレクタ拡散層内に一導電形の第
３のベース拡散層を形成する工程と、ベース拡散層内に
逆導電形の第４のエミッタ拡散層を形成する工程とを有
する。
半導体基板の所定領域に一導電形で高濃度の埋込み拡散
層を形成する工程と、半導体基板の一主面に、一導電形
の半導体層を形成する工程と、埋込み拡散層上部の半導
体層に逆導電形で低濃度の第１のコレクタ拡散層を形成
する工程と、埋込み拡散層に接続する逆導電形で高濃度
の第２のコレクタウォール拡散層をコレクタ拡散層の周
囲に形成する工程と、コレクタ拡散層内に一導電形の第
３のベース拡散層を形成する工程と、ベース拡散層内に
逆導電形の第４のエミッタ拡散層を形成する工程とを有
する。
【００１０】
【作用】この構成によって、高濃度のコレクタウォール
層が低濃度のコレクタ層の周囲に設けられるので、ＮＰ
Ｎトランジスタのカットオフ周波数を向上するためにエ
ピタキシャル成長層を薄くしても、ベース下のコレクタ
濃度が高くならないので接合耐圧の低下を防止できる。
層が低濃度のコレクタ層の周囲に設けられるので、ＮＰ
Ｎトランジスタのカットオフ周波数を向上するためにエ
ピタキシャル成長層を薄くしても、ベース下のコレクタ
濃度が高くならないので接合耐圧の低下を防止できる。
【００１１】
【実施例】以下本発明の実施例について、図面を参照し
ながら説明する。
ながら説明する。
【００１２】図１は本発明の一実施例におけるバイポー
ラ型ＩＣの断面図である。図１において、１はＰ-形シ
リコン基板、２はＮＰＮトランジスタのＮ+形コレクタ
埋込み層、４はＮＰＮトランジスタのコレクタになるＮ
-形エピタキシャル成長層、５はＶ−ＰＮＰトランジス
タのＰ-形コレクタ拡散層、６はＮＰＮトランジスタの
Ｎ+形コレクタウォール拡散層、７はＶ−ＰＮＰトラン
ジスタのＮ形ベース拡散層、８はＮＰＮトランジスタの
ベースおよびＶ−ＰＮＰトランジスタのエミッタになる
Ｐ+形拡散層、９はＮＰＮトランジスタのＮ+形エミッタ
拡散層、１０は表面保護膜、１１は金属配線、１２はＶ
−ＰＮＰトランジスタのＰ+形コレクタウォール層であ
る。
ラ型ＩＣの断面図である。図１において、１はＰ-形シ
リコン基板、２はＮＰＮトランジスタのＮ+形コレクタ
埋込み層、４はＮＰＮトランジスタのコレクタになるＮ
-形エピタキシャル成長層、５はＶ−ＰＮＰトランジス
タのＰ-形コレクタ拡散層、６はＮＰＮトランジスタの
Ｎ+形コレクタウォール拡散層、７はＶ−ＰＮＰトラン
ジスタのＮ形ベース拡散層、８はＮＰＮトランジスタの
ベースおよびＶ−ＰＮＰトランジスタのエミッタになる
Ｐ+形拡散層、９はＮＰＮトランジスタのＮ+形エミッタ
拡散層、１０は表面保護膜、１１は金属配線、１２はＶ
−ＰＮＰトランジスタのＰ+形コレクタウォール層であ
る。
【００１３】以上のように構成された本実施例におい
て、Ｖ−ＰＮＰトランジスタのＮ形ベース層７の下には
低濃度のＰ-形コレクタ層５だけが設けられ、従来例で
設けていたＰ+形コレクタ埋込み層３が無い。このよう
な構造とすることによって、ＮＰＮトランジスタのカッ
トオフ周波数の向上を図るためにＮ-形エピタキシャル
成長層４を薄く形成しても、共存するＶ−ＰＮＰトラン
ジスタのＰ-形コレクタ層５も薄くなるが、従来例と異
なりベース下のコレクタ濃度が高くならず、接合の空乏
層はコレクタ側に十分広がる。つまり、Ｖ−ＰＮＰトラ
ンジスタのコレクタ・ベース接合の耐圧が低下しないの
で、ＮＰＮトランジスタのカットオフ周波数を向上させ
ることができる。
て、Ｖ−ＰＮＰトランジスタのＮ形ベース層７の下には
低濃度のＰ-形コレクタ層５だけが設けられ、従来例で
設けていたＰ+形コレクタ埋込み層３が無い。このよう
な構造とすることによって、ＮＰＮトランジスタのカッ
トオフ周波数の向上を図るためにＮ-形エピタキシャル
成長層４を薄く形成しても、共存するＶ−ＰＮＰトラン
ジスタのＰ-形コレクタ層５も薄くなるが、従来例と異
なりベース下のコレクタ濃度が高くならず、接合の空乏
層はコレクタ側に十分広がる。つまり、Ｖ−ＰＮＰトラ
ンジスタのコレクタ・ベース接合の耐圧が低下しないの
で、ＮＰＮトランジスタのカットオフ周波数を向上させ
ることができる。
【００１４】また、このＰ-形コレクタ層５の周囲に
は、Ｎ+形埋込み層２に接続するように高濃度のＰ+形コ
レクタウォール層１２を深く設けている。こうすると、
コレクタの寄生抵抗を十分低減できるので、Ｖ−ＰＮＰ
トランジスタのコレクタ・エミッタ間の飽和電圧が増大
することを抑制できる。
は、Ｎ+形埋込み層２に接続するように高濃度のＰ+形コ
レクタウォール層１２を深く設けている。こうすると、
コレクタの寄生抵抗を十分低減できるので、Ｖ−ＰＮＰ
トランジスタのコレクタ・エミッタ間の飽和電圧が増大
することを抑制できる。
【００１５】次に、本発明の一実施例であるバイポーラ
型ＩＣの製造方法について、工程断面図である図２〜図
５を参照しながら説明する。
型ＩＣの製造方法について、工程断面図である図２〜図
５を参照しながら説明する。
【００１６】まず、図２に示すように、Ｐ-形シリコン
基板１の一主面側に、周知の技術を用いて、Ｎ+形コレ
クタ埋込み層２とＮ-形エピタキシャル成長層４とを順
次形成する。そして、この基板１の分離領域とＶ−ＰＮ
Ｐトランジスタを形成するコレクタ領域領域上にボロン
−ナイトライド（ＢＮ）を蒸着し、これを用いて高濃度
のＰ+形不純物拡散層１４を形成する。その後、熱酸化
により基板１の表面にシリコン酸化膜（ＳｉＯ2膜）１
３を薄く形成した後、上記コレクタ領域にボロン（Ｂ）
をレジストマスク（図示せず）を用いて選択的にイオン
注入する。
基板１の一主面側に、周知の技術を用いて、Ｎ+形コレ
クタ埋込み層２とＮ-形エピタキシャル成長層４とを順
次形成する。そして、この基板１の分離領域とＶ−ＰＮ
Ｐトランジスタを形成するコレクタ領域領域上にボロン
−ナイトライド（ＢＮ）を蒸着し、これを用いて高濃度
のＰ+形不純物拡散層１４を形成する。その後、熱酸化
により基板１の表面にシリコン酸化膜（ＳｉＯ2膜）１
３を薄く形成した後、上記コレクタ領域にボロン（Ｂ）
をレジストマスク（図示せず）を用いて選択的にイオン
注入する。
【００１７】次に、図３に示すように、この基板１に熱
処理を施して、コレクタ領域にイオン注入したボロンを
Ｎ+形埋込み層２上部まで拡散させて、低濃度のＰ-形コ
レクタ層５を形成する。この時、この高濃度Ｐ+不純物
拡散層１４のボロンもＮ-形エピタキシャル成長層４中
をＮ+形埋込み層２まで拡散し、Ｐ+形コレクタウォール
層１２が形成される。
処理を施して、コレクタ領域にイオン注入したボロンを
Ｎ+形埋込み層２上部まで拡散させて、低濃度のＰ-形コ
レクタ層５を形成する。この時、この高濃度Ｐ+不純物
拡散層１４のボロンもＮ-形エピタキシャル成長層４中
をＮ+形埋込み層２まで拡散し、Ｐ+形コレクタウォール
層１２が形成される。
【００１８】さらに図４に示すように、この基板１に周
知の技術を用いて、ＮＰＮトランジスタのＮ+形コレク
タウォール層６とＶ−ＰＮＰトランジスタのＮ形ベース
層７を順次形成する。
知の技術を用いて、ＮＰＮトランジスタのＮ+形コレク
タウォール層６とＶ−ＰＮＰトランジスタのＮ形ベース
層７を順次形成する。
【００１９】それから、図５に示すように、この基板１
に周知の技術を用いて、ＮＰＮトランジスタのベースお
よびＶ−ＰＮＰトランジスタのエミッタになるＰ+形不
純物拡散層８と、そしてＮＰＮトランジスタのエミッタ
およびＶ−ＰＮＰトランジスタのベースコンタクトにな
るＮ+形不純物拡散層９を順次形成する。その後、この
基板１の上に表面保護膜になるシリコン酸化膜１０を形
成してから、周知の技術を用いて、金属配線になるアル
ミニウム合金（Ａｕ−Ｓｉ）配線１１を形成する。
に周知の技術を用いて、ＮＰＮトランジスタのベースお
よびＶ−ＰＮＰトランジスタのエミッタになるＰ+形不
純物拡散層８と、そしてＮＰＮトランジスタのエミッタ
およびＶ−ＰＮＰトランジスタのベースコンタクトにな
るＮ+形不純物拡散層９を順次形成する。その後、この
基板１の上に表面保護膜になるシリコン酸化膜１０を形
成してから、周知の技術を用いて、金属配線になるアル
ミニウム合金（Ａｕ−Ｓｉ）配線１１を形成する。
【００２０】本実施例によれば、従来例と同一のマスク
枚数でしかも通常の製造技術を用いて、高性能なＶ−Ｐ
ＮＰトランジスタを一体化できる。
枚数でしかも通常の製造技術を用いて、高性能なＶ−Ｐ
ＮＰトランジスタを一体化できる。
【００２１】なお、本発明の実施例はバイポーラ型ＩＣ
を用いて説明したが、アナログ・デジタル混載型のバイ
ポーラ・ＣＭＯＳ型ＩＣに一体化するＶ−ＰＮＰトラン
ジスタに適用しても、同じ効果が得られるのは言うまで
もない。
を用いて説明したが、アナログ・デジタル混載型のバイ
ポーラ・ＣＭＯＳ型ＩＣに一体化するＶ−ＰＮＰトラン
ジスタに適用しても、同じ効果が得られるのは言うまで
もない。
【００２２】
【発明の効果】以上のように本発明によれば、低濃度の
コレクタ層とその周囲に高濃度のコレクタウォール層を
Ｖ−トランジスタに設けることにより、そのカットオフ
周波数向上と耐圧改善を同時に達成した半導体集積回路
装置を実現することができる。
コレクタ層とその周囲に高濃度のコレクタウォール層を
Ｖ−トランジスタに設けることにより、そのカットオフ
周波数向上と耐圧改善を同時に達成した半導体集積回路
装置を実現することができる。
【００２３】また、本発明の方法によれば、製造工程が
増加しないので、周波数特性の優れたＩＣを安価に得る
ことができる。
増加しないので、周波数特性の優れたＩＣを安価に得る
ことができる。
【図１】本発明の一実施例における半導体集積回路装置
の断面図
の断面図
【図２】本発明の一実施例における製造方法を示す第１
工程断面図
工程断面図
【図３】本発明の一実施例における製造方法を示す第２
工程断面図
工程断面図
【図４】本発明の一実施例における製造方法を示す第３
工程断面図
工程断面図
【図５】本発明の一実施例における製造方法を示す第４
工程断面図
工程断面図
【図６】従来の半導体集積回路装置の断面構造図
１ Ｐ-形シリコン基板 ２ Ｎ+形コレクタ埋込み層 ４ Ｎ-形エピタキシャル成長層 ５ Ｐ-形コレクタ拡散層 ６ Ｎ+形コレクタウォール拡散層 ７ Ｎ形ベース拡散層 ８ Ｐ+形拡散層 ９ Ｎ+形エミッタ拡散層 １０ 表面保護膜 １１ 金属配線 １２ Ｐ+形拡散層 １３ シリコン酸化膜 １４ 高濃度Ｐ+形不純物拡散層
Claims (2)
- 【請求項１】一導電形の半導体層を一主面に有する逆導
電形の半導体基板と、前記半導体基板の所定領域で前記
半導体層直下に設けた一導電形で高濃度の埋込み拡散層
と、前記埋込み拡散層上部の半導体層に設けた、逆導電
形で低濃度の第１の拡散層と、前記第１の拡散層の周囲
に設け前記埋込み拡散層に接続する、逆導電形で高濃度
の第２の拡散層と、前記第１の拡散層内に形成された能
動素子とを備えた半導体集積回路装置。 - 【請求項２】逆導電形の半導体基板の所定領域に一導電
形で高濃度の埋込み拡散層を形成する工程と、前記半導
体基板の一主面に一導電形の半導体層を形成する工程
と、前記埋込み拡散層上部の前記半導体層に、逆導電形
で低濃度の第１の拡散層を形成する工程と、前記埋込み
拡散層に接続する、逆導電形で高濃度の第２の拡散層を
前記第１の拡散層の周囲に形成する工程と、前記第１の
拡散層内に能動素子を形成する工程を含むことを特徴と
する半導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3237695A JPH0575035A (ja) | 1991-09-18 | 1991-09-18 | 半導体集積回路装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3237695A JPH0575035A (ja) | 1991-09-18 | 1991-09-18 | 半導体集積回路装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0575035A true JPH0575035A (ja) | 1993-03-26 |
Family
ID=17019145
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3237695A Pending JPH0575035A (ja) | 1991-09-18 | 1991-09-18 | 半導体集積回路装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0575035A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5847440A (en) * | 1994-10-13 | 1998-12-08 | Mitsubishi Denki Kabushiki Kaisha | Bipolar transistor, semiconductor device having bipolar transistors |
| US6362300B1 (en) | 2000-07-06 | 2002-03-26 | The Yokohama Rubber Co., Ltd. | Moisture-curable polyurethane compositions |
-
1991
- 1991-09-18 JP JP3237695A patent/JPH0575035A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5847440A (en) * | 1994-10-13 | 1998-12-08 | Mitsubishi Denki Kabushiki Kaisha | Bipolar transistor, semiconductor device having bipolar transistors |
| US6362300B1 (en) | 2000-07-06 | 2002-03-26 | The Yokohama Rubber Co., Ltd. | Moisture-curable polyurethane compositions |
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