JPH05129535A - 半導体集積回路とその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 ＮｃｈＭＯＳのドレインとＮＰＮトランジス
タのエミッタを２重拡散構造とすることにより、信頼性
の向上とプロセスの簡略化を両立させる。 【構成】 Ｐ型ウェル領域（２４）のチャンネル部上に
ゲート電極（２０）を配置し、その両脇にＮ^-型ソース
・ドレイン領域（２５）とＮ⁺型ソース・ドレイン領域
（２６）を形成してＤＤＤ構造のＮｃｈＭＯＳ（１２）
とする。別の素子活性領域にはＰ型ベース領域（２７）
の表面にＮ^-型エミッタ領域（２８）とＮ⁺型エミッタ領
域（２９）とを２重拡散してＮＰＮトランジスタ（１
３）とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、バイポーラ型素子とＭ
ＩＳ型素子とを同一基板上に混在させた半導体集積回路
とその製造方法に関する。

【０００２】

【従来の技術】ＭＩＳ型半導体装置、特にゲート絶縁膜
としてシリコン酸化膜（ＳｉＯ₂）を用いたＭＯＳ型ト
ランジスタでは、その微細化に伴い、ドレイン端で電離
した電子が素子中の高電界によってゲート酸化膜に注入
され、ゲート酸化膜中に捕獲された電子が素子のしきい
値電圧の変動、あるいはチャンネルコンダクタンスの低
下といった信頼性の低下を招く現象（ホットエレクトロ
ン効果）が問題になる。

【０００３】この問題を解決するため、図７に示すよう
に、ドレインをＮ^-ドレイン（１）とＮ⁺ドレイン（２）
の２重構造とし、ゲート電極（３）下部のドレイン電界
を緩和して前記ホットエレクトロン効果を緩和する所謂
ＤＤＤ（Ｄｏｕｂｌｅ Ｄｉｆｆｕｓｅｄ Ｄｒａｉ
ｎ）構造が考えられている（例えば、特開昭６３−３０
８９６２号公報）。

【０００４】一方、ＭＯＳ型素子とバイポーラ型素子と
を共存化した所謂Ｂｉ−ＣＭＯＳ装置においても、ＭＯ
Ｓ型素子の微細化が進んで上記ホットエレクトロン効果
が問題になる領域に達してきており、何らかの対策が必
要になってきている。

【０００５】

【発明が解決しようとする課題】しかしながら、前記Ｂ
ｉ−ＣＭＯＳ装置は共存化させる素子の種類が多く、プ
ロセスが複雑化してマスク数が増大する難点を併せ持っ
ている。そのため、ＭＯＳ素子部をＤＤＤ構造にすると
一層プロセスが複雑化する欠点があった。

【０００６】

【課題を解決するための手段】本発明は上述した欠点に
鑑み成されたもので、ＮｃｈＭＯＳ（１２）にＮ^-型ド
レイン領域（２５）とＮ⁺型ドレイン領域（２６）から
成る２重拡散ドレイン構造を形成すると共に、ＮＰＮト
ランジスタ（１３）にＮ^-型エミッタ領域（２８）とＮ⁺
型エミッタ領域（２９）とを備えることにより、プロセ
スの複雑化を防ぎ且つＮｃｈＭＯＳ（１２）、ＮＰＮト
ランジスタ（１３）共に特性を改善したものである。

【０００７】

【作用】本発明によれば、ＮＰＮトランジスタ（１３）
のエミッタをＤＤＤ構造と同様のＮ^-−Ｎ⁺構造としたの
で、ＮｃｈＭＯＳ（１２）のソース・ドレインとＮＰＮ
トランジスタ（１３）のエミッタとを同時形成できる。
しかも、ベース・エミッタ接合がＮ^-−Ｐ接合になるの
で、ＮＰＮトランジスタ（１３）のベース・エミッタ逆
方向耐圧Ｖ_EBOを向上できる。

【０００８】

【実施例】図１は本発明によるＢｉ−ＣＭＯＳ装置のＰ
ｃｈＭＯＳ（１１）とＮｃｈＭＯＳ（１２）、およびＮ
ＰＮトランジスタ（１３）を示す断面図である。同図に
おいて、（１４）はＰ型シリコン半導体基板、（１５）
は基板（１４）の上に形成したＮ型エピタキシャル層、
（１６）は基板（１４）表面に埋込んだＮ⁺型の埋込
層、（１７）は同じく基板（１４）表面に埋込んだＰ⁺
型の埋込層、（１８）はＰ⁺型の分離領域、（１９）は
選択酸化により形成したフィールド酸化膜である。

【０００９】ＰｃｈＭＯＳ（１１）は、フィールド酸化
膜（１９）で囲まれたエピタキシャル層（１５）の表面
にゲート酸化膜（２０）を介してポリシリコンゲート電
極（２１）を配置し、ゲート電極（２１）近傍のエピタ
キシャル層（１５）表面にＰ ⁺型ソース・ドレイン領域
（２３）を形成して成る。ＮｃｈＭＯＳ（１２）は、エ
ピタキシャル層（１５）の表面にＰ⁺型埋込層（１７）
と連結するＰ型ウェル領域（２４）を形成し、フィール
ド酸化膜（１９）で囲まれたウェル領域（２４）の表面
にゲート酸化膜（２０）を介してゲート電極（２１）を
配置し、ゲート電極（２１）近傍のウェル領域（２４）
の表面にＮ ^-型ソース・ドレイン領域（２５）とＮ⁺型ソ
ース・ドレイン領域（２６）を２重拡散して形成したＤ
ＤＤ構造から成る。

【００１０】ＮＰＮトランジスタ（１３）は、フィール
ド酸化膜（１９）とＰ⁺型分離領域（１８）で囲まれた
エピタキシャル層（１５）の表面にＰ型のベース領域
（２７）を形成し、ベース領域（２７）の表面にＮ^-型
エミッタ領域（２８）とＮ⁺型エミッタ領域（２９）と
のＮ^-−Ｎ⁺構造から成るエミッタを形成し、ベース領域
（２７）にはＰ⁺型ベースコンタクト領域（３０）を、
コレクタとなるエピタキシャル層（１５）表面にはエミ
ッタと同様のＮ^-−Ｎ⁺構造のコレクタコンタクト領域
（３１）を形成して成る。各素子の電気的接続は、全面
を被覆するＣＶＤ酸化膜（３２）にコンタクトホールを
形成し、各部にオーミックコンタクトするＡｌ電極（３
３）を配置することにより行なわれる。

【００１１】上述した本願の装置は、ＮｃｈＭＯＳ（１
２）がＮ^-−Ｎ⁺の２重拡散ドレインを有し、ＮＰＮトラ
ンジスタ（１３）がドレインと同様にＮ^-−Ｎ⁺の２重拡
散エミッタを有する。ＮｃｈＭＯＳ（１２）のドレイン
を２重拡散ドレインにすると、ドレインとチャンネル部
（Ｐ型ウェル領域）との接合がＰ−Ｎ^-の低濃度接合に
なり、Ｎ^-型ソース・ドレイン領域（２５）がゲート・
ドレイン間の電界を緩和させるので、電子のホットエレ
クトロン現象を防止できる。一方、ＮＰＮトランジスタ
（１３）のエミッタを２重拡散ドレインにすると、ベー
ス・エミッタ接合がＰ−Ｎ^-の低濃度接合になるので、
トランジスタ特性のＶ_EBO（ベース・エミッタ間逆方向
耐圧）を向上できる。しかも、Ｎ⁺型エミッタ領域（２
９）によってエミッタ・ベース間の担体注入効率は殆ど
劣化せず、１００〜２００と十分に高い電流増幅率が得
られる。

【００１２】次に図２〜図６を参照して本願の製造方法
を説明する。図２〜図６はＮｃｈＭＯＳ（１２）とＮＰ
Ｎトランジスタ（１３）の部分だけを示してある。 （イ）基板（１４）上にＮ⁺型埋込層（１６）とＰ⁺型埋
込層（１７）を形成した後気相成長法によりエピタキシ
ャル層（１５）を形成し、エピタキシャル層（１５）表
面にＰ型ウェル領域（２４）を形成し、Ｐ⁺型分離領域
（１８）を完成させた後エピタキシャル層（１５）の表
面を選択酸化してフィールド酸化膜（１９）を形成す
る。その後ゲート酸化膜（２０）の形成、ポリシリコン
層の堆積とホトエッチング工程によりＭＯＳ素子のゲー
ト電極（２１）を形成する（図２）。

【００１３】（ロ）エピタキシャル層（１５）の上にホ
トレジストの塗布、露光および現像によってレジストマ
スク（３４）を形成し、酸化膜（３５）を通してＮＰＮ
トランジスタ（１３）のベース領域（２７）を形成する
Ｐ型不純物（ボロン）を選択的にイオン注入する。その
後レジストマスク（３４）を除去し、イオン注入した不
純物を熱拡散してＮＰＮトランジスタ（１３）のベース
領域（２７）を形成する（図３）。

【００１４】（ハ）再びホトレジストの塗布、露光およ
び現像によってレジストマスク（３６）を形成し、表面
からＮｃｈＭＯＳ（１２）のＮ^-型ソース・ドレイン領
域（２５）等を形成するＮ型不純物（リン）を選択的に
イオン注入する（図４）。その際、ＮＰＮトランジスタ
（１３）部にもＮ^-型エミッタ領域（２８）とコレクタ
コンタクト領域（３１）のＮ^-型部分を形成するために
イオン注入する。

【００１５】（ニ）先の工程で使用したレジストマスク
（２６）をそのままにして、リンを打込んだ領域と同じ
領域に２回目のイオン注入を処す（図５）。２回目のイ
オン注入も先と同じくＮ型不純物を使用し、不純物は拡
散速度の遅いヒ素（Ａｓ）とする。１回目のリン（Ｐ）
のイオン注入量はドーズ量が１０¹⁸〜１０¹⁹程度、２回
目のヒ素（Ａｓ）のイオン注入量はドーズ量が約１０²¹
程度と、１０²程度の差を付ける。また、この時にＮＰ
Ｎトランジスタ（１３）のＮ⁺型エミッタ領域（２９）
とコレクタコンタクト領域（３１）のＮ⁺部分を形成す
る。

【００１６】（ホ）レジストマスク（３６）を除去した
後、イオン注入した不純物を熱拡散する。２回目の工程
でイオン注入した不純物（リン、ヒ素）は各々拡散速度
が異なるので、リン（Ｐ）が深いＮ^-型ソース・ドレイ
ン領域（２５）を形成し、ヒ素（Ａｓ）が浅いＮ⁺型ソ
ース・ドレイン領域（２６）を形成する（図６）。ＮＰ
Ｎトランジスタ（１３）のエミッタも同様である。

【００１７】この後、ＣＶＤ酸化膜（３２）の堆積とコ
ンタクトホールの形成、アルミの堆積とホトエッチング
により電極（３３）を形成してウェハー工程を終了す
る。上述した本願の製造方法によれば、ＮｃｈＭＯＳ
（１２）のソース・ドレインとＮＰＮトランジスタ（１
３）のエミッタとを同時形成するので、これらの形成工
程に利用するマスク数が１枚で済む。と同時に、Ｎｃｈ
ＭＯＳ（１２）ではＤＤＤ構造が得られるのでしきい値
電圧Ｖ_tの変動やチャンネルコンダクタンスの低下等を
防止し、その信頼性を向上できる。また、ＮＰＮトラン
ジスタ（１３）のＶ_EBOを増大できる。

【００１８】

【発明の効果】以上に説明した通り、本発明によればマ
スク数を増大せずにＮｃｈＭＯＳ（１２）のＤＤＤ構造
が得られる。従って工程を複雑化せずにＭＯＳ素子の信
頼性を向上できる利点を有する。また、ＮＰＮトランジ
スタ（１３）のエミッタも２重拡散構造にするので、ト
ランジスタのベース・エミッタ間逆方向耐圧Ｖ_EBOを増
大できる利点をも有する。

【図面の簡単な説明】

【図１】本発明を説明するための断面図である。

【図２】本発明の製造方法を説明するための第１の断面
図である。

【図３】本発明の製造方法を説明するための第２の断面
図である。

【図４】本発明の製造方法を説明するための第３の断面
図である。

【図５】本発明の製造方法を説明するための第４の断面
図である。

【図６】本発明の製造方法を説明するための第５の断面
図である。

【図７】従来例を説明するための断面図である。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 8225−4Ｍ Ｈ０１Ｌ 29/78 ３０１ Ｇ

Claims (5)

【特許請求の範囲】
1. 【請求項１】 バイポーラ型素子とＭＩＳ型素子とを一
   体化した半導体集積回路であって、 一導電型の半導体基板と、 前記基板の上に形成した逆導電型のエピタキシャル層
   と、 前記エピタキシャル層の表面に形成した多数の素子活性
   領域と、 前記素子活性領域の表面に形成した、前記エピタキシャ
   ル層の導電型を反転させる一導電型のウェル領域と、 前記ウェル領域のチャンネル部上にゲート絶縁膜を介し
   て配置した前記ＭＩＳ型素子のゲート電極と、 前記ウェル領域の表面に形成した、低不純物濃度の第１
   の領域と該第１の領域の表面に形成した高不純物濃度の
   第２の領域とから成る逆導電型の前記ＭＩＳ型素子のソ
   ース・ドレイン領域と、 他の素子活性領域の表面に形成した、一導電型の前記バ
   イポーラ型素子のベース領域と、 前記ベース領域の表面に形成した、低不純物濃度の第１
   の領域と該第１の領域の表面に形成した高不純物濃度の
   第２の領域とから成る逆導電型の前記バイポーラ型素子
   のエミッタ領域と、を具備することを特徴とする半導体
   集積回路。
2. 【請求項２】 前記第１と第２の領域から成るソース・
   ドレイン領域と、前記第１と第２の領域から成るエミッ
   タ領域とが、同時的に形成したことを特徴とする請求項
   １記載の半導体集積回路。
3. 【請求項３】 前記バイポーラ型素子の素子活性領域表
   面に、低不純物濃度の第１の領域と該第１の領域の表面
   に形成した第２の領域から成るコレクタコンタクト領域
   を具備することを特徴とする請求項１記載の半導体集積
   回路。
4. 【請求項４】 一導電型半導体基板の上に逆導電型のエ
   ピタキシャル層を形成する工程と、 前記エピタキシャル層の表面に一導電型のウェル領域を
   形成する工程と、 前記エピタキシャル層の表面にフィールド絶縁膜を形成
   して複数の素子活性領域を形成する工程と、 前記素子活性領域の表面にバイポーラ型素子の一導電型
   のベース領域を形成する工程と、 前記エピタキシャル層の上にホトレジスト層を形成する
   工程と、 表面から逆導電型の不純物を低不純物濃度にイオン注入
   して、ＭＩＳ型素子のソース・ドレイン領域の第１の領
   域とバイポーラ型素子の第１の領域を形成し、続いて、
   逆導電型の不純物を高不純物濃度にイオン注入して、Ｍ
   ＩＳ型素子のソース・ドレイン領域の第２の領域とバイ
   ホーラ型素子の第２の領域を形成する工程と、を具備す
   ることを特徴とする半導体集積回路の製造方法。
5. 【請求項５】 前記第１の領域を形成する不純物がリン
   （Ｐ）、前記第２の領域を形成する不純物がヒ素（Ａ
   ｓ）であることを特徴とする請求項４記載の半導体集積
   回路の製造方法。