JPS6276775A - 半導体装置 - Google Patents
半導体装置Info
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- JPS6276775A JPS6276775A JP21688285A JP21688285A JPS6276775A JP S6276775 A JPS6276775 A JP S6276775A JP 21688285 A JP21688285 A JP 21688285A JP 21688285 A JP21688285 A JP 21688285A JP S6276775 A JPS6276775 A JP S6276775A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の技術分野）
本発明は半導体装置、特に絶縁性基板層上に形成された
ＭＯＳ Ｉ−ランジスタ素子の改良に関する。
ＭＯＳ Ｉ−ランジスタ素子の改良に関する。
ＭＯＳ型の集積回路において、高速化を図るためには回
路内部の寄生容■の低減が必要となる。
路内部の寄生容■の低減が必要となる。
このため近年３Ｑ ｌ （Ｓｉｌｉｃｏｎ ｏｎ Ｉｎ
５ｕｌａｔｏｒ）と呼ばれる絶縁性基板層上に島状の半
導体基板層を形成する構造が用いられるようになってき
ている。
５ｕｌａｔｏｒ）と呼ばれる絶縁性基板層上に島状の半
導体基板層を形成する構造が用いられるようになってき
ている。
第２図は絶縁性基板層としてサファイアを用いた３ Ｑ
３ （５ｉｌｉｃｏｎ ｏｎ ５ａｐｈｉｒｃ）と呼
ばれている構造を右するＮチャネルＭ ＯＳ ｌ−ラン
ジスタの構造図である。サフファイアからなる絶縁性基
板層１上には、Ｐ型シリコンからなる半導体基板層２が
島状に形成されており、この半導体基板層２の表面には
Ｎ＋ソース領域３およびＮ＋ドレイン領域４が形成され
ている。更にこの上にグー１〜絶縁膜５を介してグー１
へ電極６、絶縁層７が設けられ、ＮチャネルＭＯＳトラ
ンジスタが形成されている。
３ （５ｉｌｉｃｏｎ ｏｎ ５ａｐｈｉｒｃ）と呼
ばれている構造を右するＮチャネルＭ ＯＳ ｌ−ラン
ジスタの構造図である。サフファイアからなる絶縁性基
板層１上には、Ｐ型シリコンからなる半導体基板層２が
島状に形成されており、この半導体基板層２の表面には
Ｎ＋ソース領域３およびＮ＋ドレイン領域４が形成され
ている。更にこの上にグー１〜絶縁膜５を介してグー１
へ電極６、絶縁層７が設けられ、ＮチャネルＭＯＳトラ
ンジスタが形成されている。
ソース領域３およびドレイン領域４には、それぞれソー
ス電極８およびドレイン電極９が接続されている。また
、素子の微細化に伴ない、ソース領域３およびドレイン
領域４の深さは益々浅くなる傾向にあり、ソース電極８
およびドレイン電極９が半導体基板層２と導通すること
を防ぐため、ソース領域３およびドレイン領域４の下に
は更に濃度の高いＮ＋＋拡散領域１０および１１が設け
られる。
ス電極８およびドレイン電極９が接続されている。また
、素子の微細化に伴ない、ソース領域３およびドレイン
領域４の深さは益々浅くなる傾向にあり、ソース電極８
およびドレイン電極９が半導体基板層２と導通すること
を防ぐため、ソース領域３およびドレイン領域４の下に
は更に濃度の高いＮ＋＋拡散領域１０および１１が設け
られる。
このような構造により、かなりの高速化を図ることがで
きる。まず、絶縁性基板層１を設けたため、不要なＰＮ
接合や配線における浮遊容量を大幅に減少することがで
き、高速化が実現できることになる。また、半導体基ｉ
ｆｉ層２は島状に形成されているため、素子間が電気的
に分離されるため、ラッチアップが起こらなくなり、素
子間隔を縮め高密度化を図ることができ、高速化にも連
ながることになる。更に、Ｎ゛拡散領域１０および１１
を設けたため、ソース領１４３ Ａ３よびドレイン領域
４に存在する寄生容量も減少し、高速化が図れる。
きる。まず、絶縁性基板層１を設けたため、不要なＰＮ
接合や配線における浮遊容量を大幅に減少することがで
き、高速化が実現できることになる。また、半導体基ｉ
ｆｉ層２は島状に形成されているため、素子間が電気的
に分離されるため、ラッチアップが起こらなくなり、素
子間隔を縮め高密度化を図ることができ、高速化にも連
ながることになる。更に、Ｎ゛拡散領域１０および１１
を設けたため、ソース領１４３ Ａ３よびドレイン領域
４に存在する寄生容量も減少し、高速化が図れる。
しかしながら、前述のＪ：うなＳＯ８構造を有するトラ
ンジスタには、トランジスタが飽和領域で動作した場合
に、トランジスタの静特性に歪みが生じるという欠点が
ある。いま、第２図において、ドレイン領域４にかなり
高い電圧がかがっている飽和領域での動作を考える。ソ
ース領域３からは、図の破線で示した領域付近までチャ
ネル領域１２が伸びることになる。するとこのチャネル
領域１２とドレイン領域４との間に狭まれた空乏層領域
１３には高い電圧がかかることになる。近年、高集積化
が図られるにつれて、ソース領域３とドレイン領域４と
の間隔も縮まる傾向にあり、当然空乏層領域１３の幅も
縮まることになる。このように短い距離の間に高い電圧
がかかると、電界はかなり大きなものとなる。従ってこ
の高電界の空乏層領域１３では電子が高速で加速される
ことになり、この加速電子の衝突により衝突電離が起こ
る。即ち、結晶中に電子と正孔との対が生じることにな
る。このうち電子はソース領Ｉ４．３あるいはドレイン
領域４に吸収されるが、正孔は半導体基板層２に蓄積さ
れ、半導体基板層２の電位が上がることになる。
ンジスタには、トランジスタが飽和領域で動作した場合
に、トランジスタの静特性に歪みが生じるという欠点が
ある。いま、第２図において、ドレイン領域４にかなり
高い電圧がかがっている飽和領域での動作を考える。ソ
ース領域３からは、図の破線で示した領域付近までチャ
ネル領域１２が伸びることになる。するとこのチャネル
領域１２とドレイン領域４との間に狭まれた空乏層領域
１３には高い電圧がかかることになる。近年、高集積化
が図られるにつれて、ソース領域３とドレイン領域４と
の間隔も縮まる傾向にあり、当然空乏層領域１３の幅も
縮まることになる。このように短い距離の間に高い電圧
がかかると、電界はかなり大きなものとなる。従ってこ
の高電界の空乏層領域１３では電子が高速で加速される
ことになり、この加速電子の衝突により衝突電離が起こ
る。即ち、結晶中に電子と正孔との対が生じることにな
る。このうち電子はソース領Ｉ４．３あるいはドレイン
領域４に吸収されるが、正孔は半導体基板層２に蓄積さ
れ、半導体基板層２の電位が上がることになる。
この結果、主に２つの理由によって、トランジスタの静
特性に歪みが生じる。第１の理由は、半導体基板層２の
電位が上がることによって、トランジスタにバックゲー
トバイアスがかかったことになり、しきい値が低下する
ためである。そして第２の理由は、半導体基板層２の電
位が上がることによって、ソース領域３と半導体基板層
２との間の電位差が、ここのＰＮ接合のビルトイン電圧
を越えることになり、ソース領域３をエミッタ、半導体
基板層２をベース、ドレイン領域４を］レクタとした寄
生バイポーラトランジスタがＯＮ状態になるためである
。
特性に歪みが生じる。第１の理由は、半導体基板層２の
電位が上がることによって、トランジスタにバックゲー
トバイアスがかかったことになり、しきい値が低下する
ためである。そして第２の理由は、半導体基板層２の電
位が上がることによって、ソース領域３と半導体基板層
２との間の電位差が、ここのＰＮ接合のビルトイン電圧
を越えることになり、ソース領域３をエミッタ、半導体
基板層２をベース、ドレイン領域４を］レクタとした寄
生バイポーラトランジスタがＯＮ状態になるためである
。
このように従来のＳｏｌ型の１〜ランジスタには、飽和
領域で動作させると静特性に歪みが生じるという欠点が
あった。
領域で動作させると静特性に歪みが生じるという欠点が
あった。
そこで本発明は、飽和領域で動作さけても歪みのない静
特性を有することができるＳｏｌ型のトランジスタを提
供することを目的とする。
特性を有することができるＳｏｌ型のトランジスタを提
供することを目的とする。
本発明の特徴は、絶縁性基板層と、絶縁性基板層上に設
けられた半導体基板層と、この半導体基板層の表面に設
けられたソース領域およびドレイン領域と、半導体基板
層上に設けられたゲート絶縁膜およびゲート電極と、ソ
ース領域おＪ：びドレイン領域に電気的に接触するよう
に設けられたソース電極およびドレイン電極とを備える
半導体装置において、ソース電極が半導体基板層に対し
て電気的に接触しており、かつ、ドレイン領域の下に、
ドレイン電極と半導体基板層とが直接接触しないように
ドレイン層より濃度の高い不純物拡散領域を設け、半導
体基板層をソース電極と同電位に保つようにし、飽和領
域で動作させても歪みのない静特性が１９られるように
した点にある。
けられた半導体基板層と、この半導体基板層の表面に設
けられたソース領域およびドレイン領域と、半導体基板
層上に設けられたゲート絶縁膜およびゲート電極と、ソ
ース領域おＪ：びドレイン領域に電気的に接触するよう
に設けられたソース電極およびドレイン電極とを備える
半導体装置において、ソース電極が半導体基板層に対し
て電気的に接触しており、かつ、ドレイン領域の下に、
ドレイン電極と半導体基板層とが直接接触しないように
ドレイン層より濃度の高い不純物拡散領域を設け、半導
体基板層をソース電極と同電位に保つようにし、飽和領
域で動作させても歪みのない静特性が１９られるように
した点にある。
（発明の実施例）
以下本発明を第１図に示す実施例に基づいて説明する。
ここで第２図に示す従来例と同一構成要素については同
一符号を付し、説明を省略する。
一符号を付し、説明を省略する。
従来例との相違点はＮ＋“拡散領域１１が、ドレイン領
域４の下にのみ設けられている点である。ソース領域３
の下にはＮ“拡散領域１０は設けられていない。このた
め、ソース電極８が半導体基板層２に対して電気的に接
触しており、ソース電極８、ソース領域３、および半導
体基板層２が常に同電位に保たれることになる。従って
１〜ランジスタのしきい値低下による静特性の歪みを抑
えることができ、また前述の寄生バイポーラトランジス
タも、エミッタ・ベース間に順方向電圧がかからないの
で、ＯＮ状態とはならず、これに起因する静特性の歪み
も抑えることができる。なおドレイン電極９は従来どお
り半導体基板層２に直接接触していないため、トランジ
スタの動作は全く問題ない。ただ、本発明に係る装置で
はソース・ドレインの互換性は確保されない。
域４の下にのみ設けられている点である。ソース領域３
の下にはＮ“拡散領域１０は設けられていない。このた
め、ソース電極８が半導体基板層２に対して電気的に接
触しており、ソース電極８、ソース領域３、および半導
体基板層２が常に同電位に保たれることになる。従って
１〜ランジスタのしきい値低下による静特性の歪みを抑
えることができ、また前述の寄生バイポーラトランジス
タも、エミッタ・ベース間に順方向電圧がかからないの
で、ＯＮ状態とはならず、これに起因する静特性の歪み
も抑えることができる。なおドレイン電極９は従来どお
り半導体基板層２に直接接触していないため、トランジ
スタの動作は全く問題ない。ただ、本発明に係る装置で
はソース・ドレインの互換性は確保されない。
本実施例に係る装置の製造は従来装置の製造と１８Ｉぼ
同様の工程で行うことができるため、特別な工程を追加
するような必要もない。例えば絶縁性基板層１としてサ
ファイア基板を用い、この上に絶縁性基板層２としてＰ
！１２シリコンを島状に結晶成長させた後、熱酸化によ
りゲート絶縁膜５を形成する。この上にポリシリコンを
ｊイを積させてゲート塩ＶＭ６を形成する。更にこの後
、Ｎ型不純物の拡散によりＮ” ／−ス領ｌｌ１３、Ｎ
” トレ（＞’ｎｂａ。
同様の工程で行うことができるため、特別な工程を追加
するような必要もない。例えば絶縁性基板層１としてサ
ファイア基板を用い、この上に絶縁性基板層２としてＰ
！１２シリコンを島状に結晶成長させた後、熱酸化によ
りゲート絶縁膜５を形成する。この上にポリシリコンを
ｊイを積させてゲート塩ＶＭ６を形成する。更にこの後
、Ｎ型不純物の拡散によりＮ” ／−ス領ｌｌ１３、Ｎ
” トレ（＞’ｎｂａ。
４を形成する。次にドレイン類１ｌｉ１／ｌの下にのみ
Ｎ型不純物を高８！度で注入し、Ｎ＋＋拡散層１１を形
成する。なおこのＮ＋４拡散層１１Ｇよ第１図に示すよ
うに絶縁性基板層１に達するように形成してもよいが、
ある程度の深さを確保できれば、これより浅くしてもか
まわない。この後パターニング、エツチングによる一連
の工程でコンタク１−ホールを開孔し、アルミニウム等
の伝導物質の蒸着により、ソース電極８、ドレイン電極
９を形成すればよい。この際、ソース電極８はソース領
域３を口過して半導体基板層２に導通ずるようにし、ド
レイン類Ｍ９はＮ＋＋拡散層１１の存在により半導体基
板層２には直接接触しないようにする。
Ｎ型不純物を高８！度で注入し、Ｎ＋＋拡散層１１を形
成する。なおこのＮ＋４拡散層１１Ｇよ第１図に示すよ
うに絶縁性基板層１に達するように形成してもよいが、
ある程度の深さを確保できれば、これより浅くしてもか
まわない。この後パターニング、エツチングによる一連
の工程でコンタク１−ホールを開孔し、アルミニウム等
の伝導物質の蒸着により、ソース電極８、ドレイン電極
９を形成すればよい。この際、ソース電極８はソース領
域３を口過して半導体基板層２に導通ずるようにし、ド
レイン類Ｍ９はＮ＋＋拡散層１１の存在により半導体基
板層２には直接接触しないようにする。
なお、上述の実施例では、ＮチャネルＭＯＳトランジス
タについて本発明を適用した例を示したが、Ｐヂ↑？ネ
ルのＭＯ８Ｉ−ランジスタについても同様に適用するこ
とができる。また、ゲート電極はポリシリコンに限らず
、アルミニウム等の金属グー１〜構造のものでも勿論よ
く、絶縁性基板層としては、サファイア以外のものを用
いてもよい。
タについて本発明を適用した例を示したが、Ｐヂ↑？ネ
ルのＭＯ８Ｉ−ランジスタについても同様に適用するこ
とができる。また、ゲート電極はポリシリコンに限らず
、アルミニウム等の金属グー１〜構造のものでも勿論よ
く、絶縁性基板層としては、サファイア以外のものを用
いてもよい。
以上のとおり本発明によれば、ＳＯＩ型１ヘランジスタ
において、ソース電極を半導体基板と電気的に接触させ
るようにしたため、飽和領域で動作させても歪みのない
静特性を得ることができる。
において、ソース電極を半導体基板と電気的に接触させ
るようにしたため、飽和領域で動作させても歪みのない
静特性を得ることができる。
第１図は本発明の一実施例に係る半）９体装ｌの構造図
、第２図は従来の半導体装置の構造図である。 １・・・絶縁性基板層、２・・・半導体基板層、３・・
・Ｎ＋ソース領域、４・・・Ｎ＋ドレイン領域、５・・
・ゲート絶縁膜、６・・・ゲート電極、７・・・絶縁層
、８・・・ソース電極、９・・・ドレイン電極、１０・
・・Ｎ″′拡散層、１１・・・Ｎ＋＋拡散層、１２・・
・チャネル領域、１３・・・空乏層領域。
、第２図は従来の半導体装置の構造図である。 １・・・絶縁性基板層、２・・・半導体基板層、３・・
・Ｎ＋ソース領域、４・・・Ｎ＋ドレイン領域、５・・
・ゲート絶縁膜、６・・・ゲート電極、７・・・絶縁層
、８・・・ソース電極、９・・・ドレイン電極、１０・
・・Ｎ″′拡散層、１１・・・Ｎ＋＋拡散層、１２・・
・チャネル領域、１３・・・空乏層領域。
Claims (1)
- 【特許請求の範囲】 １、絶縁性基板層と、前記絶縁性基板層上に設けられた
半導体基板層と、前記半導体基板層の表面に設けられた
ソース領域およびドレイン領域と、前記半導体基板層上
に設けられたゲート絶縁膜およびゲート電極と、前記ソ
ース領域およびドレイン領域に電気的に接触するように
設けられたソース電極およびドレイン電極と、を備える
半導体装置において、前記ソース電極が前記半導体基板
層に対して電気的に接触しており、かつ、前記ドレイン
領域の下に、前記ドレイン電極と前記半導体基板層とが
直接接触しないように前記ドレイン層より濃度の高い不
純物拡散領域を設けたことを特徴とする半導体装置。 ２、ドレイン領域の下に設けた不純物拡散領域が、絶縁
性基板層にまで到達していることを特徴とする特許請求
の範囲１項記載の半導体装置。 ３、絶縁性基板層がサファイア、半導体基板層がシリコ
ンであることを特徴とする特許請求の範囲第１項または
第２項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21688285A JPS6276775A (ja) | 1985-09-30 | 1985-09-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21688285A JPS6276775A (ja) | 1985-09-30 | 1985-09-30 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6276775A true JPS6276775A (ja) | 1987-04-08 |
Family
ID=16695389
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21688285A Pending JPS6276775A (ja) | 1985-09-30 | 1985-09-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6276775A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6159780A (en) * | 1996-12-30 | 2000-12-12 | Hyundai Electronics Industries Co., Ltd. | Method of fabricating semiconductor device on SOI substrate |
| JP2010206214A (ja) * | 2010-05-13 | 2010-09-16 | Mitsubishi Electric Corp | 半導体装置 |
-
1985
- 1985-09-30 JP JP21688285A patent/JPS6276775A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6159780A (en) * | 1996-12-30 | 2000-12-12 | Hyundai Electronics Industries Co., Ltd. | Method of fabricating semiconductor device on SOI substrate |
| JP2010206214A (ja) * | 2010-05-13 | 2010-09-16 | Mitsubishi Electric Corp | 半導体装置 |
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