JPS6381862A - 絶縁ゲ−ト型バイポ−ラトランジスタ - Google Patents
絶縁ゲ−ト型バイポ−ラトランジスタInfo
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- JPS6381862A JPS6381862A JP22687186A JP22687186A JPS6381862A JP S6381862 A JPS6381862 A JP S6381862A JP 22687186 A JP22687186 A JP 22687186A JP 22687186 A JP22687186 A JP 22687186A JP S6381862 A JPS6381862 A JP S6381862A
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- Japan
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- conductivity type
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- Pending
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- 238000000034 method Methods 0.000 abstract description 6
- 239000000758 substrate Substances 0.000 abstract description 4
- 239000007943 implant Substances 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 2
- 238000001259 photo etching Methods 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
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- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の属する技術分野］
本発明は絶縁ゲート型バイポーラトランジスタに関する
。
。
［従来技術とその問題点］
バイポーラトランジスタの高い″ｌｔｔ流密度とパワー
ＭＯ３ＦＥＴの高速性とを結びつけた素子として、絶縁
ゲート型バイポーラトランジスタが最近注目されてきて
いる。この素子は第２図に示すような基本構成を持って
おり、構造上は縦型ＭＯ３ＦＥＴのドレイン領域となる
ｎ゛層をＰ゛層に首き換えたものということができる。
ＭＯ３ＦＥＴの高速性とを結びつけた素子として、絶縁
ゲート型バイポーラトランジスタが最近注目されてきて
いる。この素子は第２図に示すような基本構成を持って
おり、構造上は縦型ＭＯ３ＦＥＴのドレイン領域となる
ｎ゛層をＰ゛層に首き換えたものということができる。
この素子は、ｐ・基板１（エミッタ領域）の−Ｆに低不
純物濃度のｎ−層２（ドレイン、又はベース領域）を形
成し、このｎ−層２の表面部に選択的に２層３（コレク
タ領域）、更にこの９層３の表面部に選択的にｎ・層４
（ソース領域）を形成し、９層３のｎ−層２とｎ・層４
とで挟まれた表面領域をチャネル領域として、この上に
ゲート絶縁膜５を介してゲート電極６を形成し、更に１
層３とｎ゛層４またがってコレクタ′市極７、ｐ゛基板
１の下面にエミッタ電８ｉ８をそれぞれ形成するもので
ある。なお、この素子の各領域に対する名称は、未だ統
一されたものがないが、その主な′市原の枦いｆが正孔
であり、基本的にはｎチャネルＭＯ５ＦＥＴによってベ
ース電流（゛電子）を供給されたｐｎｐトランジスタで
あると考えるべきとこ、ろかもここではＬ−記のような
名称とした。
純物濃度のｎ−層２（ドレイン、又はベース領域）を形
成し、このｎ−層２の表面部に選択的に２層３（コレク
タ領域）、更にこの９層３の表面部に選択的にｎ・層４
（ソース領域）を形成し、９層３のｎ−層２とｎ・層４
とで挟まれた表面領域をチャネル領域として、この上に
ゲート絶縁膜５を介してゲート電極６を形成し、更に１
層３とｎ゛層４またがってコレクタ′市極７、ｐ゛基板
１の下面にエミッタ電８ｉ８をそれぞれ形成するもので
ある。なお、この素子の各領域に対する名称は、未だ統
一されたものがないが、その主な′市原の枦いｆが正孔
であり、基本的にはｎチャネルＭＯ５ＦＥＴによってベ
ース電流（゛電子）を供給されたｐｎｐトランジスタで
あると考えるべきとこ、ろかもここではＬ−記のような
名称とした。
この素ｆの動作は次のとおりである。コレクタｉ１ｉ、
極７をアースし、ゲート電極６及びエミッタ電極８に正
の電圧を加えると、ゲート電極６の直下の１層３の表面
が反転してｎチャネルが形成され、電子がベース（又は
ドレイン）領域２に供給されるため、エミッタ領域１、
ベース領域２、コレクタ領域３で構成されるｐｎｐトラ
ンジスタはオン状態となる。このときベース領域２はバ
イポーラモードとなり主導度変調を受けるから、オン抵
抗はＭＯＳ ＦＥＴに比へて著しく低下するが、その
反面、寄生サイリスクが点弧するラッチング現象があり
、この点がこの素子の大きな欠点となっている。
極７をアースし、ゲート電極６及びエミッタ電極８に正
の電圧を加えると、ゲート電極６の直下の１層３の表面
が反転してｎチャネルが形成され、電子がベース（又は
ドレイン）領域２に供給されるため、エミッタ領域１、
ベース領域２、コレクタ領域３で構成されるｐｎｐトラ
ンジスタはオン状態となる。このときベース領域２はバ
イポーラモードとなり主導度変調を受けるから、オン抵
抗はＭＯＳ ＦＥＴに比へて著しく低下するが、その
反面、寄生サイリスクが点弧するラッチング現象があり
、この点がこの素子の大きな欠点となっている。
このラッチングは、ソース領域、コレクタ領域、ベース
領域、エミッタ領域で構成される寄生サイリスタにおい
て、ソース・ベース領域間の接合が順バイアスされてコ
レクタ領域に電子が注入されることによって起こるもの
である。これを防止するためには、コレクタ領域の抵抗
を小さくする必要があり、そのためには、コレクタ領域
の不純物濃度を高める方法、コレクタ領域に第２図の破
線で示すようなｐ゛層を設ける方法などがある。しかし
前者の方法はゲートしきい値電圧の増大を招き好ましく
なく、後者の方法ではフォトエツチング精度の制約によ
りコレクタ領域の抵抗低減には限度がある。
領域、エミッタ領域で構成される寄生サイリスタにおい
て、ソース・ベース領域間の接合が順バイアスされてコ
レクタ領域に電子が注入されることによって起こるもの
である。これを防止するためには、コレクタ領域の抵抗
を小さくする必要があり、そのためには、コレクタ領域
の不純物濃度を高める方法、コレクタ領域に第２図の破
線で示すようなｐ゛層を設ける方法などがある。しかし
前者の方法はゲートしきい値電圧の増大を招き好ましく
なく、後者の方法ではフォトエツチング精度の制約によ
りコレクタ領域の抵抗低減には限度がある。
［発明の目的］
本発明の［１的は、絶縁ゲート型バイポーラトランジス
タにおける上記の欠点を除去し、ゲートしきい値電圧を
増大させることなくラッチングを防Ｉ卜することにある
。
タにおける上記の欠点を除去し、ゲートしきい値電圧を
増大させることなくラッチングを防Ｉ卜することにある
。
［発明の要点］
本発明は、高不純物濃度で第１導電型の第１領域と、第
１領域トに設けられた低不純物濃度で第２導電型の第２
領域と、第２領域表面部に選択的に形成された第１導電
型の第３領域と、第３領域表面部に選択的に形成された
高不純物濃度で第２導電型の第４領域と、第１領域表面
に設けられたエミッタ電極と、第２領域と第４領域とで
挟まれた第３領域表面近くをチャネル領域としてこの１
−に絶縁膜を介して設けられたゲート電極と、第３領域
表面と第４領域表面一ににまたがって接触するコレクタ
電極とを有する絶縁ゲート型へイボーラトランジスタに
おいて、第４領域直Ｆの第３領域内に第３領域と同導電
型の高不純物濃度領域を設けるものである。
１領域トに設けられた低不純物濃度で第２導電型の第２
領域と、第２領域表面部に選択的に形成された第１導電
型の第３領域と、第３領域表面部に選択的に形成された
高不純物濃度で第２導電型の第４領域と、第１領域表面
に設けられたエミッタ電極と、第２領域と第４領域とで
挟まれた第３領域表面近くをチャネル領域としてこの１
−に絶縁膜を介して設けられたゲート電極と、第３領域
表面と第４領域表面一ににまたがって接触するコレクタ
電極とを有する絶縁ゲート型へイボーラトランジスタに
おいて、第４領域直Ｆの第３領域内に第３領域と同導電
型の高不純物濃度領域を設けるものである。
［発明の実施例］
次に本発明の実施例を図面について説明する。
第１図は本発明の実施例の構成図で、第２図と同等部分
には同符号を付しである。
には同符号を付しである。
第１図において、ｐ°型の基板よりなる第１領域ｌ（エ
ミッタ領域）の上には低不純物濃度で第１領域１とは異
なる導電型のｎ−型の第２領域２（ドレイン、又はソー
ス領域）が設けられており、この第２領域２の表面部に
選択的にＰ型の第３領域３（コレクタ領域）が形成され
、更にこの第３領域３の表面部に選択的に高不純物濃度
でｎ・型の第４領域４（ソース領域）が形成され、第３
領域３の第２領域２と第４領域４とで挟まれた表面領域
をチャネル領域として、この−にに絶縁膜５（ゲート絶
縁膜）を介してゲート電極６が設けられ、また第３領域
３の表面と第４領域４の表面とにまたがってコレクタ電
極７が設けられ、第１領域１の下面にはエミッタ電極８
が形成され、更に第３領域３に表面部からｐ型の高不純
物濃度層９が設けられている。以−ヒは第２図の従来の
ものと同様である。
ミッタ領域）の上には低不純物濃度で第１領域１とは異
なる導電型のｎ−型の第２領域２（ドレイン、又はソー
ス領域）が設けられており、この第２領域２の表面部に
選択的にＰ型の第３領域３（コレクタ領域）が形成され
、更にこの第３領域３の表面部に選択的に高不純物濃度
でｎ・型の第４領域４（ソース領域）が形成され、第３
領域３の第２領域２と第４領域４とで挟まれた表面領域
をチャネル領域として、この−にに絶縁膜５（ゲート絶
縁膜）を介してゲート電極６が設けられ、また第３領域
３の表面と第４領域４の表面とにまたがってコレクタ電
極７が設けられ、第１領域１の下面にはエミッタ電極８
が形成され、更に第３領域３に表面部からｐ型の高不純
物濃度層９が設けられている。以−ヒは第２図の従来の
ものと同様である。
本発明においては、ゲート電極６、コレクタ電極７を設
ける前に、第４領域４を形成するのに使用した絶縁膜５
をマスクとして高エネルギーのｐ型イオンを打ち込む等
の方法により、第３領域３内の第４領域４直下に第３領
域３と同導電型の高不純物Ｃ度領域１０が形成される。
ける前に、第４領域４を形成するのに使用した絶縁膜５
をマスクとして高エネルギーのｐ型イオンを打ち込む等
の方法により、第３領域３内の第４領域４直下に第３領
域３と同導電型の高不純物Ｃ度領域１０が形成される。
［発明の効果］
本発明によれば、第４領域（ソース領域）の形成に使用
したものと同じマスクにより第４領域の直下にそれと反
対型の高不純物濃度層を形成することができるので、フ
ォトエツチングの精度の影うを受けることなく第３領域
（コレクタ領域）の抵抗を下げることが可能となり、し
かもこの付加した高不純物濃度領域は第４領域（ソース
領域）より深い位置にあるので、チャネル領域の不純物
濃度を高めることはなく、それ故ゲートしきい値電圧を
増大させることなくラッチングを防止することができる
。
したものと同じマスクにより第４領域の直下にそれと反
対型の高不純物濃度層を形成することができるので、フ
ォトエツチングの精度の影うを受けることなく第３領域
（コレクタ領域）の抵抗を下げることが可能となり、し
かもこの付加した高不純物濃度領域は第４領域（ソース
領域）より深い位置にあるので、チャネル領域の不純物
濃度を高めることはなく、それ故ゲートしきい値電圧を
増大させることなくラッチングを防止することができる
。
第１図は本発明の実施例の構成図、第２図は従来例の構
成図である。 １・・・第１領域（エミッタ領域）、 ２拳・・第２
領域（ベース領域）、 ３・・・第３領域（コレクタ
領域）、 ４・・拳第４領域（ソース領域）、５・・
・絶縁膜（ゲート絶縁１１Ｑ）、 ６・・・ゲート電
極、 ７１１・・コレクタ電極Ｆ極。 ８・・・エミッタ電極、 ｌＯ・・拳高不純物濃度
領域。 、・ミニ ・、シ ・： ・Ｉｌ；”’、−・
成図である。 １・・・第１領域（エミッタ領域）、 ２拳・・第２
領域（ベース領域）、 ３・・・第３領域（コレクタ
領域）、 ４・・拳第４領域（ソース領域）、５・・
・絶縁膜（ゲート絶縁１１Ｑ）、 ６・・・ゲート電
極、 ７１１・・コレクタ電極Ｆ極。 ８・・・エミッタ電極、 ｌＯ・・拳高不純物濃度
領域。 、・ミニ ・、シ ・： ・Ｉｌ；”’、−・
Claims (1)
- 【特許請求の範囲】 １）高不純物濃度で第１導電型の第１領域と、第１領域
上に設けられた低不純物濃度で第２導電型の第２領域と
、第２領域表面部に選択的に形成された第１導電型の第
３領域と、 第３領域表面部に選択的に形成された高不純物濃度で第
２導電型の第４領域と、第１領域表面に設けられたエミ
ッタ電極と、第２領域と第４領域とで挟まれた第３領域
表面近くをチャネル領域としてこの上に絶縁膜を介して
設けられたゲート電極と、第３領域表面と 第４領域表面上にまたがって接触するコレクタ電極と、
第３領域内において第４領域直下に設けられた第３領域
と同導電型の高不純物濃度領域とを有することを特徴と
する絶縁 ゲート型バイポーラトランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22687186A JPS6381862A (ja) | 1986-09-25 | 1986-09-25 | 絶縁ゲ−ト型バイポ−ラトランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22687186A JPS6381862A (ja) | 1986-09-25 | 1986-09-25 | 絶縁ゲ−ト型バイポ−ラトランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6381862A true JPS6381862A (ja) | 1988-04-12 |
Family
ID=16851878
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22687186A Pending JPS6381862A (ja) | 1986-09-25 | 1986-09-25 | 絶縁ゲ−ト型バイポ−ラトランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6381862A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2635613A1 (fr) * | 1988-08-19 | 1990-02-23 | Fuji Electric Co Ltd | Dispositif a semiconducteurs mos |
| US7067877B2 (en) | 2003-03-10 | 2006-06-27 | Fuji Electric Device Technology Co., Ltd. | MIS-type semiconductor device |
| US7692239B2 (en) | 2003-03-10 | 2010-04-06 | Fuji Electric Device Technology Co., Ltd. | MIS-type semiconductor device |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60196974A (ja) * | 1984-03-19 | 1985-10-05 | Toshiba Corp | 導電変調型ｍｏｓｆｅｔ |
-
1986
- 1986-09-25 JP JP22687186A patent/JPS6381862A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60196974A (ja) * | 1984-03-19 | 1985-10-05 | Toshiba Corp | 導電変調型ｍｏｓｆｅｔ |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2635613A1 (fr) * | 1988-08-19 | 1990-02-23 | Fuji Electric Co Ltd | Dispositif a semiconducteurs mos |
| US7067877B2 (en) | 2003-03-10 | 2006-06-27 | Fuji Electric Device Technology Co., Ltd. | MIS-type semiconductor device |
| US7692239B2 (en) | 2003-03-10 | 2010-04-06 | Fuji Electric Device Technology Co., Ltd. | MIS-type semiconductor device |
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