FR2635613A1 - Dispositif a semiconducteurs mos - Google Patents
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Abstract
L'invention concerne la technologie des semi-conducteurs. L'invention vise à améliorer la résistance au claquage de transistors MOSFET de puissance qui sont intégrés dans un ensemble de cellules élémentaires formées sur un même substrat semiconducteur. Dans ce but, une couche p**+ 24 est formée aux quatre coins d'une couche de source 3. Les résultats de tests indiquent qu'un MOSFET de puissance ayant cette structure présente une capacité de résistance à un phénomène d'avalanche 10 fois supérieure à celle d'un dispositif de l'art antérieur. Application aux réseaux de transistors MOS de puissance.
Description
La présente invention concerne un dispositif à semiconducteurs MOS capable
de travailler avec un courant élevé et formant un ensemble de cellules unitaires de type MOS sur le même substrat semiconducteur, avec la source et le canal situés du côté d'une surface principale du subs- trat semiconducteur, et le drain situé du côté de l'autre
surface principale du substrat semiconducteur.
On connaît un transistor MOSFET de puissance du type suivant. Il comporte une couche de source constituée
par la couche de drain, formée par le substrat semiconduc-
teur, une couche de base formée du côté d'une surface de ce substrat semiconducteur, avec la couche de source formée dans cette couche de base, la région de formation de canal située entre cette couche de source et la région de drain,
et l'électrode de grille formée sur cette région de forma-
tion de canal, avec interposition de la couche d'oxyde de grille. Il permet la circulation du courant principal entre l'électrode de source qui est en contact avec la couche de
source et la région de la couche de base ayant une concen-
tration d'impuretés élevée, et l'électrode de drain qui se
trouve de l'autre côté du substrat. Un tel MOSFET de puis-
sance présente une structure dans laquelle un ensemble de cellules unitaires de type carré sont formées dans le même substrat, et ces cellules sont connectées en parallèle pour
augmenter le courant admissible.
La figure 2 est une coupe d'une cellule unitai-
re d'un MOSFET de puissance dans lequel un puits P+ 21 et une couche de base P (ayant une forme carrée en plan) qui
entoure le caisson, sont formés dans une surface d'un subs-
trat en silicium de type n qui deviendra la région de drain, une couche de source n+ 3 (ayant une forme carrée en plan) est également formée sur la couche de surface du substrat,
et une électrode de grille 5, consistant par exemple en si-
licium polycristallin, est formée sur la couche de base 22, entre les deux couches de source 3 et la région de drain 1,
avec interposition d'une couche d'oxyde de grille 4.
L'électrode de source 6 est en contact avec la couche de
source 3 et le puits p 21. L'électrode de grille 5 est iso-
lée de l'électrode de source 6 par une couche d'isolation
41. L'électrode de drain 8 est en contact avec l'autre sur-
face du substrat 1 par l'intermédiaire de la couche n+7. Lorsqu'une tension positive pour l'électrode de source 6 est appliquée à l'électrode de grille 5 de la cellule unitaire, la surface 23 de la couche de base p 22, entre la région de source n+ 3 et la région de drain n 1, est inversée pour produire le canal n, et l'électrode de source et l'électrode de drain sont placées dans la condition de conduction, du fait que des électrons sont injectés dans la région de drain à partir de la couche de source 3, par l'intermédiaire du canal. Lorsque l'électrode de grille 5 est polarisée à la même tension que l'électrode de source 6 ou à une tension négative par rapport à celle de l'électrode de source 6,
l'état de conduction est inversé, ce qui procure un fonc-
tionnement en élément de commutation.
Dans le cas o un MOSFET comprenant un ensemble
de cellules unitaires représentées sur la figure 2 est uti-
lisé pour un appareil électrique, cet appareil, qui peut être d'une sorte quelconque, a tendance à donner lieu à une pointe de tension ou à un taux d'élévation de tension élevé (dv/dt),
à cause d'une charge inductive telle que l'inductance du ca-
blage. Une telle contrainte électrique provoque souvent un claquage du MOSFET. La figure 3 illustre un tel phénomène de
claquage. La pointe de tension ayant une énergie élevée pro-
duit les conditions de contraintes les plus sévères au mo-
ment de l'interruption du courant dans la charge L. Dans le cas le plus défavorable, une tension supérieure à la tension de claquage du MOSFET de puissance est appliquée, et si ce dernier n'est pas capable d'absorber une telle énergie, il est détruit par le phénomène de claquage. Un tel courant dans
la région d'avalance est produit par multiplication par ava-
lanche dans la couche de désertion 9 dont la zone est indi-
quée par une ligne en pointillés, et un courant de trous
circule vers l'électrode de source 6 et un courant d'élec-
trons circule vers l'électrode de drain 8. Dans ce cas, du fait qu'un courant de trous Jp traverse une résistance de diffusion Rb juste audessous de la couche de source n+ 3, une différence de tension égale à (Jp x Rb) est produite juste au-dessous de la couche de source n+ 3. Si cette dif-
férence de tension dépasse une tension de diffusion d'envi-
ron 0,6 V entre la couche de source n+ 3 et la couche de base p 22, une injection d'électrons commence à partir de la couche de source n+ 3, et un transistor npn parasite constitué par la couche de source 3, la couche de base p 22
et la région de drain n 1 devient conducteur, ce qui provo-
que une condition dans laquelle la commande par la grille
est impossible et ensuite une condition de claquage.
Dans le but d'augmenter-le courant d'avalanche.
admissible, on a augmenté la concentration et la profondeur de diffusion de la région de puits n+ 21 et on a également augmenté la concentration et la profondeur de la couche de base p 22. Ces mesures font cependant apparaître un problème
d'effet nuisible qui consiste en une augmentation de la ré-
sistance à l'état conducteur,Ron,qui est la caractéristique principale du MOSFET,et en une diminution de la tension de claquage BVDss.En outre, l'intervalle Lg de la couche de base
p 22 de cellules adjacentes, qui est représenté sur la figu-
re 4, exerce une influence sur la résistance à l'état con-
ducteur Ron, comme le montre la figure 5. Sur cette figure, la ligne 51 correspond à la caractéristique dans le cas o la tension de claquage VDSS est de 500V,tandis que la ligne
52 correspond à la caractéristique lorsque VDSS est de 100V.
On peut comprendre ici qu'il est nécessaire de fixer un in-
tervalle Lg plus large pour réduire Ron dans un MOSFET ayant
une tension de claquage élevée,de 400V ou plus.
Cependant, lorsque Lg est faible, les couches de désertion 9 des cellules adjacentes sont couplées, mais lorsque Lg est élargi, le courant de trous d'avalanche qui passe juste au-dessous de la couche de source 3 augmente notablement et le phénomène de déblocage du transistor bipolaire parasite
est accéléré, ce qui fait qu'un dispositif présente aisé-
ment le phénomène de claquage du fait de l'augmentation du
volume de la couche de désertion sous l'électrode de gril-
le 5 et de l'augmentation de l'intensité du champ dans la
couche de base p 22, résultant de la séparation de la cou-
che de désertion des deux cellules et d'une faible courbure de la couche de désertion. Un tel claquage se produit dans la zone faible de cellules indéterminées parmi plusieurs
dizaines de milliers de cellules unitaires qui sont inté-
grées dans un substrat semiconducteur, du fait qu'il est
difficile de fabriquer un grand nombre de cellules unitai-
res de façon qu'elles fonctionnent de la même manière en
présence d'une contrainte sévère.
La présente invention a donc pour but de résoudre
de tels problèmee et de procurer un dispositif à semicon-
ducteurs MOS qui consiste en un ensemble de cellules uni-
taires ayant respectivement une plus grande capacité de
résistance au phénomène d'avalanche, sans que ceci n'en-
traîne une augmentation de Ron et une réduction de BVDSS.
Pour résoudre les problèmes précités, l'invention décrit un dispositif à semiconducteurs MOS dans lequel un ensemble de cellules unitaires sont formées sur le même
substrat semiconducteur, chaque cellule comportant une cou-
che de base de type carré ou rectangulaire d'un second type de conductivité sur la surface d'une région de drain d'un premier type de conductivité-, une couche de source de type carré ou rectangulaire d'un premier type de conductivité avec une concentration d'impuretés élevée, avec interposition d'une région de formation de canal entre la couche de source et la couche de drain sur la couche de base précitée, et
une région de couche de base ayant une concentration d'im-
puretés élevée, du côté éloigné de la région de drain de la couche de source, et une électrode de grille sur la
région de formation de canal, avec interposition d'une cou-
che d'isolation de grille, ainsi qu'une électrode de source qui est isolée de cette électrode de grille et qui est en contact avec la couche de source et la région de couche de
base ayant une concentration d'impuretés élevée, ce dispo-
sitif étant caractérisé en ce que la région à concentration d'impuretés élevée, du même type de conductivité que la couche de base, est formée sur la couche de base, juste
au-dessous des quatre coins de la couche de source.
On a constaté que la région dans laquelle le
transistor bipolaire parasite devient conducteur et mani-
feste le phénomène de claquage du fait de l'augmentation
du courant, se trouve aux quatre coins de chaque cellule.
La figure 6 montre une cellule unitaire, à l'exception de l'électrode de source, de l'électrode de grille et de la couche d'oxyde de grille sur la surface. Un courant peut se concentrer aisément aux quatre coins de la couche de source 3, et une zone de claquage 10 se forme dans ces
positions. Par conséquent, lorsqu'une concentration d'impu-
retés élevée est établie sous les quatre coins de la couche de source, à l'extérieur de la couche de base ayant une
concentration d'impuretés élevée, la résistance de diffu-
sion Rb de cette zone est réduite, et le courant d'avalan-
che est dérivé, ce qui permet d'éviter l'apparition du
phénomène de déblocage du transistor bipolaire parasite.
D'autres caractéristiques et avantages de l'in-
vention seront mieux compris à la lecture de la description
qui va suivre de modes de réalisation, et en se référant aux dessins annexes sur lesquels: Les figures 1(a), 1(b) et 1(c) montrent un mode de réalisation de l'invention, et la figure 1(a) est une vue en plan montrant seulement un substrat semiconducteur,
tandis que les figures 1(b) et 1(c) consistent respective-
ment en une coupe selon les lignes A-A, B-B de la figure
1(a), et en une vue en perspective de la structure supé-
rieure du substrat; La figure 2 est une coupe d'une cellule unitaire d'un MOSFET de puissance de l'art antérieur;
La figure 3 est une coupe destinée à l'explica-
tion du phénomène de claquage du MOSFET de la figure 2; La figure 4 est une coupe montrant la zone située entre une paire de cellules unitaires;
La figure 5 est un graphique qui indique la rela-
tion entre Lg et Ron.A du MOSFET qui est représenté sur la figure 4; La figure 6 est une vue en plan qui illustre la condition de claquage dans la cellule unitaire; La figure 7 représente un circuit de test pour un MOSFET de puissance; La figure 8 est un diagramme courant-tension obtenu par le test effectué avec le circuit représenté sur la figure 7; et La figure 9 est une coupe qui représente un autre
mode de réalisation de la présente invention.
Les figures 1(a) - 1(c) montrent un mode de réa-
lisation de l'invention et les éléments similaires à ceux de la figure 2 sont désignés par des références numériques similaires. La figure 1(a) est une vue en plan d'une paire de cellules unitaires, à l'exception de l'électrode de source, de l'électrode de grille et de la couche d'oxyde
de grille à la surface, exactement comme celle qui est re-
présentée sur la figure 6. Les figures 1(b), 1(c) montrent respectivement une coupe selon les lignes A-A, B-B de la figure 1(a), et une vue en perspective de la couche d'oxyde de grille et de la couche d'isolation sur la surface. Comme le montre la figure, la couche de coin p+ 24 est formée aux quatre coins de la couche de source 3, en plus du puits p 21 à concentration d'impuretés élevée sous l'électrode de
source 6, ce qui permet de réduire Rb.
On a mesuré des paramètres du MOSFET de puissance ayant cette structure, en utilisant un circuit de test qui est représenté sur la figure 7. L'alimentation applique une tension continue VDD de 50 V au MOSFET 11 à tester, par l'intermédiaire d'une charge inductive 12 de 100 pH, et une tension de grille rectangulaire est appliquée par la borne de grille 14 entre l'électrode de grille et l'électrode de source. Sur la figure 8, la ligne 81 désigne un courant qui
est mesuré par une sonde de courant 15, et la ligne 82 in-
dique une tension drain-source qui est mesurée sur la borne
16. Un courant drain-source du MOSFET 11 commence à dimi-
nuer au point 83 du fait que la grille est dans la condi-
tion de blocage, mais une tension drain-source augmente à
cause de la charge inductive 12. Cependant, la partie ho-
rizontale de la ligne 82 indique que la structure de l'in-
vention résiste à une tension d'avalanche, et ensuite la tension est diminuée et retourne à VDD. Ce résultat de test suggère qu'il est possible d'obtenir un MOSFET de puissance ayant une capacité de résister au phénomène d'avalanche 10
fois supérieure à celle d'un MOSFET de l'art antérieur.
En outre, on peut également renforcer l'effet de la présente invention en formant une autre région de type
p à concentration d'impuretés élevée, 25, ayant une pro-
fondeur inférieure à celle du puits p, qui se présente sous la forme d'une couche sur le puits p 21 et la couche de
base p 22, comme représenté sur la figure 9.
La présente invention permet d'obtenir un dispo-
sitif à semiconducteurs MOSFET ayant une résistance élevée
au phénomène de claquage, résolvant le problème de la dif-
férence de résistance au claquage entre des cellules uni-
taires, par la formation d'une région à concentration d'impuretés élevée, du même type de conductivité que la couche de base, seulement aux quatre coins de chaque couche de source, et cette structure est basée sur le fait qu'un courant d'avalanche résultant d'une pointe de tension ou
d'une valeur élevée de dv/dt, apparaissant lorsqu'on uti-
lise avec une charge L un dispositif à semiconducteurs MOSFET intégrant un ensemble de cellules unitaires, est concentré aux quatre coins de la couche de source carrée,
et est une cause de claquage.
Il va de soi que de nombreuses modifications peuvent être apportées au dispositif décrit et représenté,
sans sortir du cadre de l'invention.
Claims (1)
- REVENDICATION 43.372Dispositif à semiconducteurs MOS comprenant un en-semble de cellules unitaires sur le même substrat semiconduc-teur, chaque cellule comportant une couche de base (P) de type carré ou de type rectangulaire d'un second type de conductivité, sur la surface d'une région de drain (1) d'un premier type de conductivité, une couche de source (3) de type carré ou de type rectangulaire d'un premier type de conductivité, avec une concentration d'impuretés élevée, avec interposition d'une région de formation de canal (22) entre la couche de source (3) et la région de drain (1) sur la couche de base (P), et une région de couche de base ayant uneconcentration d'impuretés élevée, du côté éloigné de la ré-gion de drain (1) de la couche de source (3), et une élec-trode de grille (5) sur la région de formation de canal (22), avec interposition d'une couche d'isolation de grille (41),ainsi qu'une électrode de source (6) qui est isolée par rap-port à l'électrode de grille (41) et est en contact avec la couche de source (3) et la région de couche de base (P) à concentration d'impuretés élevée, caractérisé en ce que la région (24) à concentration d'impuretés élevée du même type de conductivité que la couche de base (P) est formée sur la couche de base (P), seulement sous les quatre coins de lacouche de source.
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