JPH06151863A - 半導体装置 - Google Patents

半導体装置

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JPH06151863A
JPH06151863A JP29583792A JP29583792A JPH06151863A JP H06151863 A JPH06151863 A JP H06151863A JP 29583792 A JP29583792 A JP 29583792A JP 29583792 A JP29583792 A JP 29583792A JP H06151863 A JPH06151863 A JP H06151863A
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JP
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drain electrode
semiconductor device
electrode
groove
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JP29583792A
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Yoshiyuki Kanai
美之 金井
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Oki Electric Industry Co Ltd
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Oki Electric Industry Co Ltd
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Abstract

(57)【要約】 【目的】 本発明は、横型の二重拡散型ＭＯＳＦＥＴを
有する半導体装置に関するもので、内蔵ダイオードの内
部抵抗が大きい問題点を除去し、アバランシェ耐量に優
れた装置を提供することを目的とする。 【構成】 前記目的のため本発明は、前述の半導体装置
において、第２のドレイン電極１２を基板１の裏面に設
け、該電極１２と第１のドレイン電極１１とを接続する
ようにしたものである。なお、他の実施例として第１の
ドレイン電極１１の下部に基板１に達する溝を設け、そ
の溝に導電性の層を埋め込むようにしたものも記載して
ある。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、横型の二重拡散型Ｍ
ＯＳＦＥＴ（ＭＯＳ電界効果型トランジスタ）を有する
半導体装置に関するものである。
【０００２】
【従来の技術】従来、この種の装置は、ＩＳＰＳＤ’９
１（１９９１−６）ＩＥＥＥ Ｐ．６１−６４に開示さ
れるものがあり、図５にその半導体装置の構成例を示
す。
【０００３】その構成は、まずＮ型の半導体基体１上に
Ｎ- エピ（エピタキシャル）層２があり、その上に、所
望のパターニングを施したゲート酸化膜３及びポリシリ
コンよりなるゲート電極４がある。更に、前記ゲート酸
化膜３及びゲート電極４のパターンによりセルフアライ
ンで二重拡散されたＰ層５がＮ- エピ層２内に、ソース
Ｎ+ 層６がＰ層５内にある。尚、ソースＮ+ 層６は、Ｐ
層５のコンタクト領域９を形成する為、その中央部には
形成されてない。更に、コンタクト開孔部９に形成した
ソース電極１０は絶縁膜８でゲート電極４と絶縁して、
Ｐ層５とソースＮ+ 層６を接続する。更に、Ｐ層５の外
側でＮ- エピ層２の表面にドレインＮ+層７を設け、コ
ンタクト開孔部９に形成したドレイン電極１１に接続す
る。
【０００４】
【発明が解決しようとする課題】上記構成の装置におけ
るＰ層５によるアバランシェ耐量（降伏電圧による電流
に対する耐性）は、アバランシェを図５に示すＡ部で起
こして電流ＩA が流れる構造では、ソースＮ+ 層６直下
に電流ＩA が流れる為、その電位降下により、ソースＮ
+ 層６及びＰ層７及びＮ- エピ層２からなる寄生ＮＰＮ
Ｔｒ（ＮＰＮトランジスタ）が動作しやすく、耐量がな
い為通常図５のＢ部でアバランシェさせる構造にする。
この場合、電流はＩB のルートを通り、ソースＮ+ 層６
直下に流れない為、Ａ部でアバランシェさせる構造より
アバランシェ耐量が向上する。しかし、上記構造の装置
では、フライホイール回路のようにＰ層５による内蔵ダ
イオードを利用するものであり、電流ＩB が比抵抗の高
いＮ- エピ層内をかなり通るため、その内部抵抗１０が
大きくなる問題があった。
【０００５】この発明は、以上述べたＰ層を利用する内
蔵ダイオードの内部抵抗が大きい問題点を除去し、かつ
アバランシェ耐量の優れた半導体装置を提供することを
目的とする。
【０００６】
【課題を解決するための手段】この発明は前記目的のた
め、横型の二重拡散型ＭＯＳＦＥＴである半導体装置に
おいて、第１の実施として半導体基体の裏面に電極を設
け、チップ外部で接続するようにしたものであり、又、
第２の実施例としてドレイン層に高濃度Ｎ+ 層である半
導体基体に達っするコンタクト用の溝を形成するように
したものである。
【０００７】
【作用】前述したように本発明は、第１の実施例では、
電極を基板裏面にも設け、チップ外部で１つの電極とし
た為、アバランシェ電流及び内蔵ダイオード電流は、従
来のＮ- エピ層の比抵抗に比べ数桁低いＮ+ 半導体基体
を通って外部に取り出されるため、低い内蔵抵抗の半導
体装置が得られる。
【０００８】又第２の実施例では従来のＮ- エピ層内で
内部抵抗となる部分に導電性を有する埋込層を形成した
為、その内部抵抗を低くすることが出来る。
【０００９】
【実施例】図１は、この発明の第１の実施例である。
【００１０】この構造は、図５の従来例の構造におい
て、半導体基体１の裏面に第２ドレイン電極１２を形成
し（この形成は通常の蒸着法などで容易にできる）、チ
ップ外の例えばパッケージ内で第２ドレイン電極１２と
ドレイン電極１１を接続した半導体装置である。この構
造によると、ＭＯＳ（ＭＯＳＦＥＴとしての）動作とし
ての電流は、従来構造と同じく電流Ｉ1 が流れるが、ア
バランシェ電流又は内蔵ダイオードの電流は前記第２ド
レイン電極１２に向けてＩ2 のルートで流れる。
【００１１】図２は、この発明の第２の実施例である。
【００１２】従来例の構造と異なる点は、ドレインＮ+
層７の内側で半導体基体１に達っする溝２０を形成し、
その内部に例えば導電性を有するポリシリコンや、アル
ミニウム又はＴｉＷ等の金属をすくなくとも前記溝２０
の側壁に電気的に接し、かつすくなくともＮ- エピ層の
比抵抗より低い比抵抗の導電性埋込層２１を形成した
後、ドレイン電極１１に接続する。尚、溝２０内は、導
電性埋込層２１の内部に絶縁層があってもかまわないの
は言うまでもない。この構造によると、ＭＯＳ動作の電
流は電流Ｉ3 を通り、アバランシェ電流又は内蔵ダイオ
ードの電流Ｉ4 は前記埋込層２１を通る。尚、第２の実
施例では、ドレイン電極１１とドレインＮ+ 層のコンタ
クトを良くする為、ドレイン層７を設けたが、良好なコ
ンタクトが取れるなら、図３に示すようにドレイン層７
は特に必要ではなく、又、逆に、より一層コンタクト抵
抗を小さくしたければ、図４に示すように、ドレインＮ
+ 層７をＮ+ 半導体基体１に達っするように形成しても
よい。
【００１３】第２の実施例の半導体装置の製造方法とし
ては、Ｎ- エピ層２を形成後、ＲＩＥ（Ｒｅａｃｔｉｖ
ｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法により溝２０を形成
し、導電性を有するＮ型ポリシリコンやＡｌ又はＴｉＷ
等の金属をＣＶＤ（化学的気相成長）又は蒸着で形成
後、エッチバックして埋込む。この時、ポリシリコンで
あれば、その後の熱処理により、ポリシリコンからＮ型
不純物を拡散して、図４に示すようにドレインＮ+ 層７
を溝２０の回りに形成出来る。その後通常の工程を施し
てＭＯＳＦＥＴを形成し、ドレイン電極１１と前記導電
性埋込層２１を電気的に接続するようにすることで所望
の半導体装置が得られる。
【００１４】尚実施例１及び実施例２では、Ｎｃｈ型Ｍ
ＯＳＦＥＴについて述べたが、ＰｃｈＭＯＳＦＥＴ及び
ＩＧＢＴに対しても同様であることはいうまでもない。
又、実施例２では、単体トランジスタでも、集積回路を
構成する一素子に応用できることはいうまでもない。
【００１５】
【発明の効果】以上、詳細に説明したように、第１の実
施例では、電極を基体裏面にも設け、チップ外部で１つ
の電極とした為、アバランシェ電流及び内蔵ダイオード
電流は、従来のＮ- エピ層の比抵抗に比べ数桁低いＮ+
半導体基体を通って外部に取り出されるため、低い内蔵
抵抗の半導体装置が得られる。
【００１６】又第２ないし第４の実施例では、従来のＮ
- エピ層内で内部抵抗となる部分に導電性を有する埋込
層を形成した為、その内部抵抗を低くすることが出来
る。
【図面の簡単な説明】
【図１】本発明の第１の実施例
【図２】本発明の第２の実施例
【図３】本発明の第３の実施例
【図４】本発明の第４の実施例
【図５】従来例
【符号の説明】
７ ドレインＮ+ 層 １１ ドレイン電極 １２ 第２のドレイン電極 ２０ 溝 ２１ 導電性埋込層

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 半導体基体上に設けてある第１導電型の
    層内に、第２導電型の領域があり、その第２導電型の領
    域にトランジスタとしてのゲート電極の一部およびソー
    ス層とソース電極があり、前記第２導電型の領域以外に
    少なくとも第１のドレイン電極がある横型の二重拡散型
    ＭＯＳＦＥＴを有する半導体装置において、 前記半導体基体の前記ドレイン電極がある面とは反対の
    面（裏面）に第２のドレイン電極を設け、該電極と前記
    第１のドレイン電極とを接続してあることを特徴とする
    半導体装置。
  2. 【請求項２】 請求項１記載の横型の二重拡散型ＭＯＳ
    ＦＥＴを有する半導体装置において、 前記第１のドレイン電極の下部に、前記半導体基体に達
    する溝が設けられており、該溝に導電性の層が埋め込ん
    であり、該埋め込み層が少なくとも前記第１のドレイン
    電極と電気的に接続されていることを特徴とする半導体
    装置。
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