JPH10107269A - 電界効果によって制御可能な半導体デバイス及びその製造方法 - Google Patents
電界効果によって制御可能な半導体デバイス及びその製造方法Info
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- JPH10107269A JPH10107269A JP9270437A JP27043797A JPH10107269A JP H10107269 A JPH10107269 A JP H10107269A JP 9270437 A JP9270437 A JP 9270437A JP 27043797 A JP27043797 A JP 27043797A JP H10107269 A JPH10107269 A JP H10107269A
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Abstract
(57)【要約】
【課題】 従来の半導体デバイスの欠点を持たない電界
効果によって制御可能な半導体デバイス及びその製造方
法を提供する。 【解決手段】 第１の導電形の少なくとも１つのドレイ
ン領域２と、第１の導電形の少なくとも１つのソース領
域３と、少なくとも１つのゲート電極４とを備えた半導
体基体１から構成され、その場合ゲート電極４が半導体
基体１全体に対してゲート酸化物８によって絶縁されて
おり、それぞれ隣接するドレイン領域２とソース領域３
とを離間させ、ゲート電極４及びゲート酸化物８を含
み、ウエハの表面側１１の上面から垂直にドレイン領域
２及びソース領域３を越えて半導体基体１のバルク領域
５内へ延びた垂直トレンチの形状を有する中間セル領域
６が設けられている。
効果によって制御可能な半導体デバイス及びその製造方
法を提供する。 【解決手段】 第１の導電形の少なくとも１つのドレイ
ン領域２と、第１の導電形の少なくとも１つのソース領
域３と、少なくとも１つのゲート電極４とを備えた半導
体基体１から構成され、その場合ゲート電極４が半導体
基体１全体に対してゲート酸化物８によって絶縁されて
おり、それぞれ隣接するドレイン領域２とソース領域３
とを離間させ、ゲート電極４及びゲート酸化物８を含
み、ウエハの表面側１１の上面から垂直にドレイン領域
２及びソース領域３を越えて半導体基体１のバルク領域
５内へ延びた垂直トレンチの形状を有する中間セル領域
６が設けられている。
Description
【０００１】
【発明の属する技術分野】本発明は、第１の導電形の少
なくとも１つのドレイン領域と、第１の導電形の少なく
とも１つのソース領域と、少なくとも１つのゲート電極
とを備えた半導体基体から構成され、ゲート電極が半導
体基体全体に対して絶縁されている電界効果によって制
御可能な半導体デバイス及びその製造方法に関する。
なくとも１つのドレイン領域と、第１の導電形の少なく
とも１つのソース領域と、少なくとも１つのゲート電極
とを備えた半導体基体から構成され、ゲート電極が半導
体基体全体に対して絶縁されている電界効果によって制
御可能な半導体デバイス及びその製造方法に関する。
【０００２】
【従来の技術】この種の電界効果によって制御可能な半
導体デバイスは例えばＭＯＳ形電界効果トランジスタ
（ＭＯＳＦＥＴ）である。ＭＯＳＦＥＴはずっと以前か
ら知られており、例えばシーメンス−データブック１９
９３／９４年版の「ＳＩＰＭＯＳ半導体、パワートラン
ジスタ及びダイオード」（第２９頁以降）に記載されて
いる。このデータブックの第３０頁の図４にはこの種の
パワートランジスタの原理構成が示されている。そこに
示されたトランジスタは縦形ｎチャネルＳＩＰＭＯＳト
ランジスタである。この種のトランジスタにおいてｎ+
基板は下にドレイン金属化層を備えた担持体として使わ
れる。ｎ+ 基板には、カットオフ電圧に応じて種々異な
った厚みにされかつ相応してドープされたｎ- エピタキ
シャル層が施される。その上に位置しｎ+ ポリシリコン
から成るゲートは絶縁性シリコン二酸化物内へ埋込ま
れ、ｐウエル及びｎ+ ソース領域のための注入マスクと
して使われる。ソース金属化層は全構造体を覆い、チッ
プの個々のトランジスタセルを並列接続する。この縦方
向に構成されたパワートランジスタのその他の詳細は上
記データブックの第３０頁以降に記載されている。
導体デバイスは例えばＭＯＳ形電界効果トランジスタ
（ＭＯＳＦＥＴ）である。ＭＯＳＦＥＴはずっと以前か
ら知られており、例えばシーメンス−データブック１９
９３／９４年版の「ＳＩＰＭＯＳ半導体、パワートラン
ジスタ及びダイオード」（第２９頁以降）に記載されて
いる。このデータブックの第３０頁の図４にはこの種の
パワートランジスタの原理構成が示されている。そこに
示されたトランジスタは縦形ｎチャネルＳＩＰＭＯＳト
ランジスタである。この種のトランジスタにおいてｎ+
基板は下にドレイン金属化層を備えた担持体として使わ
れる。ｎ+ 基板には、カットオフ電圧に応じて種々異な
った厚みにされかつ相応してドープされたｎ- エピタキ
シャル層が施される。その上に位置しｎ+ ポリシリコン
から成るゲートは絶縁性シリコン二酸化物内へ埋込ま
れ、ｐウエル及びｎ+ ソース領域のための注入マスクと
して使われる。ソース金属化層は全構造体を覆い、チッ
プの個々のトランジスタセルを並列接続する。この縦方
向に構成されたパワートランジスタのその他の詳細は上
記データブックの第３０頁以降に記載されている。
【０００３】この種の装置の欠点はドレイン−ソース負
荷区間の順方向抵抗ＲONが半導体デバイスの絶縁耐力の
増大と共に増大する点である。というのは、エピタキシ
ャル層の厚みが増加しなければならないからである。５
０Ｖでは面積に関連した順方向抵抗ＲONは約０．２０Ω
ｍｍ2 であり、１０００Ｖのカットオフ電圧では例えば
約１０Ωｍｍ2 の値へ増大する。
荷区間の順方向抵抗ＲONが半導体デバイスの絶縁耐力の
増大と共に増大する点である。というのは、エピタキシ
ャル層の厚みが増加しなければならないからである。５
０Ｖでは面積に関連した順方向抵抗ＲONは約０．２０Ω
ｍｍ2 であり、１０００Ｖのカットオフ電圧では例えば
約１０Ωｍｍ2 の値へ増大する。
【０００４】ドイツ連邦共和国特許第２の７０６６２３
号公報により、ゲート電極とドレイン領域との間隔が段
状又は連続的に増大することによって高い降伏電圧及び
低い順方向抵抗が得られるようにした横形パワー半導体
デバイスが知られている。このような横形パワー半導体
デバイスの欠点は比較的大きなスペースを必要とする点
であり、そのためにチップ上には比較的僅かな個数のパ
ワーＭＯＳＦＥＴしか集積することができない。従っ
て、複数のパワーＭＯＳＦＥＴを並列接続した場合の制
御可能な電力も僅かとなる。
号公報により、ゲート電極とドレイン領域との間隔が段
状又は連続的に増大することによって高い降伏電圧及び
低い順方向抵抗が得られるようにした横形パワー半導体
デバイスが知られている。このような横形パワー半導体
デバイスの欠点は比較的大きなスペースを必要とする点
であり、そのためにチップ上には比較的僅かな個数のパ
ワーＭＯＳＦＥＴしか集積することができない。従っ
て、複数のパワーＭＯＳＦＥＴを並列接続した場合の制
御可能な電力も僅かとなる。
【０００５】
【発明が解決しようとする課題】本発明の課題は、上述
の欠点を持たない電界効果によって制御可能な半導体デ
バイスとその製造方法を提供することにある。
の欠点を持たない電界効果によって制御可能な半導体デ
バイスとその製造方法を提供することにある。
【０００６】
【課題を解決するための手段】この課題は本発明によれ
ば、電界効果によって制御可能な半導体デバイスに関し
ては、それぞれ隣接するドレイン領域とソース領域とを
離間させ、ゲート電極及びゲート酸化物を含み、ウエハ
の表面側の上面から垂直にドレイン領域及びソース領域
を越えて半導体基体のバルク領域内へ延びた垂直なトレ
ンチの形状を有する中間セル領域が設けられることによ
って解決される。
ば、電界効果によって制御可能な半導体デバイスに関し
ては、それぞれ隣接するドレイン領域とソース領域とを
離間させ、ゲート電極及びゲート酸化物を含み、ウエハ
の表面側の上面から垂直にドレイン領域及びソース領域
を越えて半導体基体のバルク領域内へ延びた垂直なトレ
ンチの形状を有する中間セル領域が設けられることによ
って解決される。
【０００７】さらに上記の課題は本発明によれば、電界
効果によって制御可能な半導体デバイスの製造方法に関
しては、半導体基体のバルク領域上にドレイン領域及び
ソース領域をエピタキシャル析出させる工程と、ウエハ
の表面を構造化し、ドレイン領域及びソース領域の高ド
ープされた領域をイオン注入によって設ける工程と、ウ
エハの表面を新たに構造化し、中間セル領域を異方性エ
ッチングする工程と、エッチングマスクを使用して、中
間セル領域の下にチャネル領域をイオン注入によって設
ける工程と、エッチングマスクを使用して、薄いシリコ
ン二酸化物層をゲート酸化物として中間セル領域の壁上
へ熱的に設け、中間セル領域にポリシリコンをゲート材
料として充填し、過剰のポリシリコンを中間セル領域か
らエッチング除去し、中間セル領域にシリコン二酸化物
をゲート酸化物として充填する工程と、ソース端子、ド
レイン端子及びゲート端子をウエハの表面の相応する接
触のところで金属化し、互いに中間酸化物によって絶縁
する工程とを実行することによって解決される。
効果によって制御可能な半導体デバイスの製造方法に関
しては、半導体基体のバルク領域上にドレイン領域及び
ソース領域をエピタキシャル析出させる工程と、ウエハ
の表面を構造化し、ドレイン領域及びソース領域の高ド
ープされた領域をイオン注入によって設ける工程と、ウ
エハの表面を新たに構造化し、中間セル領域を異方性エ
ッチングする工程と、エッチングマスクを使用して、中
間セル領域の下にチャネル領域をイオン注入によって設
ける工程と、エッチングマスクを使用して、薄いシリコ
ン二酸化物層をゲート酸化物として中間セル領域の壁上
へ熱的に設け、中間セル領域にポリシリコンをゲート材
料として充填し、過剰のポリシリコンを中間セル領域か
らエッチング除去し、中間セル領域にシリコン二酸化物
をゲート酸化物として充填する工程と、ソース端子、ド
レイン端子及びゲート端子をウエハの表面の相応する接
触のところで金属化し、互いに中間酸化物によって絶縁
する工程とを実行することによって解決される。
【０００８】垂直トレンチを設け、このトレンチ内にゲ
ート電極を設けることによって、特に横形ＭＯＳＦＥＴ
の場合チップ面積を節約することができる。半導体基体
内へゲート電極を移すことによって別な利点が生ずる。
これによって、本発明によるパワーＭＯＳＦＥＴでは、
改善された阻止特性及び低いオン抵抗ＲONが得られる。
ート電極を設けることによって、特に横形ＭＯＳＦＥＴ
の場合チップ面積を節約することができる。半導体基体
内へゲート電極を移すことによって別な利点が生ずる。
これによって、本発明によるパワーＭＯＳＦＥＴでは、
改善された阻止特性及び低いオン抵抗ＲONが得られる。
【０００９】請求項２乃至５はゲート電極及びゲート酸
化物領域の優れた実施態様に関する。トレンチ内のゲー
ト電極の形状もしくは位置は要求に応じて選択すること
ができ、主としてパワーＭＯＳＦＥＴの降伏電圧もしく
はオン抵抗を決定する。ゲート材料として高ドープされ
たポリシリコンを使用すると好ましい。というのは、高
ドープされたポリシリコンはプロセス技術的に簡単に取
扱うことができ、しかも良導電率を有するからである。
化物領域の優れた実施態様に関する。トレンチ内のゲー
ト電極の形状もしくは位置は要求に応じて選択すること
ができ、主としてパワーＭＯＳＦＥＴの降伏電圧もしく
はオン抵抗を決定する。ゲート材料として高ドープされ
たポリシリコンを使用すると好ましい。というのは、高
ドープされたポリシリコンはプロセス技術的に簡単に取
扱うことができ、しかも良導電率を有するからである。
【００１０】請求項６及び７による実施態様において、
中間セル領域の下にはイオン注入された高ドープされた
領域が設けられる。このいわゆるチャネル注入によっ
て、ＭＯＳＦＥＴのチャネルの閾値電圧を的確に設定す
ることができる。
中間セル領域の下にはイオン注入された高ドープされた
領域が設けられる。このいわゆるチャネル注入によっ
て、ＭＯＳＦＥＴのチャネルの閾値電圧を的確に設定す
ることができる。
【００１１】請求項８及び９はソース領域もしくはドレ
イン領域内の接触領域に関する。ドレイン端子及びソー
ス端子のためのこれらの接触領域は、半導体と金属化層
とのオーミック接触を保証するために、十分に高いドー
ピング濃度を有していなければならない。接触領域が中
間セル領域内のゲート酸化物にまで到達しないようにす
ると、絶縁耐力のために有利である。イオン注入によっ
て、接触領域内に厳密に決定可能なドーピング量を導入
することができ、従って所望の領域内に所望のドーピン
グ濃度を設定することができる。
イン領域内の接触領域に関する。ドレイン端子及びソー
ス端子のためのこれらの接触領域は、半導体と金属化層
とのオーミック接触を保証するために、十分に高いドー
ピング濃度を有していなければならない。接触領域が中
間セル領域内のゲート酸化物にまで到達しないようにす
ると、絶縁耐力のために有利である。イオン注入によっ
て、接触領域内に厳密に決定可能なドーピング量を導入
することができ、従って所望の領域内に所望のドーピン
グ濃度を設定することができる。
【００１２】請求項１０は本発明による半導体デバイス
の優れた製造方法に関する。
の優れた製造方法に関する。
【００１３】
【実施例】次に、本発明を図面に示された実施例に基づ
いて詳細に説明する。
いて詳細に説明する。
【００１４】図１は本発明による横形ＭＯＳＦＥＴ装置
の優れた実施例を示す。半導体基体（例えばシリコンウ
エハの）１は選択的にｎ- 又はｐ- ドープされる。導電
形及びドーピング濃度は要求に応じて選定される。処理
されていない半導体基体１は以下においてはバルク領域
５と称する。この例ではバルク領域５はｐ- ドープされ
ている。このバルク領域５はウエハの裏面１２でアース
電位に接続されている。従って、ウエハの裏面１２はＭ
ＯＳＦＥＴの基板端子を形成している。裏面接触とバル
ク領域５との間に結合性改善のためにさらにｐ+ ドープ
された層を設けると有利である。
の優れた実施例を示す。半導体基体（例えばシリコンウ
エハの）１は選択的にｎ- 又はｐ- ドープされる。導電
形及びドーピング濃度は要求に応じて選定される。処理
されていない半導体基体１は以下においてはバルク領域
５と称する。この例ではバルク領域５はｐ- ドープされ
ている。このバルク領域５はウエハの裏面１２でアース
電位に接続されている。従って、ウエハの裏面１２はＭ
ＯＳＦＥＴの基板端子を形成している。裏面接触とバル
ク領域５との間に結合性改善のためにさらにｐ+ ドープ
された層を設けると有利である。
【００１５】バルク領域５上には例えばエピタキシャル
析出により設けられたドレイン領域２及びソース領域３
が位置している。これらのドレイン領域２及びソース領
域３は同じドーピング、この場合ｎドーピングを有して
いる。ドレイン領域２及びソース領域３におけるドーピ
ング濃度は同じにするとよいが、必ずしもそうしなけれ
ばならないということではない。
析出により設けられたドレイン領域２及びソース領域３
が位置している。これらのドレイン領域２及びソース領
域３は同じドーピング、この場合ｎドーピングを有して
いる。ドレイン領域２及びソース領域３におけるドーピ
ング濃度は同じにするとよいが、必ずしもそうしなけれ
ばならないということではない。
【００１６】ドレイン領域２とソース領域３は互いに離
間しており、その場合ドレイン領域２とソース領域３と
の間隔はそれぞれ中間セル領域６によって規定されてい
る。この中間セル領域６は半導体基体１内へ垂直に達す
るトレンチの形状をしている。このトレンチは半導体基
体１のウエハの表面１１から垂直にドレイン領域２及び
ソース領域３を越えて半導体基体１のバルク領域５内へ
延びている。中間セル領域６のトレンチの頂点または先
端部はＵ字形に形成すると特に有利である。
間しており、その場合ドレイン領域２とソース領域３と
の間隔はそれぞれ中間セル領域６によって規定されてい
る。この中間セル領域６は半導体基体１内へ垂直に達す
るトレンチの形状をしている。このトレンチは半導体基
体１のウエハの表面１１から垂直にドレイン領域２及び
ソース領域３を越えて半導体基体１のバルク領域５内へ
延びている。中間セル領域６のトレンチの頂点または先
端部はＵ字形に形成すると特に有利である。
【００１７】中間セル領域６はゲート電極４を含んでい
る。このゲート電極４はゲート端子Ｇに結合されてい
る。ゲート材料としてプロセス技術的に簡単な取扱性及
び良導電率に基づいて高ドープされたポリシリコンを使
用すると好ましい。ゲート電極４はゲート酸化物８によ
って隣接のドレイン領域２及びソース領域３ならびにバ
ルク領域５から絶縁されている。ゲート酸化物８として
熱成長させられたシリコン二酸化物を使用すると好まし
い。
る。このゲート電極４はゲート端子Ｇに結合されてい
る。ゲート材料としてプロセス技術的に簡単な取扱性及
び良導電率に基づいて高ドープされたポリシリコンを使
用すると好ましい。ゲート電極４はゲート酸化物８によ
って隣接のドレイン領域２及びソース領域３ならびにバ
ルク領域５から絶縁されている。ゲート酸化物８として
熱成長させられたシリコン二酸化物を使用すると好まし
い。
【００１８】ゲート電極４は種々異なった形状に形成す
ることができる。図２にはこのゲート電極４の３つの優
れた実施例が示されている。図２において、図１と同じ
要素には同一の符号が付されている。
ることができる。図２にはこのゲート電極４の３つの優
れた実施例が示されている。図２において、図１と同じ
要素には同一の符号が付されている。
【００１９】第１の実施例では、ゲート電極４は瓶の形
をした形状４´、４´´を有し、その場合瓶の胴部は中
間セル領域６の下端部に位置し、瓶の頚部は半導体基体
１のウエハの表面１１に向かって先細にされている。
をした形状４´、４´´を有し、その場合瓶の胴部は中
間セル領域６の下端部に位置し、瓶の頚部は半導体基体
１のウエハの表面１１に向かって先細にされている。
【００２０】第２の実施例では、ゲート電極４は正方形
断面４´´´を有し、ほぼ中間セル領域６の下側領域に
位置している。
断面４´´´を有し、ほぼ中間セル領域６の下側領域に
位置している。
【００２１】第３の実施例では、ゲート電極４は垂直に
長方形断面４´´´´を有し、中間セル領域６の深さ全
体に亘って延びている。ゲート酸化物８はウエハの表面
側１１の上面へ向かって厚くされている。
長方形断面４´´´´を有し、中間セル領域６の深さ全
体に亘って延びている。ゲート酸化物８はウエハの表面
側１１の上面へ向かって厚くされている。
【００２２】ｎドープされたドレイン領域２及びソース
領域３は図１に示されているようにｎ+ ドープされた埋
込み領域２´、３´を有している。このｎ+ ドープされ
た領域２´、３´はドレイン領域２及びソース領域３の
ための接触領域を形成している。この接触領域２´、３
´は、半導体と金属化層との良好なオーミック接触を保
証するために、高いドーピング濃度を持たなくてはなら
ない。通常、接触領域２´、３´はイオン注入によって
半導体内へ設けられる。これによってドーピング濃度は
導入された量によって厳密に決定される。接触領域２
´、３´が中間セル領域６内のゲート酸化物８にまで達
しないようにすることはＭＯＳＦＥＴの絶縁耐力のため
に有利である。
領域３は図１に示されているようにｎ+ ドープされた埋
込み領域２´、３´を有している。このｎ+ ドープされ
た領域２´、３´はドレイン領域２及びソース領域３の
ための接触領域を形成している。この接触領域２´、３
´は、半導体と金属化層との良好なオーミック接触を保
証するために、高いドーピング濃度を持たなくてはなら
ない。通常、接触領域２´、３´はイオン注入によって
半導体内へ設けられる。これによってドーピング濃度は
導入された量によって厳密に決定される。接触領域２
´、３´が中間セル領域６内のゲート酸化物８にまで達
しないようにすることはＭＯＳＦＥＴの絶縁耐力のため
に有利である。
【００２３】ｎ+ ドープされたドレイン領域２´及びソ
ース領域３´は通常の金属化層を介して電気的に接続さ
れる。ドレイン接触９の全体及びソース接触１０の全体
はそれぞれ短絡されている。ドレイン金属化層９はソー
ス金属化層１０から例えば中間酸化物１３によって絶縁
されている。ドレイン金属化層９及びソース金属化層１
０はドレイン端子Ｄ及びソース端子Ｓを形成している。
ドレイン接触９及びソース接触１０の配置は上下に二層
で又は並置された単層で条帯の形で行うことができる。
ゲート電極４を含む中間セル領域６がドレイン領域２及
びソース領域３を取囲むと有利である。特に、外側のゲ
ート電極はこのゲート電極が例えば０ボルトを印加され
る場合ガードリングとして作用する。
ース領域３´は通常の金属化層を介して電気的に接続さ
れる。ドレイン接触９の全体及びソース接触１０の全体
はそれぞれ短絡されている。ドレイン金属化層９はソー
ス金属化層１０から例えば中間酸化物１３によって絶縁
されている。ドレイン金属化層９及びソース金属化層１
０はドレイン端子Ｄ及びソース端子Ｓを形成している。
ドレイン接触９及びソース接触１０の配置は上下に二層
で又は並置された単層で条帯の形で行うことができる。
ゲート電極４を含む中間セル領域６がドレイン領域２及
びソース領域３を取囲むと有利である。特に、外側のゲ
ート電極はこのゲート電極が例えば０ボルトを印加され
る場合ガードリングとして作用する。
【００２４】中間セル領域６の直ぐ下には好ましくはバ
ルク領域５と同じ導電形の高ドープされた領域が設けら
れる。この例では中間セル領域６の下にはｐ+ ドープさ
れた領域が設けられている。この領域は以下においては
チャネル領域７と称する。基礎をなすテクノロジー工程
は一般的にチャネルドーピングと称されている。このチ
ャネルドーピングの際、厳密に決定可能なドーピング濃
度を導入することによってＭＯＳトランジスタのチャネ
ルのための閾値電圧を決めることができる。通常、これ
に対しても同様にイオン注入が適用される。チャネルド
ーピングの際、エッチング形成されゲート電極４及びゲ
ート酸化物８をまだ設けられていないトレンチ６を注入
マスクとして使用すると有利である。チャネル領域７は
バルク領域５とドレイン領域２及びソース領域３との間
の薄くドープされた大面積のエピタキシャル層によって
置換することができる。
ルク領域５と同じ導電形の高ドープされた領域が設けら
れる。この例では中間セル領域６の下にはｐ+ ドープさ
れた領域が設けられている。この領域は以下においては
チャネル領域７と称する。基礎をなすテクノロジー工程
は一般的にチャネルドーピングと称されている。このチ
ャネルドーピングの際、厳密に決定可能なドーピング濃
度を導入することによってＭＯＳトランジスタのチャネ
ルのための閾値電圧を決めることができる。通常、これ
に対しても同様にイオン注入が適用される。チャネルド
ーピングの際、エッチング形成されゲート電極４及びゲ
ート酸化物８をまだ設けられていないトレンチ６を注入
マスクとして使用すると有利である。チャネル領域７は
バルク領域５とドレイン領域２及びソース領域３との間
の薄くドープされた大面積のエピタキシャル層によって
置換することができる。
【００２５】図１に示されたＭＯＳＦＥＴはノーマリオ
フ形ｎチャネルＭＯＳＦＥＴと称されている。図１では
ドレイン領域２及びソース領域３とチャネル領域７との
導電形は異なっている。勿論、本発明によるＭＯＳＦＥ
Ｔはノーマリオン形トランジスタとして実現することも
できる。このためにはチャネル領域７の導電形はドレイ
ン領域２及びソース領域３の導電形と同じでなければな
らない。このノーマリオン形ＭＯＳＦＥＴの場合、チャ
ネル領域７はドレイン領域２及びソース領域３に接触し
なければならない。ドレイン領域２及びソース領域３が
ｐドープされかつバルク領域がｎドープされる場合、同
様にｐチャネルＭＯＳＦＥＴを実現することもできる。
フ形ｎチャネルＭＯＳＦＥＴと称されている。図１では
ドレイン領域２及びソース領域３とチャネル領域７との
導電形は異なっている。勿論、本発明によるＭＯＳＦＥ
Ｔはノーマリオン形トランジスタとして実現することも
できる。このためにはチャネル領域７の導電形はドレイ
ン領域２及びソース領域３の導電形と同じでなければな
らない。このノーマリオン形ＭＯＳＦＥＴの場合、チャ
ネル領域７はドレイン領域２及びソース領域３に接触し
なければならない。ドレイン領域２及びソース領域３が
ｐドープされかつバルク領域がｎドープされる場合、同
様にｐチャネルＭＯＳＦＥＴを実現することもできる。
【００２６】以下において、本発明によるこの種の装置
の機能を説明する。
の機能を説明する。
【００２７】図１に示された実施例においてゲート電極
４に正電圧が印加されると、このゲート電極４の下のｐ
+ ドープされたチャネル領域７には反転層つまりｎチャ
ネルが形成される。このチャネルは印加されたゲート電
圧に応じて程度の差こそあれｎ形になる。さらに、中間
セル領域６に直接接するドレイン領域２及びソース領域
３のｎドープされた領域は印加されたゲート電圧によっ
てより一層強くｎ形にされ、その場合このｎ形はゲート
電極の設計による深さの増大と共に増大する。ドレイン
端子が正電位を印加されると、電流がソース領域からゲ
ート電極の下のチャネルを介してドレイン領域へ流れ
る。図示された例はドイツ連邦共和国特許第２７０６６
２３号公報に記載された横方向ゲート電極を持つＭＯＳ
ＦＥＴのゲート電極４を縦方向に実現することに相当し
ている。
４に正電圧が印加されると、このゲート電極４の下のｐ
+ ドープされたチャネル領域７には反転層つまりｎチャ
ネルが形成される。このチャネルは印加されたゲート電
圧に応じて程度の差こそあれｎ形になる。さらに、中間
セル領域６に直接接するドレイン領域２及びソース領域
３のｎドープされた領域は印加されたゲート電圧によっ
てより一層強くｎ形にされ、その場合このｎ形はゲート
電極の設計による深さの増大と共に増大する。ドレイン
端子が正電位を印加されると、電流がソース領域からゲ
ート電極の下のチャネルを介してドレイン領域へ流れ
る。図示された例はドイツ連邦共和国特許第２７０６６
２３号公報に記載された横方向ゲート電極を持つＭＯＳ
ＦＥＴのゲート電極４を縦方向に実現することに相当し
ている。
【００２８】中間セル領域６の幅はＭＯＳＦＥＴのチャ
ネル幅のための尺度となる。ドレイン領域２の厚みはパ
ワーＭＯＳＦＥＴのドリフト区間に相当し、従って絶縁
耐力のための尺度となる。上述の種類のパワーＭＯＳＦ
ＥＴのために重要なことはｎ+ ドープされたドレイン領
域２´とゲート電極４との間隔である。この間隔はこの
種のＭＯＳＦＥＴの降伏電圧を決定する。ゲート電極４
が図２に示された瓶の形をした形状を有すると有利であ
る。ゲート酸化物の厚みはこの例では半導体基体の上面
へ向かって拡大している。
ネル幅のための尺度となる。ドレイン領域２の厚みはパ
ワーＭＯＳＦＥＴのドリフト区間に相当し、従って絶縁
耐力のための尺度となる。上述の種類のパワーＭＯＳＦ
ＥＴのために重要なことはｎ+ ドープされたドレイン領
域２´とゲート電極４との間隔である。この間隔はこの
種のＭＯＳＦＥＴの降伏電圧を決定する。ゲート電極４
が図２に示された瓶の形をした形状を有すると有利であ
る。ゲート酸化物の厚みはこの例では半導体基体の上面
へ向かって拡大している。
【００２９】従って、本発明による装置は低抵抗のオン
抵抗ＲONの要求を満たすと共に高い絶縁耐力を満たす。
垂直トレンチ内にゲート電極４を実現することによっ
て、さらにチップ面積を節約することができる。
抵抗ＲONの要求を満たすと共に高い絶縁耐力を満たす。
垂直トレンチ内にゲート電極４を実現することによっ
て、さらにチップ面積を節約することができる。
【００３０】本発明による構造は横方向に構成された半
導体構造でも、また縦方向に構成された半導体構造でも
使用することができる。
導体構造でも、また縦方向に構成された半導体構造でも
使用することができる。
【００３１】次に、図１に示された装置の優れた製造方
法を説明する。
法を説明する。
【００３２】ｐ- ドープされたシリコンウエハの表面に
はｎドープされたエピタキシャル層が設けられる。ウエ
ハの表面１１が構造化され、ｎ+ ドープされた接触領域
２´、３´がイオン注入によってドレイン領域２、ソー
ス領域３内へ設けられる。又は、接触領域２´、３´を
拡散によって形成することもできる。ウエハの表面１１
が新たに構造化され、中間セル領域６が異方性エッチン
グされる。存在するエッチングマスクを使用して、ｐ+
ドープされたチャネル領域７が中間セル領域６の下にイ
オン注入によって設けられる。引き続いて、薄い熱的シ
リコン二酸化物層がゲート酸化物８としてトレンチ壁へ
設けられる。引き続いて、中間セル領域６はドープされ
たポリシリコンをゲート電極４の材料として充填され
る。過剰なポリシリコンが中間セル領域６からエッチン
グ除去され、中間セル領域６はシリコン二酸化物を充填
される。ウエハの裏面１２における基板端子は大面積で
金属化される。ウエハの表面１１は構造化され、ドレイ
ン端子Ｄ、ソース端子Ｓ及びゲート端子Ｇが相応する接
触のところで金属化され、中間酸化物１３によって互い
に絶縁される。
はｎドープされたエピタキシャル層が設けられる。ウエ
ハの表面１１が構造化され、ｎ+ ドープされた接触領域
２´、３´がイオン注入によってドレイン領域２、ソー
ス領域３内へ設けられる。又は、接触領域２´、３´を
拡散によって形成することもできる。ウエハの表面１１
が新たに構造化され、中間セル領域６が異方性エッチン
グされる。存在するエッチングマスクを使用して、ｐ+
ドープされたチャネル領域７が中間セル領域６の下にイ
オン注入によって設けられる。引き続いて、薄い熱的シ
リコン二酸化物層がゲート酸化物８としてトレンチ壁へ
設けられる。引き続いて、中間セル領域６はドープされ
たポリシリコンをゲート電極４の材料として充填され
る。過剰なポリシリコンが中間セル領域６からエッチン
グ除去され、中間セル領域６はシリコン二酸化物を充填
される。ウエハの裏面１２における基板端子は大面積で
金属化される。ウエハの表面１１は構造化され、ドレイ
ン端子Ｄ、ソース端子Ｓ及びゲート端子Ｇが相応する接
触のところで金属化され、中間酸化物１３によって互い
に絶縁される。
【００３３】要約すると、本発明によって、低いオン抵
抗ＲON並びに高い降伏電圧を持つ横形ＭＯＳＦＥＴを実
現可能である。重要なことは、ゲート電極を含み上方へ
向かって増加するゲート酸化物厚みを持つ垂直トレンチ
を形成することである。本発明はｐチャネルＭＯＳＦＥ
ＴにもまたｎチャネルＭＯＳＦＥＴにも適用可能であ
る。
抗ＲON並びに高い降伏電圧を持つ横形ＭＯＳＦＥＴを実
現可能である。重要なことは、ゲート電極を含み上方へ
向かって増加するゲート酸化物厚みを持つ垂直トレンチ
を形成することである。本発明はｐチャネルＭＯＳＦＥ
ＴにもまたｎチャネルＭＯＳＦＥＴにも適用可能であ
る。
【図１】ゲート電極をトレンチ内に設けた本発明にる横
形ＭＯＳＦＥＴを示す部分断面図。
形ＭＯＳＦＥＴを示す部分断面図。
【図２】ゲート電極の種々異なった例を示す部分断面
図。
図。
１ 半導体基体 ２ ドレイン領域 ２´ ドレイン領域内の接触領域 ３ ソース領域 ３´ ソース領域内の接触領域 ４ ゲート電極 ４´、４´´、４´´´、４´´´´ ゲート電極 ５ バルク領域 ６ 中間セル領域（トレンチ） ７ チャネル領域 ８ ゲート酸化物 ９ ドレイン金属化層 １０ ソース金属化層 １１ ウエハの表面 １２ ウエハの裏面 １３ 中間酸化物 Ｇ ゲート端子 Ｄ ドレイン端子 Ｓ ソース端子
Claims (10)
- 【請求項１】 第１の導電形の少なくとも１つのドレイ
ン領域（２）と、第１の導電形の少なくとも１つのソー
ス領域（３）と、少なくとも１つのゲート電極（４）と
を備えた半導体基体（１）から構成され、ゲート電極
（４）が半導体基体（１）全体に対してゲート酸化物
（８）によって絶縁されている電界効果によって制御可
能な半導体デバイスにおいて、それぞれ隣接するドレイ
ン領域（２）とソース領域（３）とを離間させ、ゲート
電極（４）及びゲート酸化物（８）を含み、ウエハの表
面側（１１）の上面から垂直にドレイン領域（２）及び
ソース領域（３）を越えて半導体基体（１）のバルク領
域（５）内へ延びた垂直なトレンチの形状を有する中間
セル領域（６）が設けられていることを特徴とする半導
体デバイス。 - 【請求項２】 ゲート電極（４）は垂直に瓶の形をした
形状（４´、４´´）を有し、瓶の胴部は中間セル領域
（６）の下端部に位置し、瓶頚部は半導体基体（１）の
ウエハの表面側（１１）の上面へ向かって先細にされ、
ゲート酸化物（８）が増加していることを特徴とする請
求項１記載の半導体デバイス。 - 【請求項３】 ゲート電極（４）は垂直に正方形断面
（４´´´）を有し、ほぼ中間セル領域（６）の下端部
に位置していることを特徴とする請求項１記載の半導体
デバイス。 - 【請求項４】 ゲート電極（４´´´´）は垂直に長方
形断面を有し、中間セル領域（６）の深さ全体に亘って
延び、その場合ゲート酸化物（８）はウエハの表面側
（１１）の上面へ向かって厚くされていることを特徴と
する請求項１記載の半導体デバイス。 - 【請求項５】 ゲート電極（４）の材料は高ドープされ
たポリシリコンであることを特徴とする請求項１乃至４
の１つに記載の半導体デバイス。 - 【請求項６】 中間セル領域（６）の直ぐ下には第１の
又は第２の導電形のチャネル領域（７）が設けられてい
ることを特徴とする請求項１乃至５の１つに記載の半導
体デバイス。 - 【請求項７】 チャネル領域（７）は注入されているこ
とを特徴とする請求項６記載の半導体デバイス。 - 【請求項８】 ドレイン領域（２）及びソース領域
（３）内にこのドレイン領域（２）もしくはソース領域
（３）と同じ導電形の高ドープされた接触領域（２´、
３´）が埋込まれていることを特徴とする請求項１乃至
７の１つに記載の半導体デバイス。 - 【請求項９】 接触領域（２´、３´）は注入され、ゲ
ート酸化物（８）によって離間されていることを特徴と
する請求項８記載の半導体デバイス。 - 【請求項１０】 半導体基体（１）のバルク領域（５）
にドレイン領域（２）及びソース領域（３）をエピタキ
シャル析出させる工程と、ウエハの表面（１１）を構造
化し、ドレイン領域（２）及びソース領域（３）の高ド
ープされた領域（２´、３´）をイオン注入によって設
ける工程と、ウエハの表面（１１）を新たに構造化し、
中間セル領域（６）を異方性エッチングする工程と、エ
ッチングマスクを使用して、中間セル領域（６）の下に
チャネル領域（７）をイオン注入によって設ける工程
と、エッチングマスクを使用して、薄いシリコン二酸化
物層をゲート酸化物（８）として中間セル領域（６）の
壁上へ熱的に設け、中間セル領域（６）にポリシリコン
をゲート材料として充填し、過剰のポリシリコンを中間
セル領域（６）からエッチング除去し、中間セル領域
（６）にシリコン二酸化物をゲート酸化物（８）として
充填する工程と、ソース端子（Ｓ）、ドレイン端子
（Ｄ）及びゲート端子（Ｇ）をウエハの表面（１１）の
相応する接触のところで金属化し、互いに中間酸化物
（１３）によって絶縁する工程とが実行されることを特
徴とする請求項１乃至９の１つに記載の半導体デバイス
の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19638437.0 | 1996-09-19 | ||
| DE19638437A DE19638437C2 (de) | 1996-09-19 | 1996-09-19 | Durch Feldeffekt steuerbares Halbleiterbauelement und Verfahren zu dessen Herstellung |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10107269A true JPH10107269A (ja) | 1998-04-24 |
Family
ID=7806243
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9270437A Pending JPH10107269A (ja) | 1996-09-19 | 1997-09-17 | 電界効果によって制御可能な半導体デバイス及びその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0834926A3 (ja) |
| JP (1) | JPH10107269A (ja) |
| KR (1) | KR19980024731A (ja) |
| DE (1) | DE19638437C2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100878287B1 (ko) | 2006-08-28 | 2009-01-13 | 미쓰비시덴키 가부시키가이샤 | 절연 게이트형 반도체장치 및 그 제조 방법 |
| JP2021518992A (ja) * | 2018-06-28 | 2021-08-05 | 華為技術有限公司Ｈｕａｗｅｉ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ｃｏ．，Ｌｔｄ． | 半導体デバイスおよび製造方法 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19840032C1 (de) | 1998-09-02 | 1999-11-18 | Siemens Ag | Halbleiterbauelement und Herstellungsverfahren dazu |
| GB0103715D0 (en) * | 2001-02-15 | 2001-04-04 | Koninkl Philips Electronics Nv | Semicondutor devices and their peripheral termination |
| US6819089B2 (en) | 2001-11-09 | 2004-11-16 | Infineon Technologies Ag | Power factor correction circuit with high-voltage semiconductor component |
| US6828609B2 (en) | 2001-11-09 | 2004-12-07 | Infineon Technologies Ag | High-voltage semiconductor component |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4243997A (en) * | 1976-03-25 | 1981-01-06 | Tokyo Shibaura Electric Co., Ltd. | Semiconductor device |
| DE2706623A1 (de) * | 1977-02-16 | 1978-08-17 | Siemens Ag | Mis-fet fuer hohe source-drain-spannungen |
| US4830975A (en) * | 1983-01-13 | 1989-05-16 | National Semiconductor Corporation | Method of manufacture a primos device |
| US5164325A (en) * | 1987-10-08 | 1992-11-17 | Siliconix Incorporated | Method of making a vertical current flow field effect transistor |
| KR0173111B1 (ko) * | 1988-06-02 | 1999-02-01 | 야마무라 가쯔미 | 트렌치 게이트 mos fet |
-
1996
- 1996-09-19 DE DE19638437A patent/DE19638437C2/de not_active Expired - Lifetime
-
1997
- 1997-08-25 EP EP97114661A patent/EP0834926A3/de not_active Withdrawn
- 1997-09-17 JP JP9270437A patent/JPH10107269A/ja active Pending
- 1997-09-19 KR KR1019970047642A patent/KR19980024731A/ko not_active Application Discontinuation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100878287B1 (ko) | 2006-08-28 | 2009-01-13 | 미쓰비시덴키 가부시키가이샤 | 절연 게이트형 반도체장치 및 그 제조 방법 |
| JP2021518992A (ja) * | 2018-06-28 | 2021-08-05 | 華為技術有限公司Ｈｕａｗｅｉ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ｃｏ．，Ｌｔｄ． | 半導体デバイスおよび製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE19638437A1 (de) | 1998-04-02 |
| EP0834926A3 (de) | 1998-08-26 |
| KR19980024731A (ko) | 1998-07-06 |
| DE19638437C2 (de) | 2002-02-21 |
| EP0834926A2 (de) | 1998-04-08 |
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