KR19980024731A - 전계효과에 의해 제어 가능한 반도체 소자 - Google Patents
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Abstract
- 하나 이상의 제 1 도전형 드레인 구역(2),
- 하나 이상의 제 1 도전형 소오스 구역(3),
- 게이트 산화물(8)에 의해 전체 반도체 몸체(1)에 대해 절연된 하나 이상의 게이트 전극(4)을 포함하는 반도체 몸체로 이루어진, 전계효과에 의해 제어 가능한 반도체 소자에 있어서, 중간 셀 구역(6)이 제공되고,
- 상기 중간 셀 구역(6)이 인접한 드레인 구역(2)과 소오스 구역(3)을 이격시키며,
- 상기 중간 셀 구역(6)이 게이트 전극(4) 및 게이트 산화물(8)을 포함하고,
- 상기 중간 셀 구역(6)이 기판 앞면(11)의 표면으로부터 수직으로 드레인 구역(2) 및 소오스 구역(3)을 지나 반도체 몸체(1)의 벌크 구역(5)내로 연장된 수직 트렌치의 형상을 갖는다.
Description
본 발명은 하나 이상의 제 1 도전형 드레인 구역, 하나 이상의 제 1 도전형 소오스 구역, 전체 반도체 몸체에 대해 절연된 하나 이상의 게이트 전극을 포함하는 반도체 몸체로 이루어진, 전계효과에 의해 제어 가능한 반도체 소자, 및 그 제조 방법에 관한 것이다.
전계효과에 의해 제어 가능한 이러한 반도체 소자는 예컨대 MOSFET이다. MOSFET는 오래 전부터 공지되어 있으며, 예컨대 Siemens-Datenbuch 1993/94 SIPMOS-Halbleiter, Leistungstransistoren und Dioden, 페이지 29 이하에 개시되어 있다. 상기 Datenbuch의 페이지 30의 도 4는 이러한 파워 트랜지스터의 기본적인 구성을 나타낸다. 거기에 도시된 트랜지스터는 수직 n-채널-SIPMOS-트랜지스터이다. 이러한 트랜지스터에서는 n+기판이 그 아래놓인 드레인 금속층을 가진 지지체로 사용된다. n+기판 위에는 n-에피택시층이 배치된다. 상기 에피택시층은 차단전압에 따라 상이한 두께를 가지며 상응하게 도핑된다. 그 위에 놓인 n+폴리실리콘 게이트가 절연 실리콘이산화물내로 매립되고 p 웰 및 n+소오스 구역에 대한 주입 마스크로 사용된다. 소오스 금속층은 전체 구조물을 덮으며 칩의 개별 트랜지스터 셀을 병렬로 접속시킨다. 상기 수직으로 구성된 파워 트랜지스터의 다른 세부 사항은 상기 Datenbuch의 페이지 30 이하에 제시된다.
이러한 배치의 단점은 반도체 소자의 전압 강도가 증가함에 따라 드레인-소오스-부하 구간의 온-상태 저항(Ron)이 증가해야 한다는 것이며, 그 이유는 에피택시 층의 두께가 커져야 하기 때문이다. 50 V 일 때, 표면에 관련한 온-상태 저항(Ron)은 대략 0.20 Ω ㎟ 이고, 1000 V의 차단 전압에서는 예컨대 약 10 Ω ㎟ 의 값으로 상승한다.
독일 특허 제 27 06 623호에는 계단형으로 또는 연속적으로 증가하는 게이트 전극과 드레인 영역 사이의 간격에 의해 보다 높은 파괴 전압 및 보다 낮은 온-상태 저항을 가진 측면 파워 반도체 소자가 공지되어 있다. 이러한 측면 파워 반도체 소자의 단점은 비교적 큰 장소가 필요하며, 이로 인해 비교적 적은 파워 MOSFET가 칩상에 집적될 수 있다는 것이다. 따라서, 다수의 파워 MOSFET를 병렬 접속할 때 제어 가능한 파워가 보다 적어진다.
본 발명의 목적은 전술한 단점을 갖지 않는, 전계효과에 의해 제어 가능한 반도체 소자를 제공하는 것이다.
도 1은 트렌치내에 게이트 전극이 배치된, 본 발명에 따른 측면 MOSFET의 단면도.
도 2는 게이트 전극의 여러 가지 실시예.
* 도면의 주요 부분에 대한 부호의 설명 *
1: 반도체 몸체 2: 드레인 구역
2', 3': 접촉 구역 3: 소오스 구역
4: 게이트 전극 5: 벌크 구역
6: 중간 셀 구역 7: 채널 구역
8: 게이트 산화물 9: 드레인 금속층
10: 소오스 금속층 11: 기판 앞면
12: 기판 후면 13: 중간 산화물
G: 게이트 단자 D: 드레인 단자
S: 소오스 단자
상기 목적은 청구범위 제 1항의 특징에 의해 달성된다. 본 발명에 의해, 중간 셀 구역이 제공되고,
- 상기 중간 셀 구역이 인접한 드레인 구역과 소오스 구역을 이격시키며,
- 상기 중간 셀 구역이 게이트 산화물내에 매립된 게이트 전극을 포함하고,
- 상기 중간 셀 구역이 기판 앞면으로부터 수직으로 드레인 구역 및 소오스 구역을 지나 반도체 몸체의 벌크 구역내로 연장된 수직 트렌치의 형상을 갖는, 전계 효과에 의해 제어 가능한 반도체 소자가 제공된다.
게이트 전극이 배치된 수직 트렌치의 형성에 의해 특히 측면 MOSFET에서 칩표면이 절약된다. 또다른 장점은 게이트 전극이 반도체 몸체내로 옮겨짐으로써 얻어진다. 이로 인해, 본 발명에 따른 파워 MOSFET는 양호한 차단 특성과 동시에 낮은 온-상태 저항(Ron)을 갖는다.
청구범위 제 2항 내지 5항은 게이트 전극 및 게이트 산화물 구역의 바람직한 실시예에 관한 것이다. 트렌치내의 게이트 전극의 형상 및 위치는 필요에 따라 선택될 수 있고 파워 MOSFET의 파괴 전압 및 온-상태 저항을 결정한다. 게이트 재료로는 바람직하게는 하이 도핑된 폴리실리콘이 사용되는데, 그 이유는 그것이 공정 기술상 간단히 처리될 수 있고 양호한 전도력을 갖기 때문이다.
청구범위 제 6항 및 7항에 따른 실시예에서는 중간 셀 구역 아래 이온 주입된 하이 도핑 구역이 제공된다. 소위, 채널 주입에 의해 MOSFET의 채널의 차단 전압이 의도한 바대로 세팅될 수 있다.
청구범위 제 8항 및 9항은 소오스 및 드레인 구역내의 접촉 구역에 관한 것이다. 드레인 및 소오스 단자에 대한 접촉 구역은 충분히 높은 도핑 농도를 가짐으로써, 반도체와 금속층 사이의 저항 접촉이 보장되어야 한다. 접촉 구역이 중간 셀 구역내의 게이트 산화물까지 이르지 않는 것이 전압 강도를 위해 바람직하다. 이온 주입에 의해 정확하게 측정 가능한 도핑 도우즈가 접촉 구역내로 투입됨으로써, 소정 구역에서 소정 도핑 농도가 설정될 수 있다.
청구범위 제 10항은 본 발명에 따른 반도체 소자의 바람직한 제조 방법에 관한 것이다.
본 발명을 첨부한 도면에 도시된 실시예를 참고로 보다 구체적으로 설명하면 하기와 같다:
도 1은 본 발명에 따른 측면 MOSFET 장치의 바람직한 실시예이다. 반도체 몸체(1), 예컨대 실리콘 기판은 선택적으로 n 또는 p 도핑된다. 도전형 및 도핑 농도는 필요에 따라 선택된다. 처리되지 않은 반도체 몸체(1)는 이하 벌크 구역(5)이라 한다. 본 실시예에서 벌크 구역(5)은 p-도핑된다. 벌크 구역(5)은 기판 후면(12)에서 접지 전위에 접속된다. 따라서, 기판 후면(12)은 MOSFET의 기판 단자를 형성한다. 바람직하게는 콘택팅을 개선시키기 위해 후면 콘택 및 벌크 구역(5) 사이에 p+도핑층이 제공된다.
벌크 구역(5) 위에는 예컨대 에피택셜하게 성장된 드레인 구역(2) 및 소오스 구역(3)이 배치된다. 드레인 구역(2) 및 소오스 구역(3)은 동일한 도핑을 가지며, 본 경우에는 n 도핑을 갖는다. 드레인 구역(2) 및 소오스 구역(3)에서의 도핑 농도는 동일해야 하지만, 반드시 그래야하는 것은 아니다.
드레인 구역(2) 및 소오스 구역(3)은 서로 이격되며, 드레인 구역(2)과 소오스 구역(3) 사이의 간격은 중간 셀 구역(6)을 규정한다. 중간 셀 구역(6)은 반도체 몸체(1)내로 수직으로 뻗은 트렌치의 형상을 갖는다. 상기 트렌치는 반도체 몸체(1)의 기판 앞면(11)으로부터 수직으로 드레인 구역(2) 및 소오스 구역(3)을 통해 반도체 몸체(1)의 벌크 구역(5)내로 연장된다. 중간 셀 구역(6)의 트렌치의 정점선 또는 전환점은 U형으로 형성되는 것이 특히 바람직하다.
중간 셀 구역(6)은 게이트 전극(4)을 포함한다. 게이트 전극(4)은 게이트 단자(G)에 접속된다. 게이트 재료로는 그것의 공정 기술상 간단한 처리 가능성 및 그것의 양호한 전도성으로 인해 하이 도핑된 폴리실리콘을 사용하는 것이 바람직하다. 게이트 전극(4)은 게이트 산화물(8)에 의해 인접한 드레인 구역(2) 및 소오스 구역(3) 또는 벌크 구역(5)으로부터 절연된다. 게이트 산화물(8)로는 바람직하게는 열적으로 성장된 실리콘이산화물이 사용된다.
게이트 전극(4)은 여러 가지 방식으로 형성될 수 있다. 도 2에는 게이트 전극(4)의 3가지 바람직한 실시예가 도시된다. 도 1의 소자와 동일한 소자는 동일한 도면 부호를 갖는다:
- 게이트 전극(4)은 병과 유사한 형상(4', 4'')을 가지며, 병의 배 부분은 중간 셀 구역(6)의 하단부에 배치되고 병목은 반도체 몸체(1)의 기판 앞면(11)쪽으로 가늘어진다.
- 게이트 전극(4)은 직사각형 횡단면(4''')을 가지며 중간 셀 구역(6)의 하부 영역에 배치된다.
- 게이트 전극(4)은 수직으로 직사각형 횡단면(4'''')을 가지며 중간 셀 구역의 전체 깊이에 걸쳐 연장된다. 게이트 산화물(8)은 기판 앞면(11)의 표면 쪽으로 두꺼워진다.
n+도핑된 드레인/소오스 구역(2'), (3')은 도 1에 상응하게 매립된 n+도핑구역(2'), (3')을 포함한다. 상기 n+도핑 구역(2'), (3')은 드레인/소오스 구역(2, 3)의 접촉 구역을 형성한다. 접촉 구역(2'), (3')은 높은 도핑 농도를 갖기 때문에, 반도체와 금속층 사이의 양호한 옴 접촉이 보장된다. 통상적으로 접촉 구역(2'), (3')은 이온 주입에 의해 반도체내에 형성된다. 이로 인해, 도핑 농도가 투입되는 도우즈를 통해 정확히 측정될 수 있다. 접촉 구역(2'), (3')이 중간 셀 구역(6)내의 게이트 산화물(8)까지 이르지 않는 것이 MOSFET의 전압 강도를 위해 바람직하다.
n+도핑된 드레인/소오스 구역(2'), (3')은 통상의 금속층을 통해 전기 접촉된다. 드레인 콘택(9) 전체 및 소오스 콘택(10) 전체는 각각 단락된다. 드레인 금속층(9)은 예컨대 중간 산화물(13)에 의해 소오스 금속층(10)으로부터 절연된다. 드레인 금속층(9) 및 소오스 금속층(10)은 드레인 단자(D) 및 소오스 단자(S)를 형성한다. 드레인 콘택(9) 및 소오스 콘택(10)의 배치는 2층으로 서로 층층이 또는 단층으로 서로 나란히 스트립형으로 이루어진다. 바람직하게는 게이트 전극(4)을 포함하는 중간 셀 구역(6)이 드레인 구역(2) 및 소오스 구역(3)을 포함한다. 특히, 외측 게이트 전극이 예컨대 전위 0 V에 접속되면, 그것이 가드 링으로 작용한다.
중간 셀 구역(6)의 바로 아래에는 바람직하게는 벌크 구역(5)과 동일한 도전형을 가진 하이 도핑 구역이 형성된다. 본 실시예에서는 중간 셀 구역(6) 아래 p+도핑 구역이 형성된다. 상기 영역은 이하 채널 구역(7)이라 한다. 기초가 되는 기술은 일반적으로 채널 도핑이라 불린다. 채널 도핑시 정확히 측정 가능한 도핑 농도에 의해 MOS트랜지스터의 채널에 대한 차단 전압이 정해진다. 이것을 위해 통상적으로 이온 주입이 적용된다. 채널 도핑시, 게이트 전극(4) 및 게이트 산화물(8)이 여전히 형성되지 않은 에칭된 트렌치(6)가 바람직하게는 주입 마스크로서 사용된다. 채널 구역(7)은 벌크 구역(5)과 드레인/소오스 구역(2,3) 사이의 얇게 p+도핑된, 큰 표면의 에피택시층으로 대체될 수도 있다.
도 1에 도시된 MOSFET는 자체 차단 n 채널 MOSFET라고 불린다. 여기서, 드레인/소오스 구역(2, 3) 및 채널 구역(7)의 도전형은 상이하다. 물론, 본 발명에 따른 MOSFET는 자체 전도(self conducting) 트랜지스터로도 구현될 수 있다. 이것을 위해, 채널구역(7)의 도전형이 드레인/소오스 구역(2, 3)의 도전형과 동일해야 한다. 상기 자체 전도 MOSFET에서는 채널 구역(7)이 드레인 구역 및 소오스 구역(2, 3)과 접촉해야 한다. 드레인/소오스 구역(2, 3)이 p 도핑되고 벌크 구역이 n 도핑되면, p 채널 MOSFET가 구현될 수 있다.
상기 방식의 본 발명에 따른 장치의 동작을 설명하면, 하기와 같다.
도 1의 실시예에서 양의 전압이 게이트 전극(4)에 인가되면, p+도핑된 채널 구역(7)에서 게이트 전극(4)하부에 반전층 또는 n-채널이 형성된다. 상기 채널은 인가되는 게이트 전압에 따라 다소간의 n-도전형이다. 또한, 중간 셀 구역(6)에 직접 인접한, 소오스 및 드레인 구역(2, 3)의 n 도핑 구역은 인가되는 게이트 전압에 따라 강력한 n 도전형이며, 상기 n 도전은 게이트 전극의 설계에 의한 깊이의 증가에 따라 증가된다. 드레인 단자가 양의 전위에 접속되면, 전류는 소오스 구역(3)으로부터 게이트 전극 아래 채널을 통해 드레인 구역으로 흐른다. 도시된 실시예는 독일 특허 공개 제 27 06 623호에 개시된 측면 게이트 전극을 가진 MOSFET의 게이트 전극(4)의 수직 실시예에 상응한다.
중간 셀 구역(6)의 폭은 MOSFET의 채널 폭에 대한 척도이다. 드레인 구역(2)의 두께는 파워 MOSFET의 드리프트 구간에 대략 상응하므로, 전압 강도에 대한 척도이다. n+도핑된 드레인 구역(2')과 게이트 전극(4) 사이의 간격이 전술한 방식의 파워 MOSFET에 중요하다. 상기 간격은 전술한 MOSFET의 파괴 전압을 결정한다. 게이트 전극(4)은 바람직하게는 도 2에 따라 병과 유사한 형상을 갖는다. 여기서, 게이트 산화물의 두께는 반도체 몸체의 표면쪽으로 커진다.
따라서, 본 발명에 따른 장치는 낮은 옴 저항의 온-상태 저항(RON)과 동시에 높은 전압 강도에 대한 요구를 충족시킨다. 수직 트렌치내에 게이트 전극(4)을 구현함으로써, 칩 표면이 부가로 절약될 수 있다.
본 발명에 따른 구조는 측면으로 구성된 반도체 구조 및 수직으로 구성된 반도체 구조에 사용될 수 있다.
도 1에 따른 장치에 대한 바람직한 제조 방법을 설명하면 하기와 같다:
p-도핑된 실리콘 기판의 기판 앞면상에 n-도핑된 에피택시층을 형성한다. 기판 앞면(11)을 구조화하고 n+도핑된 접촉 구역(2', 3')을 이온 주입에 의해 드레인/소오스 구역(2), (3) 내에 형성한다. 대안으로서, 접촉 구역(2', 3')을 확산에 의해 만들 수도 있다. 기판 앞면(11)을 재차 구조화하고 중간 셀 구역(6)을 비등방성 에칭한다. 기존의 에칭 마스크를 사용해서 중간 셀 구역(6) 하부에 p+도핑된 채널 구역(7)을 이온 주입에 의해 형성한다. 그리고 나서, 얇은 열적 실리콘 이산화물층을 게이트 산화물(8)로서 트렌치 벽에 제공한다. 그 다음에, 중간 셀 구역(6)을 게이트 전극(4)의 재료인 도핑된 폴리실리콘으로 채운다. 초과량분의 폴리실리콘을 중간 셀 구역(6)으로부터 에칭하고 중간 셀 구역(6)을 실리콘이산화물로 채운다. 기판 후면(12)에 기판 단자를 큰 표면으로 증착한다. 기판 앞면(11)을 구조화하고 드레인 단자(D), 소오스 단자(S) 및 게이트 단자(G)를 대응하는 콘택에 증착하고 중간 산화물(13)에 의해 서로 절연시킨다.
요약하면, 본 발명에 의해 낮은 온-상태 저항(RON) 및 동시에 높은 파괴 전압을 가진 측면 MOSFET가 구현될 수 있다. 게이트 전극을 포함하는, 상부로 커지는 게이트 산화물 두께를 가진 수직 트렌치의 형성이 중요하다. 본 발명은 p 채널 MOSFET 및 n 채널 MOSFET에 적용될 수 있다.
본 발명에 의해 낮은 온-상태 저항(RON) 및 동시에 높은 파괴 전압을 가진 측면 MOSFET가 구현될 수 있다.
Claims (10)
- - 하나 이상의 제 1 도전형 드레인 구역(2),- 하나 이상의 제 1 도전형 소오스 구역(3),- 게이트 산화물(8)에 의해 전체 반도체 몸체(1)에 대해 절연된 하나 이상의 게이트 전극(4)을 포함하는 반도체 몸체(1)로 이루어진, 전계효과에 의해 제어 가능한 반도체 소자에 있어서, 중간 셀 구역(6)이 제공되고,- 상기 중간 셀 구역(6)이 인접한 드레인 구역(2)과 소오스 구역(3)을 이격시키며,- 상기 중간 셀 구역(6)이 게이트 전극(4) 및 게이트 산화물(8)을 포함하고,- 상기 중간 셀 구역(6)이 기판 앞면(11)의 표면으로부터 수직으로 드레인 구역(2) 및 소오스 구역(3)을 지나 반도체 몸체(1)의 벌크 구역(5)내로 연장된 수직 트렌치의 형상을 갖는 것을 특징으로 하는 전계효과에 의해 제어 가능한 반도체 소자.
- 제 1항에 있어서, 게이트 전극(4)이 수직으로 병과 유사한 형상(4', 4'')을 가지며, 병의 배 부분이 중간 셀 구역(6)의 하단부에 배치되고, 병목이 반도체 몸체(1)의 기판 앞면(11)의 표면쪽으로 가늘어지며 게이트 산화물(8)은 두꺼워지는 것을 특징으로 하는 전계효과에 의해 제어 가능한 반도체 소자.
- 제 1항에 있어서, 게이트 전극(4)이 수직으로 직사각형 횡단면(4''')을 가지며 중간 셀 구역(6)의 하부 구역내에 배치되는 것을 특징으로 하는 전계효과에 의해 제어 가능한 반도체 소자.
- 제 1항에 있어서, 게이트 전극(4''')이 수직으로 직사각형 횡단면을 가지며 중간 셀 구역의 전체 깊이에 걸쳐 연장되고, 게이트 산화물(8)은 기판 앞면(11)의 표면쪽으로 두꺼워지는 것을 특징으로 하는 전계효과에 의해 제어 가능한 반도체 소자.
- 제 1항 내지 4항 중 어느 한 항에 있어서, 게이트 전극(4)의 재료는 하이 도핑된 폴리실리콘인 것을 특징으로 하는 전계효과에 의해 제어 가능한 반도체 소자.
- 제 1항 내지 5항 중 어느 한 항에 있어서, 중간 셀 구역(6) 바로 아래 제 1 또는 제 2 도전형의 채널 구역(7)이 형성되는 것을 특징으로 하는 전계효과에 의해 제어 가능한 반도체 소자.
- 제 6항에 있어서, 채널 구역(7)이 주입되는 것을 특징으로 하는 전계효과에 의해 제어 가능한 반도체 소자.
- 제 1항 내지 7항 중 어느 한 항에 있어서, 드레인 및 소오스 구역(2, 3)과 동일한 도전형을 가진 하이 도핑된 접촉 구역(2', 3')이 드레인 및 소오스 구역(2, 3)내에 매립되는 것을 특징으로 하는 전계효과에 의해 제어 가능한 반도체 소자.
- 제 8항에 있어서, 접촉 구역(2', 3')이 주입되며 게이트 산화물(8)로부터 이격되는 것을 특징으로 하는 전계효과에 의해 제어 가능한 반도체 소자.
- - 반도체 몸체(1)의 벌크 구역(5)상에 드레인/소오스 구역(2, 3)을 에피택셜하게 증착시키는 단계,- 기판 앞면(11)을 구조화하고 드레인/소오스 구역(2, 3)의 하이 도핑된 구역(2', 3')을 주입에 의해 형성하는 단계,- 기판 앞면(11)을 재차 구조화하고 중간 셀 구역(6)을 비등방성 에칭하는 단계,- 에칭 마스크를 사용하여 중간 셀 구역(6) 아래 이온 주입에 의해 채널 구역(7)을 형성하는 단계,- 에칭 마스크를 사용하여 중간 셀 구역(6)의 벽상에 게이트 산화물(8)로서 얇은 실리콘이산화물층을 열적으로 형성하고, 중간 셀 구역(6)을 게이트 재료인 폴리실리콘으로 채우고, 초과량분의 폴리실리콘을 중간 셀 구역(6)으로부터 에칭하며 중간 셀 구역(6)을 게이트 산화물(8)인 실리콘이산화물로 채우는 단계,- 소오스 단자(S), 드레인 단자(D) 및 게이트 단자(G)를 기판 앞면(11)에서 상응하는 콘택에 증착하며 중간 산화물(13)에 의해 서로 절연시키는 단계를 포함하는 것을 특징으로 하는 제 1항 내지 9항 중 어느 한 항에 따른 전계효과에 의해 제어 가능한 반도체 소자의 제조 방법.
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| US5164325A (en) * | 1987-10-08 | 1992-11-17 | Siliconix Incorporated | Method of making a vertical current flow field effect transistor |
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Cited By (1)
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