JPS62163372A - 電界効果型半導体装置 - Google Patents
電界効果型半導体装置Info
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- JPS62163372A JPS62163372A JP61004260A JP426086A JPS62163372A JP S62163372 A JPS62163372 A JP S62163372A JP 61004260 A JP61004260 A JP 61004260A JP 426086 A JP426086 A JP 426086A JP S62163372 A JPS62163372 A JP S62163372A
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Classifications
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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- H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
-
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
- H01L29/0692—Surface layout
- H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体基板の一面にソース電極ならびにゲート
電極を設け、その他面にドレイン電極をもつＭＯＳＦＥ
Ｔに関し、特にそのオン抵抗を低減し更に安定性ならび
に信頼性を向上するものである。
電極を設け、その他面にドレイン電極をもつＭＯＳＦＥ
Ｔに関し、特にそのオン抵抗を低減し更に安定性ならび
に信頼性を向上するものである。
従来から二重拡散型絶縁ゲートＭＯ５ＦＥＴが知られて
おり、２千個以上のこの素子をシリコン基板にモノリシ
ックに集積した装置も商品化され実用に供されている。
おり、２千個以上のこの素子をシリコン基板にモノリシ
ックに集積した装置も商品化され実用に供されている。
この半導体装置は第３図に示すように厚さ２００μｍ程
度のＮ“シリコン基板（２０）の−面に低濃度の同一導
電型エピタキシャル層（２１）を厚さ１０〜４０μｍを
堆積し、他面にはドレイン電極（２２）を設置する。内
国では、この厚さ関係を考慮せずエビ層に形成する領域
を示すため大きく示した。
度のＮ“シリコン基板（２０）の−面に低濃度の同一導
電型エピタキシャル層（２１）を厚さ１０〜４０μｍを
堆積し、他面にはドレイン電極（２２）を設置する。内
国では、この厚さ関係を考慮せずエビ層に形成する領域
を示すため大きく示した。
このＮ−形エピタキシャルｒ （２１）の表面にはソー
ス領域ならびにゲート層（２３）を形成するが、その製
造に当ってはソース電極を設置する位置にＰ形不純物を
イオン注入してピ領域（３２）を選択的に形成後、チャ
ンネル領域となる位置にゲート酸化膜（２４）ならびに
多結晶珪素層（２５）を被覆後これをマスクとして自己
整合的にＮ−形ベース領域（２６）ならびにソース領域
として機能するＮ＋形の多角形環状領域（２７）即ちユ
ニントセルを２千個以上同時に設置する。この結果得ら
れる接合端はＮ−エピタキシャル層及びベース領域に露
出していわゆるプレーナ構造とする。
ス領域ならびにゲート層（２３）を形成するが、その製
造に当ってはソース電極を設置する位置にＰ形不純物を
イオン注入してピ領域（３２）を選択的に形成後、チャ
ンネル領域となる位置にゲート酸化膜（２４）ならびに
多結晶珪素層（２５）を被覆後これをマスクとして自己
整合的にＮ−形ベース領域（２６）ならびにソース領域
として機能するＮ＋形の多角形環状領域（２７）即ちユ
ニントセルを２千個以上同時に設置する。この結果得ら
れる接合端はＮ−エピタキシャル層及びベース領域に露
出していわゆるプレーナ構造とする。
この接合端は、ゲート酸化膜（２４）によって保護され
、しかもＮ＋形のソース領域（２７）に隣接連続するベ
ース領域（２６）はＮ−形に維持されｖｔｈ値を制御す
る役目を果す。尚ソース領域として機能する多角形環状
領域（２７）ならびにそれに囲まれたビ領域（３２）に
は導電性金属ＡＩを堆積してソース電極（２８）を設け
るが、これとの電気的短絡を防ぐため多結晶珪素層（２
３）を層間絶縁層（２９）によって覆う。
、しかもＮ＋形のソース領域（２７）に隣接連続するベ
ース領域（２６）はＮ−形に維持されｖｔｈ値を制御す
る役目を果す。尚ソース領域として機能する多角形環状
領域（２７）ならびにそれに囲まれたビ領域（３２）に
は導電性金属ＡＩを堆積してソース電極（２８）を設け
るが、これとの電気的短絡を防ぐため多結晶珪素層（２
３）を層間絶縁層（２９）によって覆う。
ところで第３図にゲート電極が明示されていないのは、
第４図に示した多角形環状領域をＡ−Ａ線で切断した断
面図を例示した為であり、この第３図以外の場所にコン
タクトを設けて形成するのは言うまでもない。
第４図に示した多角形環状領域をＡ−Ａ線で切断した断
面図を例示した為であり、この第３図以外の場所にコン
タクトを設けて形成するのは言うまでもない。
尚、この半導体装置ではゲート電極に印加されるゲート
電圧によってゲート絶縁膜下のチャンネル領域の表面電
荷状態を変化させて電流制御を実施する。
電圧によってゲート絶縁膜下のチャンネル領域の表面電
荷状態を変化させて電流制御を実施する。
第５図ａ ”−Ｃは３種類の形状をもった多角形環状領
域（２７）と多結晶珪素（２３）の関係を示す上面図で
あり、それぞれの角部（３０）に問題点がある。
域（２７）と多結晶珪素（２３）の関係を示す上面図で
あり、それぞれの角部（３０）に問題点がある。
と言うのはこの多角形環状領域は一定の面積をもつ半導
体チップにできるだけ多く形成して集積度を向上するた
めに採用した手段であり、円形の環状領域は集積度向上
にとって不利となるために見送られている。
体チップにできるだけ多く形成して集積度を向上するた
めに採用した手段であり、円形の環状領域は集積度向上
にとって不利となるために見送られている。
更に、この電界効果型半導体装置のソース領域はＮ−形
半導体層にＰ−ベース領域を設け、ここにＮ＋形多角形
環状領域を設置し、Ｎ−Ｐ−領域ならびにＰ−Ｎ＋＋域
間に形成するＰＮ接合端は各領域表面に露出するプレー
ナ構造とし、それらの接合端はゲート酸化膜と多結晶珪
素層の積９層構造によって覆われており、このＰ−形ベ
ース領域がｖｔｈ制御を受持ち、ソース電極が設置され
る多角形環状領域内のベース領域不純物濃度はオーミッ
ク接合が得られる程度に高めている。しかし、これらの
接合を造るＰ−形ソース領域ならびにベース領域は、製
造過程での熱負荷により横方向へも伸びるが、第５図に
示すように多角形環状領域（２７）の角部（３０）では
他の直線部分のそれより短かくなり、多結晶珪素間との
電子及びホールの授受が他の所と不均一となることが判
明した。即ち、この角部でのチャンネル長は他の直線部
分より短かくなりパンチスルーやショートチャンネル等
の問題点が起る。
半導体層にＰ−ベース領域を設け、ここにＮ＋形多角形
環状領域を設置し、Ｎ−Ｐ−領域ならびにＰ−Ｎ＋＋域
間に形成するＰＮ接合端は各領域表面に露出するプレー
ナ構造とし、それらの接合端はゲート酸化膜と多結晶珪
素層の積９層構造によって覆われており、このＰ−形ベ
ース領域がｖｔｈ制御を受持ち、ソース電極が設置され
る多角形環状領域内のベース領域不純物濃度はオーミッ
ク接合が得られる程度に高めている。しかし、これらの
接合を造るＰ−形ソース領域ならびにベース領域は、製
造過程での熱負荷により横方向へも伸びるが、第５図に
示すように多角形環状領域（２７）の角部（３０）では
他の直線部分のそれより短かくなり、多結晶珪素間との
電子及びホールの授受が他の所と不均一となることが判
明した。即ち、この角部でのチャンネル長は他の直線部
分より短かくなりパンチスルーやショートチャンネル等
の問題点が起る。
かと言って、他の直線部分を長大にすると集積度が低下
するし、この部分でのオン抵抗に対して最適値以上のチ
ャンネル長となり、更にベース領域のｘｊ （深さ）も
増すためにＮ−半導体層ひいてはトレイン領域の抵抗も
大きくなる。
するし、この部分でのオン抵抗に対して最適値以上のチ
ャンネル長となり、更にベース領域のｘｊ （深さ）も
増すためにＮ−半導体層ひいてはトレイン領域の抵抗も
大きくなる。
更に又、角部でのしきい値電圧は他の直線部より小さく
なることは避けられず、とすると温度依存性にあっては
高温でｖｔｈが小となり不安定性が高められる傾向を生
じ、半導体装置としての不安定性ならびに信頼性という
欠点を生じる。
なることは避けられず、とすると温度依存性にあっては
高温でｖｔｈが小となり不安定性が高められる傾向を生
じ、半導体装置としての不安定性ならびに信頼性という
欠点を生じる。
本発明は上記難点を克服した新規な電界効果型半導体装
置を提供するもので、特にオン抵抗低減ならびに信頼性
を向上する。
置を提供するもので、特にオン抵抗低減ならびに信頼性
を向上する。
上記目的を達成するために１本発明に係る電界効果型半
導体装置では第１図に示したソース領域として動作する
多角形環状領域の角部にＰ＋形領領域連続して設け、事
実上この部分をＦＥＴ動作領域として利用しないことに
よって環状領域の抵抗を最小とするほかにベース領域の
深さをも最適化させてドレイン領域の抵抗を低くして小
さいオン抵抗ならびに素子の安定性を図った。
導体装置では第１図に示したソース領域として動作する
多角形環状領域の角部にＰ＋形領領域連続して設け、事
実上この部分をＦＥＴ動作領域として利用しないことに
よって環状領域の抵抗を最小とするほかにベース領域の
深さをも最適化させてドレイン領域の抵抗を低くして小
さいオン抵抗ならびに素子の安定性を図った。
本発明を第１図乃至第３図により詳述する。尚断面構造
は第４図とほぼ同様なのでこれを援用するが、重複する
部分もあるが同番号により、詳細に説明する。背景技術
欄でも触れたように、この第４図におけるＮ＋シリコン
半導体基板ならびにＮ−形エピタキシャル層は形式的に
作図したもので、実際の厚さは図面と逆の関係となる。
は第４図とほぼ同様なのでこれを援用するが、重複する
部分もあるが同番号により、詳細に説明する。背景技術
欄でも触れたように、この第４図におけるＮ＋シリコン
半導体基板ならびにＮ−形エピタキシャル層は形式的に
作図したもので、実際の厚さは図面と逆の関係となる。
不純物としてｓｂを１０１ｇａｔｏｍｓ／ｃｃ程度含有
し厚さ２００μｍ程度のＮ＋形シリコン半心体基板（２
０）を用意し、ここにｓｂを１０１０１４−１５ａｔｏ
／ ＣＣ含有する厚さ１０乃至４０μｍのＮ−形エピタ
キシャル層（２１）を堆積する。
し厚さ２００μｍ程度のＮ＋形シリコン半心体基板（２
０）を用意し、ここにｓｂを１０１０１４−１５ａｔｏ
／ ＣＣ含有する厚さ１０乃至４０μｍのＮ−形エピタ
キシャル層（２１）を堆積する。
このエピタキシャル層の形成は必要不可欠な条件でなく
、即ち公知のシリコン基板の接合技術が採用可能である
。これは公知技術であるので概略を述べると、前述の不
純物及びその濃度を持ったシリコン半導体基板を準備し
、その被接合面を鏡面研磨して表面粗さ５００℃以下に
する。この場合その表面状態によってはＩ＋２０ ＋
１＋２Ｓｏ４→ＨＦ→稀ＨＦによる前処理工程を引続い
て行って脱脂ならびにシリコン基板表面に被着するステ
ィンフィルムを除去する。次に、このシリコン基板鏡面
を清浄な水で数分程度水洗し、室温下でスピンナ処理の
ような脱水処理を実施する。この処理工程ではシリコン
基板鏡面に吸着していると想定される水分はそのまま残
し、過剰な水分を除去し、吸着水分が殆んど揮散する１
００°Ｃ以上の加熱、Ｘ燥は避ける。
、即ち公知のシリコン基板の接合技術が採用可能である
。これは公知技術であるので概略を述べると、前述の不
純物及びその濃度を持ったシリコン半導体基板を準備し
、その被接合面を鏡面研磨して表面粗さ５００℃以下に
する。この場合その表面状態によってはＩ＋２０ ＋
１＋２Ｓｏ４→ＨＦ→稀ＨＦによる前処理工程を引続い
て行って脱脂ならびにシリコン基板表面に被着するステ
ィンフィルムを除去する。次に、このシリコン基板鏡面
を清浄な水で数分程度水洗し、室温下でスピンナ処理の
ような脱水処理を実施する。この処理工程ではシリコン
基板鏡面に吸着していると想定される水分はそのまま残
し、過剰な水分を除去し、吸着水分が殆んど揮散する１
００°Ｃ以上の加熱、Ｘ燥は避ける。
この処理を経たシリコン基板鏡面を例えばクラス１以下
の清浄な雰囲気な（大気に限らす１１□又は酸化雰囲気
も可）に設置後、この鏡面間に異物が実質的に存在しな
い状態で相互に密着して一体化する。この複合半導体基
板を２００’Ｃ好ましくは１０００℃〜１２００℃加熱
処理して接合強度を増すことも可能である。この複合半
導体基板では雨中導体基板の境目にバルク（Ｖｕｌｋ）
組織と異なるそれが存在し、金相掌上のグレインバウン
ダリ （ＧｒａｉｎＢｏｕｎｄｏｒｙ）が形成されると
想定されこれを接合層と今後記載する。
の清浄な雰囲気な（大気に限らす１１□又は酸化雰囲気
も可）に設置後、この鏡面間に異物が実質的に存在しな
い状態で相互に密着して一体化する。この複合半導体基
板を２００’Ｃ好ましくは１０００℃〜１２００℃加熱
処理して接合強度を増すことも可能である。この複合半
導体基板では雨中導体基板の境目にバルク（Ｖｕｌｋ）
組織と異なるそれが存在し、金相掌上のグレインバウン
ダリ （ＧｒａｉｎＢｏｕｎｄｏｒｙ）が形成されると
想定されこれを接合層と今後記載する。
このように同一導電型をもちかつ濃度差のある半導体基
板の積層構造ではこれに加えられる熱負荷に応じてその
境界が変動する事態を招来する。
板の積層構造ではこれに加えられる熱負荷に応じてその
境界が変動する事態を招来する。
よって、この接合層は同一導電型を示し、かつ濃度差を
もち、互に隣接する半導体基板の境界を画然と区分する
ことだけを意味するものでなく、前述の変動状態をも包
含する。
もち、互に隣接する半導体基板の境界を画然と区分する
ことだけを意味するものでなく、前述の変動状態をも包
含する。
このような接合技術によって得られる複合半導体基板を
包含する本発明では前記エピタキシャル層をＮ−形半導
体層基板、正確には一導電型半導体基板と記載する。
包含する本発明では前記エピタキシャル層をＮ−形半導
体層基板、正確には一導電型半導体基板と記載する。
次にソース電極の形成予定位置であり、その多角形環状
領域内にＰ＋領域をイオン注入及びアニール工程によっ
て第３図に示すように形成する。この条件としてはＢを
５ Ｘ １０１’ ａｍ−２以上打込むが。
領域内にＰ＋領域をイオン注入及びアニール工程によっ
て第３図に示すように形成する。この条件としてはＢを
５ Ｘ １０１’ ａｍ−２以上打込むが。
この工程時には多角形環状領域の角部（３０）形成予定
位置（３１）にも同様に形成してこれらの濃度を１０”
−”ａｔｏｍｓ／ｃｃとする。引続いて、ゲート領域（
２３）工程に移行する。即ち、−導電型のＮ−形シリコ
ン半導体基板（２１）の表面に厚さ１０００人程度０珪
素酸化膜（２４）を設けてから、多結晶珪素層（２５）
を約５０００人堆積後パターニングする。
位置（３１）にも同様に形成してこれらの濃度を１０”
−”ａｔｏｍｓ／ｃｃとする。引続いて、ゲート領域（
２３）工程に移行する。即ち、−導電型のＮ−形シリコ
ン半導体基板（２１）の表面に厚さ１０００人程度０珪
素酸化膜（２４）を設けてから、多結晶珪素層（２５）
を約５０００人堆積後パターニングする。
この溶除に当っては前述のＰ＋領域（３２）周囲に形成
が予定されるソース領域用の場所を公知のフォトリソグ
ラフィ法によって開孔し、ここにはＢを表面濃度１０１
０１７ａｔｏ／ｃｃ程度導入してＰ−形ベース領域（２
６）を選択的に形成後、更にソース領域（２７）として
機能する多角形環状領域をこのベース領域に表面濃度約
１０”ａｔｏｍｓ／ｃｃにＰ及びＡｓを導入して設ける
。これらの工程は多結晶珪素層（２３）をマスクとした
自己整合法により、又不純物の導入は拡散法もしくはイ
オン注入法が適用可能である。
が予定されるソース領域用の場所を公知のフォトリソグ
ラフィ法によって開孔し、ここにはＢを表面濃度１０１
０１７ａｔｏ／ｃｃ程度導入してＰ−形ベース領域（２
６）を選択的に形成後、更にソース領域（２７）として
機能する多角形環状領域をこのベース領域に表面濃度約
１０”ａｔｏｍｓ／ｃｃにＰ及びＡｓを導入して設ける
。これらの工程は多結晶珪素層（２３）をマスクとした
自己整合法により、又不純物の導入は拡散法もしくはイ
オン注入法が適用可能である。
前述のソース領域（２７）である多角形環状領域のパタ
ーニングも公知のフォトリソグラフィ法によって得られ
る。更に多結晶珪素層（２３）には、ＣＶＩ）法によっ
て厚さ１．５μｍ程度の珪素酸化物を堆積することによ
って層間絶縁物層（２９）を設け、ソース領域（２７）
及びこれに連続する上領域にはソース電極（２８）とし
て導電性金属ＡＩを堆積して完成する。
ーニングも公知のフォトリソグラフィ法によって得られ
る。更に多結晶珪素層（２３）には、ＣＶＩ）法によっ
て厚さ１．５μｍ程度の珪素酸化物を堆積することによ
って層間絶縁物層（２９）を設け、ソース領域（２７）
及びこれに連続する上領域にはソース電極（２８）とし
て導電性金属ＡＩを堆積して完成する。
話は前後するが、特許請求の範囲ならびに今後の記載で
は上領域（３２）を反対導＋・を型の高不純物、濃度の
第１領域、多角形環状領域（２７）の角部（３０）に連
続して形成する上領域（旧）を第２の反対導電型高不純
物濃度領域とし、このソース領域（２７）を第１の一導
電型高不純物濃度領域そして第２の一導電型高不純物濃
度領域は、−導電型の半導体Ｊｌ（板の地表面に設ける
半導体基板（２０）とする。
は上領域（３２）を反対導＋・を型の高不純物、濃度の
第１領域、多角形環状領域（２７）の角部（３０）に連
続して形成する上領域（旧）を第２の反対導電型高不純
物濃度領域とし、このソース領域（２７）を第１の一導
電型高不純物濃度領域そして第２の一導電型高不純物濃
度領域は、−導電型の半導体Ｊｌ（板の地表面に設ける
半導体基板（２０）とする。
本発明に係る電界効果型半導体装置では、第１の一導′
１ａ型高不純物濃度領域（ソース領域）の角部に、第２
の反対導電型高不純物濃度領域（３０）を連続して形成
している。この状態を第１図上面図で示し、これをＤ−
Ｄ’及びＥ−Ｅ’で切断した断面図第２図（ａ）（ｂ）
に示したが、この反対導電型高不純物濃度領域（３０）
の設置によってこの部分をＦＥＴ動作領域として使用し
ていないので、これ以外の直線部を最小としてＦＥＴ動
作時の抵抗を最小とし、更にベース領域の深さも最小に
制御可能となってドレイン領域の抵抗も小さくできた。
１ａ型高不純物濃度領域（ソース領域）の角部に、第２
の反対導電型高不純物濃度領域（３０）を連続して形成
している。この状態を第１図上面図で示し、これをＤ−
Ｄ’及びＥ−Ｅ’で切断した断面図第２図（ａ）（ｂ）
に示したが、この反対導電型高不純物濃度領域（３０）
の設置によってこの部分をＦＥＴ動作領域として使用し
ていないので、これ以外の直線部を最小としてＦＥＴ動
作時の抵抗を最小とし、更にベース領域の深さも最小に
制御可能となってドレイン領域の抵抗も小さくできた。
従って半導体装置としてのオン抵抗も低減した。更に、
本発明によればＦＥＴ動作領域としては単一の導電型領
域だけを使用するのでｖｔｈの変動も抑制され、素子と
しての安定性ならびに信頼性が向上する。
本発明によればＦＥＴ動作領域としては単一の導電型領
域だけを使用するのでｖｔｈの変動も抑制され、素子と
しての安定性ならびに信頼性が向上する。
尚実施例ではＮチャンネルで説明したがＰチャンネルに
も適用可能なことは勿論である。
も適用可能なことは勿論である。
第１図は本発明に係る装置の要部を示す上面図、第２図
（８）（ｂ）は第１図をＤＤ’線及びＥＥ’線で切断し
た部分的な断面図、第３図は従来例を示す断面図、第４
図はその要部を模型的に示す断面図、第５図も第４図の
動作を示す模型図である。
（８）（ｂ）は第１図をＤＤ’線及びＥＥ’線で切断し
た部分的な断面図、第３図は従来例を示す断面図、第４
図はその要部を模型的に示す断面図、第５図も第４図の
動作を示す模型図である。
Claims (1)
- 一導電型半導体基板の一方表面に端部を露出する反対導
電型領域を選択的に設け、この反対導電型領域表面に端
部を露出する第１の一導電型高不純物濃度の多角形環状
領域を形成し、この領域内に位置する前記反対導電型領
域を高濃度の第１領域とし、前記半導体基板の一方表面
部分、前記反対導電型領域端部及び前記多角形環状領域
端部を被覆する絶縁物層を設け、この絶縁物層に積層す
る多結晶珪素層を形成し、この多結晶珪素層を覆う層間
絶縁物層を設け、前記第１の高不純物濃度反対導電型領
域表面ならびに多角形環状領域に隣接する導電性金属層
を設け、前記半導体基板の他方表面に設ける第２の一導
電型高不純物濃度領域を具備し、前記多角形環状領域の
角部に連続する第２の反対導電型高不純物濃度領域を設
置することを特徴とする電界効果型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61004260A JPS62163372A (ja) | 1986-01-14 | 1986-01-14 | 電界効果型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61004260A JPS62163372A (ja) | 1986-01-14 | 1986-01-14 | 電界効果型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62163372A true JPS62163372A (ja) | 1987-07-20 |
Family
ID=11579569
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61004260A Pending JPS62163372A (ja) | 1986-01-14 | 1986-01-14 | 電界効果型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62163372A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0254969A (ja) * | 1988-08-19 | 1990-02-23 | Fuji Electric Co Ltd | Ｍｏｓ型半導体装置 |
| US5304832A (en) * | 1992-03-09 | 1994-04-19 | Nec Corporation | Vertical power field effect transistor having base region inwardly projecting from corners thereof into source region |
| US5321295A (en) * | 1989-04-28 | 1994-06-14 | Mitsubishi Denki Kabushiki Kaisha | Insulated gate bipolar transistor and method of fabricating the same |
| US5331192A (en) * | 1989-06-15 | 1994-07-19 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device |
-
1986
- 1986-01-14 JP JP61004260A patent/JPS62163372A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0254969A (ja) * | 1988-08-19 | 1990-02-23 | Fuji Electric Co Ltd | Ｍｏｓ型半導体装置 |
| US5321295A (en) * | 1989-04-28 | 1994-06-14 | Mitsubishi Denki Kabushiki Kaisha | Insulated gate bipolar transistor and method of fabricating the same |
| US5331192A (en) * | 1989-06-15 | 1994-07-19 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device |
| US5304832A (en) * | 1992-03-09 | 1994-04-19 | Nec Corporation | Vertical power field effect transistor having base region inwardly projecting from corners thereof into source region |
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