JPH0669093B2 - 半導体素子の製造方法 - Google Patents

半導体素子の製造方法

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JPH0669093B2
JPH0669093B2 JP13163384A JP13163384A JPH0669093B2 JP H0669093 B2 JPH0669093 B2 JP H0669093B2 JP 13163384 A JP13163384 A JP 13163384A JP 13163384 A JP13163384 A JP 13163384A JP H0669093 B2 JPH0669093 B2 JP H0669093B2
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泰英 林
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株式会社明電舍
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    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1012Base regions of thyristors
    • H01L29/102Cathode base regions of thyristors

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Description

【発明の詳細な説明】 (産業上の利用分野) 本発明は埋込みゲートを有する半導体素子の製造方法に
関する。
(従来の技術) 近年、装置の高効率化、小型化の要求から転流回路を必
要とする従来のサイリスタに代つて自己消弧能力を持つ
半導体が注目されている。そのうち、ゲートターンオフ
サイリスタ(以下GTOと称する)は高耐圧化及び大電流
化が他の半導体に較べて容易であり、実用化も進展して
いる。
ところで、GTOはそのゲート構造から表面ゲートGTOと埋
込みゲートGTOとに分けられる。表面ゲートGTOは入り組
んだ形状のゲート電極が素子表面に露出している構造に
なり、埋込みゲートGTOではゲートとして用いるP++高濃
度拡散層(埋込みゲート)をエピタキシヤル成長によつ
てPベース層中に埋込まれた第3図に示す構造になる。
図中、Gはゲート電極、Kはカソード電極、Aはアノー
ド電極、P2はベース層、P2 -はエピタキシヤル成長層、P
2 ++は埋込みゲート層である。
この埋込みゲートGTOは、表面ゲートGTOに較べてカソー
ド・エミツタ接合のブレークダウン電圧を大きくでき、
ターンオフ時に大きな逆電圧をカソード・エミツタ接合
に印加してターンオフ特性の向上を図ることができる。
また、ターンオフ特性改善を図るのにゲート構造を微細
化することは、表面ゲートGTOでは表面凹凸加工技術や
信頼性に問題を残すのに対し、埋込みゲートGTOでは極
めて容易となる。
ところで、埋込みゲートGTOでは、ゲートとして使うP2
++拡散層の不純物濃度を大きく、またシート抵抗を小さ
くして埋込みゲートの抵抗を低くするとターンオフ特性
が向上する。これはより大きなゲート電流を引き出せる
ことによる。しかし、埋込みゲートの抵抗を著しく低減
した場合には第4図に示すようにチヤネル内に結晶欠陥
Cdefが発生する。これらの欠陥はP2ベース中の少数キヤ
リアのライフタイムを短かくするためターンオフ特性を
悪化させたり、素子内及び素子間での特性のバラツキの
原因となる。また、チヤネル幅をある範囲より小さくす
るとターンオフ特性が急激に悪化することからこれらの
欠陥はチヤネルの微細化が容易であるという埋込みゲー
トGTOの特徴を損なうことになつてしまう。
このような結晶欠陥による種々の悪影響を取り除くため
に、第5図に示すようなゲート構造のものを本願出願人
は既に提案している(特願昭59−66873号)。この構造
は、従来の埋込みゲート構造に加えて、結晶欠陥発生領
域をアノード側から見て覆い隠すようにP2 ++埋込みゲー
ト層からチャネル方向に延展してP2 +バッファ層を設け
たものである。P2 +バツフア層はP2 ++層に較べて不純物
濃度が低く、またシート抵抗が大きいため、P2 +バツフ
ア層に起因する結晶欠陥の発生を無視できる。これによ
り、チヤネル部は全て有効に動作し、素子内,素子間の
特性均一性も大幅に改善されている。また、従来に較べ
てターンオフ特性を損うことなくチヤネル幅を減少でき
るため、ターンオフ特性向上のための素子設計自由度が
大幅に拡大される。
(発明が解決しようとする問題点) P2 +バツフア層を設ける構造のGTOは、その素子製造プロ
セスとしてP2 +バツフア層形成に酸化工程,フオトレジ
スト工程,拡散工程,ドライブイン工程などを新たに必
要とする。このような工程追加は、従来構造のGTOに較
べてコストアツプや製造歩留り低下を招く問題があつ
た。
(問題点を解決するための手段と作用) 本発明は、一度の不純物拡散でゲート層とバツフア層を
同時形成する製造方法であつて、n形シリコン基板両面
からP形不純物を拡散してPNP構造とし、両面酸化後に
フオトレジスト工程によりゲート層及びバツフア層のパ
ターンに窓明けし、再酸化により膜厚の薄い酸化膜を形
成し、フオトレジスト工程によりゲート層パターン部分
を窓明けし、ゲート層及びバツフア層の相当部分に選択
的に不純物を高濃度に拡散することでゲート層を直接拡
散で形成し、バツフア層は薄い酸化膜を通した拡散で同
時形成する。
(実施例) 本発明の一実施例を従来製法と共に説明する。
第2図は埋込みゲートGTOにP2 +バツフア層を設ける場合
の従来方法を示す。同図(a)に示すようにn形シリコ
ン基板の両面からガリウムを拡散してP1N1P2構造のもの
を得、(b)に示すように両面に酸化膜SiO2を形成後フ
オトレジスト工程を経てP2 ++層パターンに選択的にホウ
素を拡散してP2 ++層を形成する。次に、(c)に示すよ
うに、再び酸化膜SiO2を形成し、フオトレジスト工程を
経てP2 +バツフア層パターンに選択的にホウ素を拡散し
てP2 +バツフア層を形成する。次に、(d)に示すよう
に、酸化膜を形成しフオトレジスト工程によりエピタキ
シヤル成長させる部分の酸化膜を剥離し、(e)に示す
ようにエピタキシヤル成長によりP2 ++層、P2 +バツフア
層を埋込むP2 -層を形成する。
このように、P2 ++層での結晶欠陥の影響を取除くための
P2 +バツフア層を形成するためには、P2 ++層形成の工程
後にこの工程と同じにP2 +バツフア層形成の工程を必要
としていた。これに対して、本実施例になる第1図の工
程は第2図(b),(c)に示す工程に代えるものであ
る。
第1図(a)ではP1N1P2構造のものに対してP1層とP2
表面に第1の酸化膜になる酸化膜SO2を形成した後、
P2層側の酸化膜にはフォトレジスト工程によりP2 ++埋込
みゲート層及びP2 +バッファ層のパターンに相当する部
分の窓明けをし、チャネルに相当する部分に酸化膜S
O2を残す。この酸化膜は比較的厚い膜厚にされる。
次に、(b)に示すように、P2 ++埋込みゲート層及びP2
+バッファ層のパターンに相当する部分に再酸化により
工程(a)で残されたP2層側の第1の酸化膜の膜厚より
も薄くした第2の酸化膜[SO2]を形成する。
次に、(c)に示すように、フォトレジスト工程により
薄膜の第2の酸化膜[SO2]部分に対してP2 ++埋込み
ゲート層のパターンに相当する部分の窓明けをし、P2 +
バッファ層のパターンに相当する部分のみに薄膜の第2
の酸化膜[SO2]を残す。
この後、(d)に示すように、P2 ++埋込みゲート層及び
P2 +バッファ層のパターンに選択的に高濃度の不純物に
なるホウ素を拡散してP2 ++埋込みゲート層及びP2 +バッ
ファ層を同時に形成する。
このように、本実施例では薄い酸化膜を通してホウ素を
拡散してP2 +バツフア層を形成するため、従来工程(第
2図b,c)での2回のホウ素拡散に対して1回のホウ素
拡散で済むことになる。
なお、薄い酸化膜〔SiO2〕の厚さは、ホウ素拡散条件や
P2 +バツフア層の表面濃度と拡散深さから決定される。
具体的にはホウ素を1240℃1時間の徐熱,徐冷条件によ
つて拡散する場合、P2 ++層のシート抵抗は0.6Ω/□と
なり、また膜厚0.5μmの酸化膜〔SiO2〕をホウ素が貫
通することにより形成されるP2 +バツフア層のシート抵
抗は15Ω/□が得られた。この場合、拡散源としてBNを
用いた。また、P2 +バツフア層からチヤネル内に侵入す
る結晶欠陥は十分少なく極めて良好な特性を示すことが
確認された。
なお、本発明は単に埋込みゲートGTOだけでなく、埋込
みゲートを有する他の半導体素子の製造方法に適用して
結晶欠陥の影響を取除いた素子を製造することができ
る。
(発明の効果) 本発明によれば、埋込みゲートを有する半導体素子の製
造に、ゲート層チヤネル間に発生する結晶欠陥を覆いか
くすバツフア層を形成するのに、不純物拡散を薄い酸化
膜を通してゲート層形成時に一括形成するため、製造工
程数の低減及び歩留り向上に効果がある。
【図面の簡単な説明】
第1図は本発明の一実施例を示す要部製造工程図、第2
図は従来の要部製造工程図、第3図は埋込みゲートを有
するGTO構造図、第4図は第3図における結晶欠陥Cdef
を示す極部構造図、第5図はバツフア層を有する極部構
造図である。 A……アノード電極、K……カソード電極、G……ゲー
ト電極、P2 ++……埋込みゲート層、P2 -……エピタキシ
ヤル成長層、P2……ベース層、SiO2……酸化膜、〔Si
O2〕……薄い酸化膜。

Claims (1)

    【特許請求の範囲】
  1. 【請求項1】P1N1P2N2層を有し、該P2ベース層にチャネ
    ルを形成する高不純物濃度のP2 ++埋込みゲート層を有
    し、該P2 ++埋込みゲート層からチャネル方向に延展して
    形成され該チャネル部に侵入する結晶欠陥の発生領域を
    覆い隠す低不純物濃度のP2 +バッファ層を有する半導体
    素子において、 前記P2ベース層表面に形成した第1の酸化膜SO2に対
    してフォトレジスト工程によりP2 ++埋込みゲート層及び
    P2 +バッファ層のパターンに相当する部分の窓明けを
    し、 前記P2 ++埋込みゲート層及びP2 +バッファ層のパターン
    に相当する部分に前記第1の酸化膜SO2の膜厚よりも
    薄くした第2の酸化膜[SO2]を形成し、 フォトレジスト工程により前記第2の酸化膜[SO2
    部分に対してP2 ++埋込みゲート層のパターンに相当する
    部分の窓明けをし、 前記P2 ++埋込みゲート層及びP2 +バッファ層のパターン
    に選択的に高濃度の不純物を拡散してP2 ++埋込みゲート
    層及びP2 +バッファ層を同時に形成することを特徴とす
    る半導体素子の製造方法。
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