JPH05326930A - ゲートターンオフサイリスタ - Google Patents
ゲートターンオフサイリスタInfo
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- JPH05326930A JPH05326930A JP4122392A JP12239292A JPH05326930A JP H05326930 A JPH05326930 A JP H05326930A JP 4122392 A JP4122392 A JP 4122392A JP 12239292 A JP12239292 A JP 12239292A JP H05326930 A JPH05326930 A JP H05326930A
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Abstract
(57)【要約】
【目的】 ゲート電極部を構成するゲート拡散層を設け
ることなく、所望の性能を得ることができ、しかも微細
化に有効なゲートターンオフサイリスタを得る。 【構成】 Ｐ型ベース層（３）と、このＰ型ベース層
（３）に設けられたＮ型エミッタ領域（４）の表面濃度
を調整するとともに、ゲート電極幅，絶縁膜（１１）の
ゲート電極用コンタクトホールの幅，Ｎ型エミッタ領域
（４）と上記コンタクトホールとの重ね合わせ精度から
要求される余裕分，およびゲート・カソード間に耐電圧
を印加したときに拡がる空乏層の幅の関係を調整してＰ
型ゲート拡散層を省略できるように構成する。
ることなく、所望の性能を得ることができ、しかも微細
化に有効なゲートターンオフサイリスタを得る。 【構成】 Ｐ型ベース層（３）と、このＰ型ベース層
（３）に設けられたＮ型エミッタ領域（４）の表面濃度
を調整するとともに、ゲート電極幅，絶縁膜（１１）の
ゲート電極用コンタクトホールの幅，Ｎ型エミッタ領域
（４）と上記コンタクトホールとの重ね合わせ精度から
要求される余裕分，およびゲート・カソード間に耐電圧
を印加したときに拡がる空乏層の幅の関係を調整してＰ
型ゲート拡散層を省略できるように構成する。
Description
【０００１】
【産業上の利用分野】本発明は自己消弧型スイッチング
素子であるゲートターンオフサイリスタに関する。
素子であるゲートターンオフサイリスタに関する。
【０００２】
【従来の技術】ゲートターンオフサイリスタ（以下ＧＴ
Ｏと略記する）は、電力用自己消弧素子として、大電流
制御分野でますます特徴を発揮しつつあり、現在では４
５００Ａのアノード電流をターンオフできるものが開発
されている。特に最近では、Ｓｉ半導体部分のアノード
領域に電極としてタングステンなどの熱緩衝板をロー付
けしない、いわゆるアロイフリー構造が性能とコストの
面から注目されている。アロイフリー構造のＧＴＯの特
徴の１つに、微細化に有利であるという点がある。これ
は熱緩衝板をロー付けしないのでＩＣやＬＳＩのウェハ
ープロセスで用いられている高精度の微細化装置が利用
できることによる。しかしながら、ＧＴＯではゲート電
極を形成するために半導体表面をエッチングしてやる必
要があり、このエッチングにより発生する不活性領域が
微細化を阻止していた。そこで、図５に示すような、よ
り微細化が可能なアロイフリーＧＴＯに適したゲート構
造のゲートターンオフサイリスタが提案されている。
Ｏと略記する）は、電力用自己消弧素子として、大電流
制御分野でますます特徴を発揮しつつあり、現在では４
５００Ａのアノード電流をターンオフできるものが開発
されている。特に最近では、Ｓｉ半導体部分のアノード
領域に電極としてタングステンなどの熱緩衝板をロー付
けしない、いわゆるアロイフリー構造が性能とコストの
面から注目されている。アロイフリー構造のＧＴＯの特
徴の１つに、微細化に有利であるという点がある。これ
は熱緩衝板をロー付けしないのでＩＣやＬＳＩのウェハ
ープロセスで用いられている高精度の微細化装置が利用
できることによる。しかしながら、ＧＴＯではゲート電
極を形成するために半導体表面をエッチングしてやる必
要があり、このエッチングにより発生する不活性領域が
微細化を阻止していた。そこで、図５に示すような、よ
り微細化が可能なアロイフリーＧＴＯに適したゲート構
造のゲートターンオフサイリスタが提案されている。
【０００３】図５に示すゲートターンオフサイリスタ
は、Ｐ型ゲート拡散層９ａ，９ｂ上にカソード電極６よ
りも厚みの小さいゲート電極１０ａ，１０ｂを設け、さ
らに電極取り出しの圧接の際にカソード電極６とゲート
電極１０ａ，１０ｂとが短絡しないように、ゲート電極
１０ａ，１０ｂ上にポリイミド等の絶縁膜８を設け、こ
れらのゲート電極１０ａ，１０ｂと絶縁膜８との厚みの
和がカソード電極６の厚みを越えないようにしたもの
で、エッチングを用いないゲート構造である。
は、Ｐ型ゲート拡散層９ａ，９ｂ上にカソード電極６よ
りも厚みの小さいゲート電極１０ａ，１０ｂを設け、さ
らに電極取り出しの圧接の際にカソード電極６とゲート
電極１０ａ，１０ｂとが短絡しないように、ゲート電極
１０ａ，１０ｂ上にポリイミド等の絶縁膜８を設け、こ
れらのゲート電極１０ａ，１０ｂと絶縁膜８との厚みの
和がカソード電極６の厚みを越えないようにしたもの
で、エッチングを用いないゲート構造である。
【０００４】また、図５に示すものは、ハイブリット・
ゲート構造のゲートターンオフサイリスタにおいて、Ｐ
型ゲートターンオフサイリスタ拡散層９ａの表面にカソ
ード電極６よりも厚みの薄い第１の金属ゲート電極１０
ａと第２の金属ゲート電極１０ｂを設けるとともに、精
密なパターン状に絶縁薄膜であるＳｉＯ2膜１１を設け
たものである。
ゲート構造のゲートターンオフサイリスタにおいて、Ｐ
型ゲートターンオフサイリスタ拡散層９ａの表面にカソ
ード電極６よりも厚みの薄い第１の金属ゲート電極１０
ａと第２の金属ゲート電極１０ｂを設けるとともに、精
密なパターン状に絶縁薄膜であるＳｉＯ2膜１１を設け
たものである。
【０００５】図５のゲートターンオフサイリスタは次の
ようにして作られる。
ようにして作られる。
【０００６】まず、Ｎ型ベース層２となる低不純物濃度
のＳｉウエハーを用い、このＳｉウエハーの両面からＰ
型不純物（例えばアルミニウム，Ｇａ，Ｂ）を拡散し、
Ｐ型ベース層３とＰ型エミッタ層１を形成する。次に、
Ｐ型ベース層３の表面からＰ型不純物（例えばＢ）をき
わめて高濃度に選択的に拡散しＰ型ゲート拡散層９ａ，
９ｂを形成する。さらに、Ｐ型ベース層３の表面からＮ
型不純物（例えばＰ，Ｓｂ）を高濃度に選択的に拡散し
Ｎ型エミッタ層４を形成する。次に、Ｓｉウエハー表面
に酸化ケイ素膜（ＳｉＯ2）を形成し、フォトリソグラ
フィの技術を用いて精密なパターン状にＳｉＯ2膜１１
を残す。
のＳｉウエハーを用い、このＳｉウエハーの両面からＰ
型不純物（例えばアルミニウム，Ｇａ，Ｂ）を拡散し、
Ｐ型ベース層３とＰ型エミッタ層１を形成する。次に、
Ｐ型ベース層３の表面からＰ型不純物（例えばＢ）をき
わめて高濃度に選択的に拡散しＰ型ゲート拡散層９ａ，
９ｂを形成する。さらに、Ｐ型ベース層３の表面からＮ
型不純物（例えばＰ，Ｓｂ）を高濃度に選択的に拡散し
Ｎ型エミッタ層４を形成する。次に、Ｓｉウエハー表面
に酸化ケイ素膜（ＳｉＯ2）を形成し、フォトリソグラ
フィの技術を用いて精密なパターン状にＳｉＯ2膜１１
を残す。
【０００７】次いで、アルミニウム蒸着（又はアルミニ
ウムスパッタリング）によりアノード面に約１５μｍ厚
の電極５を形成する。さらにカソード面に約９μｍ厚の
アルミニウム蒸着を行い、フォトリソグラフィの技術に
より薄いカソード電極６を形成する。さらにまた、カソ
ード面に約２μｍ厚のアルミニウム蒸着を行い、フォト
リソグラフィの技術により第１の金属ゲート電極１０ａ
と第２の金属ゲート電極１０ｂを形成する。このとき同
時にカソード電極６の上にもアルミニウム蒸着が加えら
れ、この厚みは合計で約１１μｍとなる。次にカソード
電極６及びゲート電極７の外部端子への取り出し部を除
くカソード側の面を絶縁物８で覆う。これによりカソー
ド電極は溝のない熱緩衝板で圧接が可能で、しかも従来
のハイブリットゲート構造のＧＴＯと同等以上の特性が
得られる。
ウムスパッタリング）によりアノード面に約１５μｍ厚
の電極５を形成する。さらにカソード面に約９μｍ厚の
アルミニウム蒸着を行い、フォトリソグラフィの技術に
より薄いカソード電極６を形成する。さらにまた、カソ
ード面に約２μｍ厚のアルミニウム蒸着を行い、フォト
リソグラフィの技術により第１の金属ゲート電極１０ａ
と第２の金属ゲート電極１０ｂを形成する。このとき同
時にカソード電極６の上にもアルミニウム蒸着が加えら
れ、この厚みは合計で約１１μｍとなる。次にカソード
電極６及びゲート電極７の外部端子への取り出し部を除
くカソード側の面を絶縁物８で覆う。これによりカソー
ド電極は溝のない熱緩衝板で圧接が可能で、しかも従来
のハイブリットゲート構造のＧＴＯと同等以上の特性が
得られる。
【０００８】なお、拡散ゲート表面に構成する金属ゲー
トは、Ｐ型拡散ゲート層９ａと第１の金属ゲート層１０
ａ，第２の金属ゲート１０ｂとのコンタクトする面積を
絶縁膜（例えばＳｉＯ2膜１１）で制御すれば、拡散ゲ
ートによる均一なキャリアの引き出し能力と金属ゲート
の低抵抗能力を同時に生かすことができる。
トは、Ｐ型拡散ゲート層９ａと第１の金属ゲート層１０
ａ，第２の金属ゲート１０ｂとのコンタクトする面積を
絶縁膜（例えばＳｉＯ2膜１１）で制御すれば、拡散ゲ
ートによる均一なキャリアの引き出し能力と金属ゲート
の低抵抗能力を同時に生かすことができる。
【０００９】
【発明が解決しようとする課題】図５に示したものは、
ハイブリット構造のゲートターンオフサイリタの拡散ゲ
ート層表面に第１の金属ゲート薄膜と第２のゲート薄膜
を設け、これらのゲート薄膜をＮ型エミッタ電極よりも
薄くしたから、カソード電極を溝のない熱緩衝板で均一
に圧接することが可能になり、大きなアノード電流を短
時間でターンオフできる高性能なものであり、エッチン
グによるゲート構造を持つＧＴＯに比べて面積利率（カ
ソード領域の面積つまり有効カソード面が素子のペレッ
ト面積に占める割合）で１０〜２０％改善されるが、そ
れが微細化の限界であった。この微細化の限界は、次の
ような理由により、主にＮ型エミッタ領域４とＰ型ゲー
ト拡散層９ａ，９ｂとの間の距離により決められる。
ハイブリット構造のゲートターンオフサイリタの拡散ゲ
ート層表面に第１の金属ゲート薄膜と第２のゲート薄膜
を設け、これらのゲート薄膜をＮ型エミッタ電極よりも
薄くしたから、カソード電極を溝のない熱緩衝板で均一
に圧接することが可能になり、大きなアノード電流を短
時間でターンオフできる高性能なものであり、エッチン
グによるゲート構造を持つＧＴＯに比べて面積利率（カ
ソード領域の面積つまり有効カソード面が素子のペレッ
ト面積に占める割合）で１０〜２０％改善されるが、そ
れが微細化の限界であった。この微細化の限界は、次の
ような理由により、主にＮ型エミッタ領域４とＰ型ゲー
ト拡散層９ａ，９ｂとの間の距離により決められる。
【００１０】第１の理由として、上述の距離はカソード
・ゲート間の逆耐電圧を保障するために一定の値以上が
必要である。すなわち逆耐電圧を印加したときにＮ型エ
ミッタ領域４の近傍のＰ型ベース層３中に拡がった空乏
層は高濃度のＰ型ゲート拡散層９ａ，９ｂが近接してい
ると、この層９ａ，９ｂにぶつかり、いわゆるパンチス
ルー現象が起こり設計耐電圧以下でブレークオーバーし
てしまう。第２の理由としては、Ｎ型エミッタ領域４と
Ｐ型ゲート拡散層９ａ，９ｂを形成する際の重ね合わせ
精度により要求される余裕分を第１の理由による距離に
加えてやらねばならないことである。
・ゲート間の逆耐電圧を保障するために一定の値以上が
必要である。すなわち逆耐電圧を印加したときにＮ型エ
ミッタ領域４の近傍のＰ型ベース層３中に拡がった空乏
層は高濃度のＰ型ゲート拡散層９ａ，９ｂが近接してい
ると、この層９ａ，９ｂにぶつかり、いわゆるパンチス
ルー現象が起こり設計耐電圧以下でブレークオーバーし
てしまう。第２の理由としては、Ｎ型エミッタ領域４と
Ｐ型ゲート拡散層９ａ，９ｂを形成する際の重ね合わせ
精度により要求される余裕分を第１の理由による距離に
加えてやらねばならないことである。
【００１１】本発明は上述の問題点に鑑みてなされたも
ので、その目的は、ゲート電極部を構成するゲート拡散
層を設けることなく、所望の性能を得ることができ、し
かも微細化に有効なゲートターンオフサイリスタを提供
することである。
ので、その目的は、ゲート電極部を構成するゲート拡散
層を設けることなく、所望の性能を得ることができ、し
かも微細化に有効なゲートターンオフサイリスタを提供
することである。
【００１２】
【課題を解決するための手段】本発明は、上記目的を達
成するために、Ｐ型エミッタ層と、このＰ型エミッタ層
に隣接するＮ型ベース層と、このＮ型ベース層に隣接す
るＰ型ベース層と、このＰ型ベース層の表面層へ部分的
に細分化されて形成された複数のＮ型エミッタ領域とを
有し、前記Ｐ型エミッタ層の表面にアノード金属電極を
設け、前記Ｐ型ベース層の表面層に前記Ｎ型エミッタ領
域を囲むようにゲート金属電極を設けてなり、前記ゲー
ト金属電極にゲート信号を印加して前記アノード・カソ
ード金属電極間の電流をターンオン又はターンオフさせ
るゲートターンオフサイリスタであって、前記ゲート金
属電極のうち外部電極と直接接続されない部分の厚みは
前記カソード電極の厚みより薄くするとともに、さらに
この薄いゲート金属電極上に絶縁膜を設け、前記薄いゲ
ート金属電極の厚みに前記絶縁膜の厚みを加えた厚みが
前記カソード金属電極の厚みより薄くしたことを特徴と
し、かつ前記ゲート金属電極下のＰ型ベース層には選択
的な比較的高濃度のＰ型ゲート領域を設けないことを特
徴とする。
成するために、Ｐ型エミッタ層と、このＰ型エミッタ層
に隣接するＮ型ベース層と、このＮ型ベース層に隣接す
るＰ型ベース層と、このＰ型ベース層の表面層へ部分的
に細分化されて形成された複数のＮ型エミッタ領域とを
有し、前記Ｐ型エミッタ層の表面にアノード金属電極を
設け、前記Ｐ型ベース層の表面層に前記Ｎ型エミッタ領
域を囲むようにゲート金属電極を設けてなり、前記ゲー
ト金属電極にゲート信号を印加して前記アノード・カソ
ード金属電極間の電流をターンオン又はターンオフさせ
るゲートターンオフサイリスタであって、前記ゲート金
属電極のうち外部電極と直接接続されない部分の厚みは
前記カソード電極の厚みより薄くするとともに、さらに
この薄いゲート金属電極上に絶縁膜を設け、前記薄いゲ
ート金属電極の厚みに前記絶縁膜の厚みを加えた厚みが
前記カソード金属電極の厚みより薄くしたことを特徴と
し、かつ前記ゲート金属電極下のＰ型ベース層には選択
的な比較的高濃度のＰ型ゲート領域を設けないことを特
徴とする。
【００１３】
【作用】ゲート拡散層を省略してもカソード・ゲート間
の逆耐電圧を保障するためにＰ型ベース層の表面に所要
濃度の表面濃度になるような拡散を行うことにより、ゲ
ート・カソード間に逆電圧を印加した場合にＮ型エミッ
タ領域の近傍に発生する空乏層の端が絶縁膜のゲート電
極用窓開け部に達するまで隣接するＮ型エミッタ領域を
近づけて微細化できる。
の逆耐電圧を保障するためにＰ型ベース層の表面に所要
濃度の表面濃度になるような拡散を行うことにより、ゲ
ート・カソード間に逆電圧を印加した場合にＮ型エミッ
タ領域の近傍に発生する空乏層の端が絶縁膜のゲート電
極用窓開け部に達するまで隣接するＮ型エミッタ領域を
近づけて微細化できる。
【００１４】
【実施例】以下に本発明の実施例を図１〜図４を参照し
ながら説明する。
ながら説明する。
【００１５】図１および図２は本発明の実施例によるゲ
ートターンオフサイリスタを示すものであって、図１に
おいて、１はＰ型エミッタ層、２はＮ型ベース層、３は
Ｐ型ベース層、４はＮ型エミッタ領域、５はアノード電
極、６はカソード電極、８は絶縁層、１０は金属ゲート
薄膜であって、外部電極と直接接続されない部分の厚み
はカソード電極６の厚みよりも薄くしてある。１１は絶
縁薄膜、１２はＮ型エミッタ領域４の表面を含むＰ型ベ
ース層３の表面に形成されたＰ型高不純物層である。さ
らにこの薄いゲート金属電極上に絶縁膜を設け、前記薄
いゲート金属電極の厚みに前記絶縁膜の厚みを加えた厚
みが前記カソード金属電極の厚みより薄くしてある。
ートターンオフサイリスタを示すものであって、図１に
おいて、１はＰ型エミッタ層、２はＮ型ベース層、３は
Ｐ型ベース層、４はＮ型エミッタ領域、５はアノード電
極、６はカソード電極、８は絶縁層、１０は金属ゲート
薄膜であって、外部電極と直接接続されない部分の厚み
はカソード電極６の厚みよりも薄くしてある。１１は絶
縁薄膜、１２はＮ型エミッタ領域４の表面を含むＰ型ベ
ース層３の表面に形成されたＰ型高不純物層である。さ
らにこの薄いゲート金属電極上に絶縁膜を設け、前記薄
いゲート金属電極の厚みに前記絶縁膜の厚みを加えた厚
みが前記カソード金属電極の厚みより薄くしてある。
【００１６】図１に示すゲートターンオフサイリスタの
構造によれば、微細化の限界はなく、ゲート抵抗さえ満
たされればゲート・カソード間の逆電圧を印加した場合
にＮエミッタ領域の近傍に発生する空乏層の端が絶縁膜
１１のゲート電極のための窓開け部に達するまで隣接す
るＮ型エミッタ領域４を近づけて微細化できる。
構造によれば、微細化の限界はなく、ゲート抵抗さえ満
たされればゲート・カソード間の逆電圧を印加した場合
にＮエミッタ領域の近傍に発生する空乏層の端が絶縁膜
１１のゲート電極のための窓開け部に達するまで隣接す
るＮ型エミッタ領域４を近づけて微細化できる。
【００１７】この微細化のための設計を図２で説明する
と、図２においてａはゲート電極幅またはゲート抵抗の
設計より必要とされる最小ゲート電極幅、ｂは絶縁膜１
１に設けられたゲート電極のためのコンタクトホールの
幅、ｃはＮ型エミッタ領域４と上記コンタクトホールと
の重ね合わせ精度から要求される余裕分、ｄはゲート・
カソード間に耐電圧を印加したときに拡がる空乏層の幅
である。絶縁膜１１のゲート電極用の窓開け部の幅ｂは
次の式を満たす範囲まで可能な限り小さくできる。
と、図２においてａはゲート電極幅またはゲート抵抗の
設計より必要とされる最小ゲート電極幅、ｂは絶縁膜１
１に設けられたゲート電極のためのコンタクトホールの
幅、ｃはＮ型エミッタ領域４と上記コンタクトホールと
の重ね合わせ精度から要求される余裕分、ｄはゲート・
カソード間に耐電圧を印加したときに拡がる空乏層の幅
である。絶縁膜１１のゲート電極用の窓開け部の幅ｂは
次の式を満たす範囲まで可能な限り小さくできる。
【００１８】ａ＞ｂ≧ａ−２（ｄ＋ｃ）…（１） つまり、隣接するＮ型エミッタ領域間の距離ｅは、ａが
２（ｄ＋ｃ）より十分に大きければ、ｅ＝ａまで狭める
ことができる。
２（ｄ＋ｃ）より十分に大きければ、ｅ＝ａまで狭める
ことができる。
【００１９】本実施例によるゲートターンオフサイリス
タの第１の特徴は、図５に示したＰ型ゲート拡散層９
ａ，９ｂを形成しないで、アロイフリーＧＴＯの微細化
をさらに達成できるようにしたものである。
タの第１の特徴は、図５に示したＰ型ゲート拡散層９
ａ，９ｂを形成しないで、アロイフリーＧＴＯの微細化
をさらに達成できるようにしたものである。
【００２０】上記Ｐ型ゲート拡散層９ａ，９ｂを省略で
きる理由として次の理由（１）と（２）があげられる。
きる理由として次の理由（１）と（２）があげられる。
【００２１】（１）Ｐ型ゲート拡散層のシート抵抗は
０．５〜２Ω／口程度で、金属ゲート薄膜１０を４μｍ
形成したとすると、このシート抵抗が０．６７×１０-3
Ω／口（金属がアルミニウムの場合）以下である。よっ
てＰ型ゲート拡散層を省略することによるゲート抵抗の
増加分は１／１０００以下で無視できる。
０．５〜２Ω／口程度で、金属ゲート薄膜１０を４μｍ
形成したとすると、このシート抵抗が０．６７×１０-3
Ω／口（金属がアルミニウムの場合）以下である。よっ
てＰ型ゲート拡散層を省略することによるゲート抵抗の
増加分は１／１０００以下で無視できる。
【００２２】（２）Ｐ型ゲート拡散層を形成する長所と
して、ゲート電流を引き出す部分とＮ型エミッタ領域と
の距離を精密に一定にできるという点がある。金属ゲー
ト薄膜１０のみでは厚みによりＰ型ゲート拡散層ほど正
確な制御はできない。しかし、これも拡散層と同程度の
制御のできる酸化ケイ素等の絶縁薄膜を介することで解
決できる。
して、ゲート電流を引き出す部分とＮ型エミッタ領域と
の距離を精密に一定にできるという点がある。金属ゲー
ト薄膜１０のみでは厚みによりＰ型ゲート拡散層ほど正
確な制御はできない。しかし、これも拡散層と同程度の
制御のできる酸化ケイ素等の絶縁薄膜を介することで解
決できる。
【００２３】一方、上記拡散層を省略した場合に生じる
最大の不都合はＰ型ベース層３と金属ゲート薄膜１０と
のオーミックコンタクトが著しく困難になることであ
る。通常、Ｐ型ベース層３は３０〜９０μｍと厚いた
め、Ｎ型シリコンにＰ型不純物をデポジションし、それ
を高温長時間の熱処理で再分布させることにより形成し
ている。それでＰ型ベース層３の不純物プロファイルは
図４のように再分布時の外方拡散で表面不純物濃度が下
がり１×１０17ｃｍ-3以下になってしまう。一般にシリ
コン結晶表面とアルミニウムとの良好なオーミックコン
タクトを得るには実用的に１×１０18ｃｍ-3程度は必要
である。
最大の不都合はＰ型ベース層３と金属ゲート薄膜１０と
のオーミックコンタクトが著しく困難になることであ
る。通常、Ｐ型ベース層３は３０〜９０μｍと厚いた
め、Ｎ型シリコンにＰ型不純物をデポジションし、それ
を高温長時間の熱処理で再分布させることにより形成し
ている。それでＰ型ベース層３の不純物プロファイルは
図４のように再分布時の外方拡散で表面不純物濃度が下
がり１×１０17ｃｍ-3以下になってしまう。一般にシリ
コン結晶表面とアルミニウムとの良好なオーミックコン
タクトを得るには実用的に１×１０18ｃｍ-3程度は必要
である。
【００２４】ところで、このようなＰ型ベース層での表
面不純物の下がりはＰ型ベース層３とＮ型エミッタ領域
４からなるＰｎ接合の逆耐電圧を必要以上に高めてしま
う。このＰｎ接合は片側階段接合のプレーナー接合のた
め、電界は表面に集中するためＰ型ベース層３の表面濃
度で逆耐電圧が決まる。それで通常、この耐電圧は４０
〜１５０Ｖ程度にもなる。こうして作製されたゲート・
カソード間が高耐電圧のＧＴＯを通常の１５Ｖのゲート
ドライブで使用するとゲート電圧の振動やサージ等で素
子が破壊することがある。
面不純物の下がりはＰ型ベース層３とＮ型エミッタ領域
４からなるＰｎ接合の逆耐電圧を必要以上に高めてしま
う。このＰｎ接合は片側階段接合のプレーナー接合のた
め、電界は表面に集中するためＰ型ベース層３の表面濃
度で逆耐電圧が決まる。それで通常、この耐電圧は４０
〜１５０Ｖ程度にもなる。こうして作製されたゲート・
カソード間が高耐電圧のＧＴＯを通常の１５Ｖのゲート
ドライブで使用するとゲート電圧の振動やサージ等で素
子が破壊することがある。
【００２５】これを防ぐために、Ｐベース層３の表面に
一様に比較的高濃度のＰ型不純物を拡散してＰ型高不純
物濃度層１２を形成することにより、耐電圧を１６〜１
７Ｖ程度に制御することができる。このときのＰ型高濃
度不純物濃度は１×１０18〜５×１０19ｃｍ-3程度で、
全面に拡散しても１０20〜１０21ｃｍ-3程度の表面不純
物濃度を持つＮ型エミッタ領域４の表面がＰ型に反転す
る不都合は生じない。
一様に比較的高濃度のＰ型不純物を拡散してＰ型高不純
物濃度層１２を形成することにより、耐電圧を１６〜１
７Ｖ程度に制御することができる。このときのＰ型高濃
度不純物濃度は１×１０18〜５×１０19ｃｍ-3程度で、
全面に拡散しても１０20〜１０21ｃｍ-3程度の表面不純
物濃度を持つＮ型エミッタ領域４の表面がＰ型に反転す
る不都合は生じない。
【００２６】本実施例の第２の特徴は、Ｎ型エミッタ領
域４の表面を含むＰ型ベース層３の表面に１×１０18〜
５×１０19ｃｍ-3の表面濃度になるような拡散を行うこ
とによりＰ型ゲート拡散層を省略してもＰ型不純物濃度
層１２を介してＰ型ベース層３と金属ゲート膜１０との
良好なオーミックコンタクトが実現できるようにしたこ
とである。
域４の表面を含むＰ型ベース層３の表面に１×１０18〜
５×１０19ｃｍ-3の表面濃度になるような拡散を行うこ
とによりＰ型ゲート拡散層を省略してもＰ型不純物濃度
層１２を介してＰ型ベース層３と金属ゲート膜１０との
良好なオーミックコンタクトが実現できるようにしたこ
とである。
【００２７】上記のＰ型不純物拡散とＰ型ゲート拡散層
の形成とは次の点で大きく異なる。
の形成とは次の点で大きく異なる。
【００２８】（ａ）従来のＰ型ゲート拡散は選択拡散で
あり、フォトリソグラフィの手法を用いて厳密に位置出
しされねばならない。また、選択拡散に用いるマスク酸
化膜にピンホールがあることによりＮ型エミッタ領域お
よびその近傍に不純物が拡散されてはいけない。それに
比べて本発明のＰ型拡散は全面の非選択的拡散である。
あり、フォトリソグラフィの手法を用いて厳密に位置出
しされねばならない。また、選択拡散に用いるマスク酸
化膜にピンホールがあることによりＮ型エミッタ領域お
よびその近傍に不純物が拡散されてはいけない。それに
比べて本発明のＰ型拡散は全面の非選択的拡散である。
【００２９】（ｂ）本発明のＰ型拡散はオーミックコン
タクトが目的で、ゲート抵抗を下げることが目的ではな
いので深さは、１μｍ未満でも良い。一方、従来のＰ型
拡散はゲート抵抗を下げるため１０μｍ以上の深さが必
要であった。ただし、本発明のＰ型拡散の深さは浅くて
もよいが、深い場合は１０μｍを越えないことが望まし
い。これは１０μｍ程度の深さのＮ型エミッタ領域４の
下にＰ型拡散層ができてしまうからである。
タクトが目的で、ゲート抵抗を下げることが目的ではな
いので深さは、１μｍ未満でも良い。一方、従来のＰ型
拡散はゲート抵抗を下げるため１０μｍ以上の深さが必
要であった。ただし、本発明のＰ型拡散の深さは浅くて
もよいが、深い場合は１０μｍを越えないことが望まし
い。これは１０μｍ程度の深さのＮ型エミッタ領域４の
下にＰ型拡散層ができてしまうからである。
【００３０】一般的なＧＴＯでは、ペレット面積のうち
６０％がカソードおよびゲート領域の面積で、他の４０
％はペレットのベベルといわれる端面処理やゲート電極
の外部への接続部として用いられている。この能動領域
の半分、つまりペレット全面積の３０％が図５の従来の
有効カソード面積であった。残りの３０％のうち、さら
に半分の１５％弱は金属ゲート薄膜１０の部分で、１５
％強は従来技術で要求される余裕分である。これを図２
で説明すると隣接するＮ型エミッタ領域間の距離ｅは、
従来はｅ＞２ａであった。これを（１）式よりｅ＝ａま
で、つまり、半分以下に本発明によりすることができ
る。これによりさらに約１２％が有効カソード面積とし
て利用できる。
６０％がカソードおよびゲート領域の面積で、他の４０
％はペレットのベベルといわれる端面処理やゲート電極
の外部への接続部として用いられている。この能動領域
の半分、つまりペレット全面積の３０％が図５の従来の
有効カソード面積であった。残りの３０％のうち、さら
に半分の１５％弱は金属ゲート薄膜１０の部分で、１５
％強は従来技術で要求される余裕分である。これを図２
で説明すると隣接するＮ型エミッタ領域間の距離ｅは、
従来はｅ＞２ａであった。これを（１）式よりｅ＝ａま
で、つまり、半分以下に本発明によりすることができ
る。これによりさらに約１２％が有効カソード面積とし
て利用できる。
【００３１】従って、図１に示す実施例によれば、図５
に示すゲート構造を持つＧＴＯよりさらに微細化が可能
になり、面積利用率で約４０％も向上させることができ
る。これにより、図５のものと同様な作用，効果を有す
る上に、より小型で高性能なＧＴＯが実現される。
に示すゲート構造を持つＧＴＯよりさらに微細化が可能
になり、面積利用率で約４０％も向上させることができ
る。これにより、図５のものと同様な作用，効果を有す
る上に、より小型で高性能なＧＴＯが実現される。
【００３２】図３は本発明の他の実施例によるゲートタ
ーンオフサイリスタを示すものであって、図１のものに
加えて、絶縁層８の上にカソード電極６の上も含めてさ
らに金属薄膜１３を形成し、カソード電極を共通化した
ものである。共通化することにより、複数のカソード領
域の均一な動作が期待できるとともに、図１のものと同
様な作用，効果が得られる。
ーンオフサイリスタを示すものであって、図１のものに
加えて、絶縁層８の上にカソード電極６の上も含めてさ
らに金属薄膜１３を形成し、カソード電極を共通化した
ものである。共通化することにより、複数のカソード領
域の均一な動作が期待できるとともに、図１のものと同
様な作用，効果が得られる。
【００３３】さらに、その他の実施例としては、特に図
示はしないが、ＧＴＯに適用されるゲート構造以外の構
造、例えばアノード・ショート構造，Ｎバッファ構造
（ＰＩＮベース構造）と本発明を組み合わせたものも、
本発明から容易に類推できる。
示はしないが、ＧＴＯに適用されるゲート構造以外の構
造、例えばアノード・ショート構造，Ｎバッファ構造
（ＰＩＮベース構造）と本発明を組み合わせたものも、
本発明から容易に類推できる。
【００３４】
【発明の効果】本発明は、以上の如くであって、ゲート
拡散層を省略してもカソード・ゲート間の逆耐電圧を保
障するためにＰ型ベース層の表面に所要濃度の表面濃度
になるような拡散を行うことにより、ゲート・カソード
間に逆電圧を印加した場合にＮ型エミッタ領域の近傍に
発生する空乏層の端が絶縁膜のゲート電極用窓開け部に
達するまで隣接するＮ型エミッタ領域を近づけることが
できるようにしたものであるから、微細化に貢献し、小
型化が可能にして高性能なゲートターンオフサイリスタ
を得ることができる。
拡散層を省略してもカソード・ゲート間の逆耐電圧を保
障するためにＰ型ベース層の表面に所要濃度の表面濃度
になるような拡散を行うことにより、ゲート・カソード
間に逆電圧を印加した場合にＮ型エミッタ領域の近傍に
発生する空乏層の端が絶縁膜のゲート電極用窓開け部に
達するまで隣接するＮ型エミッタ領域を近づけることが
できるようにしたものであるから、微細化に貢献し、小
型化が可能にして高性能なゲートターンオフサイリスタ
を得ることができる。
【図面の簡単な説明】
【図１】本発明の実施例によるゲートターンオフサイリ
スタの概略断面図。
スタの概略断面図。
【図２】本発明の実施例によるゲートターンオフサイリ
スタの部分拡大断面図。
スタの部分拡大断面図。
【図３】本発明の他の実施例によるゲートターンオフサ
イリスタの概略断面図。
イリスタの概略断面図。
【図４】Ｐ型ベース層の不純物プロファイルを示す説明
図。
図。
【図５】本発明に至る過程のゲートターンオフサイリス
タの概略断面図。
タの概略断面図。
１…Ｐ型エミッタ層 ２…Ｎ型ベース層 ３…Ｐ型ベース層 ４…Ｎ型エミッタ領域 ５…アノード電極 ６…カソード電極 ８…絶縁層 １０…金属ゲート電極 １１…絶縁薄膜 １２…Ｐ型高不純物濃度層 １３…カソード電極を共通電極にするための金属薄膜。
Claims (4)
- 【請求項１】 Ｐ型エミッタ層と、このＰ型エミッタ層
に隣接するＮ型ベース層と、このＮ型ベース層に隣接す
るＰ型ベース層と、このＰ型ベース層の表面層へ部分的
に細分化されて形成された複数のＮ型エミッタ領域とを
有し、前記Ｐ型エミッタ層の表面にアノード金属電極を
設け、前記Ｐ型ベース層の表面層に前記Ｎ型エミッタ領
域を囲むようにゲート金属電極を設けてなり、 前記ゲート金属電極にゲート信号を印加して前記アノー
ド・カソード金属電極間の電流をターンオン又はターン
オフさせるゲートターンオフサイリスタであって、 前記ゲート金属電極のうち外部電極と直接接続されない
部分の厚みは前記カソード電極の厚みより薄くするとと
もに、さらにこの薄いゲート金属電極上に絶縁膜を設
け、前記薄いゲート金属電極の厚みに前記絶縁膜の厚み
を加えた厚みが前記カソード金属電極の厚みより薄くし
たことを特徴とし、かつ前記ゲート金属電極下のＰ型ベ
ース層には選択的な比較的高濃度のＰ型ゲート領域を設
けないことを特徴とするゲートオフサイリスタ。 - 【請求項２】 請求項第１項のゲートターンオフサイリ
スタにおいて、Ｎ型エミッタ層を設けたＰ型ベース層の
主面に、予め１×１０18〜５×１０19ｃｍ-3のピーク値
濃度で１０μｍ以下のＰ型不純物層を非選択的に形成
し、前記ゲート金属電極と前記Ｐ型ベース層とのオーミ
ックコンタクトをとりやすくしたことを特徴とするゲー
トターンオフサイリスタ。 - 【請求項３】 請求項１又は２のゲートターンオフサイ
リスタにおいて、前記ゲート金属電極と前記Ｐ型ベース
層とのコンタクトは該Ｐ型ベース層の表面に形成された
絶縁薄膜の開口部で行われ、かつ前記絶縁薄膜の開口部
の幅ｂは次の式を満たすものであって、 ａ＞ｂ≧ａ−２（ｃ＋ｄ） ここで、ａは前記絶縁膜の開口部上に形成された前記ゲ
ート電極の幅、ｃは前記Ｎ型エミッタ領域と前記絶縁膜
の開口部との重ね合わせ精度から要求される余裕部、ｄ
はゲート・カソード間に逆電圧を印加したときに前記Ｎ
型エミッタ領域の近傍の前記Ｐ型ベース層中に拡がる空
乏層の幅であることを特徴とするゲートターンオフサイ
リスタ。 - 【請求項４】 請求項１，２又は３のゲートターンオフ
サイリスタにおいて、前記絶縁膜上にも金属電極を形成
し、前記細分化された複数のカソード電極を電気的に接
続して共通電極としたことを特徴とするゲートターンオ
フサイリスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4122392A JPH05326930A (ja) | 1992-05-15 | 1992-05-15 | ゲートターンオフサイリスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4122392A JPH05326930A (ja) | 1992-05-15 | 1992-05-15 | ゲートターンオフサイリスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05326930A true JPH05326930A (ja) | 1993-12-10 |
Family
ID=14834664
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4122392A Pending JPH05326930A (ja) | 1992-05-15 | 1992-05-15 | ゲートターンオフサイリスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05326930A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010147083A (ja) * | 2008-12-16 | 2010-07-01 | Kansai Electric Power Co Inc:The | ゲートターンオフサイリスタ装置およびバイポーラトランジスタ装置 |
| CN111293113A (zh) * | 2020-02-21 | 2020-06-16 | 电子科技大学 | 采用单层金属工艺的sgto器件及其版图结构、制造方法 |
-
1992
- 1992-05-15 JP JP4122392A patent/JPH05326930A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010147083A (ja) * | 2008-12-16 | 2010-07-01 | Kansai Electric Power Co Inc:The | ゲートターンオフサイリスタ装置およびバイポーラトランジスタ装置 |
| CN111293113A (zh) * | 2020-02-21 | 2020-06-16 | 电子科技大学 | 采用单层金属工艺的sgto器件及其版图结构、制造方法 |
| CN111293113B (zh) * | 2020-02-21 | 2023-01-10 | 电子科技大学 | 采用单层金属工艺的sgto器件及其版图结构、制造方法 |
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