JP2829026B2 - 自己消弧型半導体素子 - Google Patents
自己消弧型半導体素子Info
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、ダブルゲート構造の自己消弧型半導体素子
に関する。
に関する。
（従来の技術） 第11図は、自己消弧型半導体素子として従来より知ら
れているゲートターンオフサイリスタ（GTO）の要部断
面図である。高抵抗のｎ型Siウェハ１の一方の表面にｐ
型ベース層２が選択的に拡散形成され、その中にn+型エ
ミッタ層３が選択的に拡散形成されている。ウェハ１の
他方の面にはｐ型エミッタ層11が形成されている。ｐ型
ベース層２には第１ゲート電極５が、n+型エミッタ層３
にはカソード電極６が、ｐ型エミッタ層11にはアノード
電極９がそれぞれ設けられている。
れているゲートターンオフサイリスタ（GTO）の要部断
面図である。高抵抗のｎ型Siウェハ１の一方の表面にｐ
型ベース層２が選択的に拡散形成され、その中にn+型エ
ミッタ層３が選択的に拡散形成されている。ウェハ１の
他方の面にはｐ型エミッタ層11が形成されている。ｐ型
ベース層２には第１ゲート電極５が、n+型エミッタ層３
にはカソード電極６が、ｐ型エミッタ層11にはアノード
電極９がそれぞれ設けられている。
この様に構成されたGTOのゲート電極５にカソード電
極６に対して正の電圧を印加すると、n+型エミッタ層３
からｐ型ベース層２に電子が注入され、この電子がｎ型
ウェハ１領域（ｎ型ベース）を通ってｐ型エミッタ層11
に入ると、ｐ型エミッタ層11からｎ型ベースへの正孔注
入が起って、素子はターンオンする。ゲート電極５にカ
ソード電極６に対して負の電圧を印加すると、ｐ型エミ
ッタ層11からの正孔電流はこのゲート電極５に流れるよ
うになり、やがてｎ型エミッタ層３とｐ型ベース層２間
が逆バイアスとなってn+型エミッタ層３からの電子注入
が無くなり、ウェハ領域に蓄積していたキャリアが消滅
すると素子がターンオフする。
極６に対して正の電圧を印加すると、n+型エミッタ層３
からｐ型ベース層２に電子が注入され、この電子がｎ型
ウェハ１領域（ｎ型ベース）を通ってｐ型エミッタ層11
に入ると、ｐ型エミッタ層11からｎ型ベースへの正孔注
入が起って、素子はターンオンする。ゲート電極５にカ
ソード電極６に対して負の電圧を印加すると、ｐ型エミ
ッタ層11からの正孔電流はこのゲート電極５に流れるよ
うになり、やがてｎ型エミッタ層３とｐ型ベース層２間
が逆バイアスとなってn+型エミッタ層３からの電子注入
が無くなり、ウェハ領域に蓄積していたキャリアが消滅
すると素子がターンオフする。
この従来のGTOにおいては、次のような問題があっ
た。
た。
第１に、カソード電極６とゲート電極５が同一平面上
に形成されているため、カソード電極取り出しに圧接型
電極構造が使えない。GTOの大電流化を図るためには素
子面積を大きくし、素子内部で発生する熱を効率良く外
部へ排出するためにカソード電極取り出しを圧接型とす
ることが望まれるが、第11図の構造では圧接型とすると
ゲート電極５とカソード電極６が短絡してしまう。この
問題は、カソード側にメサ構造を導入してカソード電極
表面位置よりゲート電極表面位置を低くすることで解決
される。
に形成されているため、カソード電極取り出しに圧接型
電極構造が使えない。GTOの大電流化を図るためには素
子面積を大きくし、素子内部で発生する熱を効率良く外
部へ排出するためにカソード電極取り出しを圧接型とす
ることが望まれるが、第11図の構造では圧接型とすると
ゲート電極５とカソード電極６が短絡してしまう。この
問題は、カソード側にメサ構造を導入してカソード電極
表面位置よりゲート電極表面位置を低くすることで解決
される。
第２に、耐圧やオン電圧などの特性を損なうことな
く、素子のターンオフの高速化を図ることが難しい。例
えば耐圧を高くする為には、高抵抗のｎ型ベース層幅を
厚くすることが必要である。そうするとｎ型ベース層の
抵抗が高くなってオン電圧が高くなる。またｎ型ベース
層の蓄積キャリアの排出に時間を要し、ターンオフ時間
が長くなる。この対策として、ｐ型エミッタ層と高抵抗
ｎ型ベース層の間にｎ型バッファ層を設けることで高抵
抗ｎ型ベース層の厚みを小さくすることが提案されてい
る。しかしこれでもターンオフの高速化は不十分であ
る。またターンオフの高速化を図るため、ｎ型ベース層
の一部をアノード電極に短絡させるアノード・ショート
構造も提案されている。これは、ｐ型エミッタ層からｎ
型ベース層への正孔注入効率の低下をもたらすため、オ
ン電圧の上昇を招く。
く、素子のターンオフの高速化を図ることが難しい。例
えば耐圧を高くする為には、高抵抗のｎ型ベース層幅を
厚くすることが必要である。そうするとｎ型ベース層の
抵抗が高くなってオン電圧が高くなる。またｎ型ベース
層の蓄積キャリアの排出に時間を要し、ターンオフ時間
が長くなる。この対策として、ｐ型エミッタ層と高抵抗
ｎ型ベース層の間にｎ型バッファ層を設けることで高抵
抗ｎ型ベース層の厚みを小さくすることが提案されてい
る。しかしこれでもターンオフの高速化は不十分であ
る。またターンオフの高速化を図るため、ｎ型ベース層
の一部をアノード電極に短絡させるアノード・ショート
構造も提案されている。これは、ｐ型エミッタ層からｎ
型ベース層への正孔注入効率の低下をもたらすため、オ
ン電圧の上昇を招く。
（発明が解決しようとする課題） 以上のように従来のGTOでは、耐圧，オン電圧および
ターンオフ速度はそれぞれ相反する関係にあり、これら
の特性をすべて十分なものとすることが難しいという問
題があった。
ターンオフ速度はそれぞれ相反する関係にあり、これら
の特性をすべて十分なものとすることが難しいという問
題があった。
本発明はこの様な問題を解決した自己消弧型半導体素
子を提供することを目的とする。
子を提供することを目的とする。
［発明の構成］ （課題を解決するための手段） 本発明に係る自己消弧型半導体素子は、カソード側に
第１ゲート電極、アノード側に第２ゲート電極を有する
ダブルゲート構造とする。カソード側の第１ゲート電極
は、ウェハ表面に形成された溝に埋め込まれた構造、ま
たは静電誘導サイリスタにおいて知られているようにウ
ェハ内部に埋め込まれた構造とする。アノード側の第２
ゲート電極は、これを用いてアノード短絡を実現するMO
S構造とする。さらに、バッファ層、第２エミッタ層お
よびドレイン層を第２ゲート電極をマスクに用いて自己
整合的に拡散形成したものとする。
第１ゲート電極、アノード側に第２ゲート電極を有する
ダブルゲート構造とする。カソード側の第１ゲート電極
は、ウェハ表面に形成された溝に埋め込まれた構造、ま
たは静電誘導サイリスタにおいて知られているようにウ
ェハ内部に埋め込まれた構造とする。アノード側の第２
ゲート電極は、これを用いてアノード短絡を実現するMO
S構造とする。さらに、バッファ層、第２エミッタ層お
よびドレイン層を第２ゲート電極をマスクに用いて自己
整合的に拡散形成したものとする。
（作用） 本発明によれば、カソード側の第１ゲート電極を埋込
み構造としているため、カソード電極の取り出しが圧接
電極により行える。これによりGTOの大電流化が可能に
なる。またアノード側に設けたMOS構造の第２ゲート電
極により、ターンオフ時、アノード短絡構造を得ること
ができ、高速ターンオフが実現できる。オン時は第２ゲ
ート電極のバイアスをチャネルがオフとなる条件に設定
することによって、アノード・エミッタ層からのキャリ
ア注入を十分大きい状態に保つことができ、したがって
オン電圧の低下をもたらすことがない。
み構造としているため、カソード電極の取り出しが圧接
電極により行える。これによりGTOの大電流化が可能に
なる。またアノード側に設けたMOS構造の第２ゲート電
極により、ターンオフ時、アノード短絡構造を得ること
ができ、高速ターンオフが実現できる。オン時は第２ゲ
ート電極のバイアスをチャネルがオフとなる条件に設定
することによって、アノード・エミッタ層からのキャリ
ア注入を十分大きい状態に保つことができ、したがって
オン電圧の低下をもたらすことがない。
（実施例） 以下、本発明の実施例を説明する。
第１図は、一実施例のGTOの要部構造を示す断面図で
ある。ｎ型ベース層となる高抵抗のn-型Siウェハ11を用
いて、その一方の表面に選択的にｐ型ベース層12が形成
され、このｐ型ベース層12の表面に選択的にn+型エミッ
タ層（第１エミッタ層）13が形成されている。n+型エミ
ッタ層13にはカソード電極（第１の主電極）16が形成さ
れている。n+型エミッタ層13以外のウェハ露出面上は絶
縁膜17で覆われてカソード電極16はこの上に配設され、
短絡が防止されている。ｐ型ベース層12の表面にはメサ
エッチングにより溝14が形成されており、この溝14に埋
め込まれる形で第１ゲート電極15が配設されている。
ある。ｎ型ベース層となる高抵抗のn-型Siウェハ11を用
いて、その一方の表面に選択的にｐ型ベース層12が形成
され、このｐ型ベース層12の表面に選択的にn+型エミッ
タ層（第１エミッタ層）13が形成されている。n+型エミ
ッタ層13にはカソード電極（第１の主電極）16が形成さ
れている。n+型エミッタ層13以外のウェハ露出面上は絶
縁膜17で覆われてカソード電極16はこの上に配設され、
短絡が防止されている。ｐ型ベース層12の表面にはメサ
エッチングにより溝14が形成されており、この溝14に埋
め込まれる形で第１ゲート電極15が配設されている。
ウェハ11の他方の面には、選択的にｎ型バッファ層20
が形成され、このバッファ層20の表面部に選択的にｐ型
エミッタ層（第２エミッタ層）21が形成されている。さ
らにｐ型エミッタ層21の表面部には選択的にn+型ドレイ
ン層22が形成されている。n+型ドレイン層22とｐ型エミ
ッタ層21の双方にコンタクトするようにアノード電極
（第２の主電極）23が形成されている。n+型ドレイン層
22とｎ型バッファ層20に挟まれた領域のｐ型エミッタ層
21表面にはゲート絶縁膜18を介して第２ゲート電極19が
形成されている。すなわち第２ゲート電極19はMOS構造
となっている。
が形成され、このバッファ層20の表面部に選択的にｐ型
エミッタ層（第２エミッタ層）21が形成されている。さ
らにｐ型エミッタ層21の表面部には選択的にn+型ドレイ
ン層22が形成されている。n+型ドレイン層22とｐ型エミ
ッタ層21の双方にコンタクトするようにアノード電極
（第２の主電極）23が形成されている。n+型ドレイン層
22とｎ型バッファ層20に挟まれた領域のｐ型エミッタ層
21表面にはゲート絶縁膜18を介して第２ゲート電極19が
形成されている。すなわち第２ゲート電極19はMOS構造
となっている。
なお、ｎ型バッファ層20,p型エミッタ層21およびn+型
ドレイン層22は、第２ゲート電極19をマスクとして用い
て不純物拡散を行うDSA法によって自己整合的に形成さ
れている。
ドレイン層22は、第２ゲート電極19をマスクとして用い
て不純物拡散を行うDSA法によって自己整合的に形成さ
れている。
この実施例のGTOの動作は次の通りである。ターンオ
ン時は第１ゲート電極15にカソード電極16に対して正の
電圧を印加する。第２ゲート電極19は零バイアスまたは
負バイアスとする。これによりn+型エミッタ層13からｐ
型ベース層12への電子注入が生じ、従来のGTOと同様の
原理でターンオンする。ターンオフ時は、第１ゲート電
極15に負の電圧を印加すると共に、第２ゲート電極19に
正の電圧を印加する。このときｐ型エミッタ層21から注
入されて流れる正孔電流はｐ型ベース層12を通って第１
ゲート電極15に流れ始め、高抵抗ｎ型ベース層の蓄積正
孔が徐々に第１ゲート電極15から排出されてやがてn+型
エミッタ層13とｐ型ベース層12間は逆バイアスとなって
電子注入が停止する。一方高抵抗ｎ型ベース層に蓄積さ
れている電子は、第２ゲート電極19下のチャネルが反転
してn+型ドレイン層22とｎ型バッファ層20が短絡される
結果、アノード電極19に排出される。
ン時は第１ゲート電極15にカソード電極16に対して正の
電圧を印加する。第２ゲート電極19は零バイアスまたは
負バイアスとする。これによりn+型エミッタ層13からｐ
型ベース層12への電子注入が生じ、従来のGTOと同様の
原理でターンオンする。ターンオフ時は、第１ゲート電
極15に負の電圧を印加すると共に、第２ゲート電極19に
正の電圧を印加する。このときｐ型エミッタ層21から注
入されて流れる正孔電流はｐ型ベース層12を通って第１
ゲート電極15に流れ始め、高抵抗ｎ型ベース層の蓄積正
孔が徐々に第１ゲート電極15から排出されてやがてn+型
エミッタ層13とｐ型ベース層12間は逆バイアスとなって
電子注入が停止する。一方高抵抗ｎ型ベース層に蓄積さ
れている電子は、第２ゲート電極19下のチャネルが反転
してn+型ドレイン層22とｎ型バッファ層20が短絡される
結果、アノード電極19に排出される。
以上のようにしてこの実施例によれば、第１ゲート電
極15との短絡を生じることなく、カソード電極16の取り
出しに圧接電極を用いることができる。従ってGTOの大
電流化が可能である。また第１ゲート電極15によるカソ
ード側への蓄積キャリア排出の動作と、第２ゲート電極
19に正の電圧を印加して得られるアノード・ショートに
よるアノード側への蓄積キャリア排出の動作によって、
高速のターンオフが可能になる。しかもアノード・ショ
ート構造はターンオフ時のみMOS構造の第２ゲート電極
により実現され、オン時はアノード・ショートとならな
いから、オン時のｐ型エミッタ層からの正孔注入効率が
抑えられることはない。従って低いオン電圧が得られ
る。
極15との短絡を生じることなく、カソード電極16の取り
出しに圧接電極を用いることができる。従ってGTOの大
電流化が可能である。また第１ゲート電極15によるカソ
ード側への蓄積キャリア排出の動作と、第２ゲート電極
19に正の電圧を印加して得られるアノード・ショートに
よるアノード側への蓄積キャリア排出の動作によって、
高速のターンオフが可能になる。しかもアノード・ショ
ート構造はターンオフ時のみMOS構造の第２ゲート電極
により実現され、オン時はアノード・ショートとならな
いから、オン時のｐ型エミッタ層からの正孔注入効率が
抑えられることはない。従って低いオン電圧が得られ
る。
なお、ｎ型バッファ層20の表面不純物濃度が高いとそ
れだけｐ型エミッタ層21の不純物濃度が高くなり、MOS
ゲート構造でのチャネル反転が難しくなる。この実施例
ではｎ型バッファ層20とｐ型エミッタ層21、さらにn+型
ドレイン層22をDSA法で形成することにより、格別高い
ゲート電圧を用いなくてもチャネル反転ができるように
することができる。
れだけｐ型エミッタ層21の不純物濃度が高くなり、MOS
ゲート構造でのチャネル反転が難しくなる。この実施例
ではｎ型バッファ層20とｐ型エミッタ層21、さらにn+型
ドレイン層22をDSA法で形成することにより、格別高い
ゲート電圧を用いなくてもチャネル反転ができるように
することができる。
まが上述の動作説明では、ターンオフ時、第１ゲート
電極15と第２ゲート電極19に同時に電圧を印加するよう
にしたが、第２ゲート電極19に第１のゲート電極15より
先行して電圧を印加することにより、より高速のターン
オフが可能になる。
電極15と第２ゲート電極19に同時に電圧を印加するよう
にしたが、第２ゲート電極19に第１のゲート電極15より
先行して電圧を印加することにより、より高速のターン
オフが可能になる。
第２図（ａ）〜（ｃ）は、第１図の実施例の構造をよ
り具体的に示したもので、（ａ）が平面図、（ｂ）およ
び（ｃ）はそれぞれ（ａ）のＡ−Ａ′およびＢ−Ｂ′断
面図である。カソード側のn+型エミッタ層13はストライ
プ状に複数個に別れて配列形成されている。第１ゲート
電極15は、溝を設けないでn+型エミッタ層13の間のｐ型
ベース層13表面に配設された複数本の多結晶シリコン電
極151と、これらの多結晶シリコン電極151を共通接続す
るAlなどの金属電極152により構成している。多結晶シ
リコン電極151はその殆どの部分がカソード電極16の下
に絶縁膜17により分離されて配設されている。そしてｐ
型ベース層12表面には、多結晶シリコン電極151と直交
して周期的にメサ溝14が形成されていて、金属電極152
は、そのメサ溝14に埋め込まれる形で多結晶シリコン電
極151にコンタクトさせている。金属電極152の表面は絶
縁膜25により覆われている。アノード側の第２ゲート電
極18はやはり多結晶シリコン膜により形成され、この上
は絶縁膜24で覆われている。アノード電極23は、この絶
縁膜24上に第２ゲート電極18に重ねて形成され、絶縁膜
24に開けられた開口を介してｐ型エミッタ層21およびn+
型ドレイン層22にコンタクトさせている。
り具体的に示したもので、（ａ）が平面図、（ｂ）およ
び（ｃ）はそれぞれ（ａ）のＡ−Ａ′およびＢ−Ｂ′断
面図である。カソード側のn+型エミッタ層13はストライ
プ状に複数個に別れて配列形成されている。第１ゲート
電極15は、溝を設けないでn+型エミッタ層13の間のｐ型
ベース層13表面に配設された複数本の多結晶シリコン電
極151と、これらの多結晶シリコン電極151を共通接続す
るAlなどの金属電極152により構成している。多結晶シ
リコン電極151はその殆どの部分がカソード電極16の下
に絶縁膜17により分離されて配設されている。そしてｐ
型ベース層12表面には、多結晶シリコン電極151と直交
して周期的にメサ溝14が形成されていて、金属電極152
は、そのメサ溝14に埋め込まれる形で多結晶シリコン電
極151にコンタクトさせている。金属電極152の表面は絶
縁膜25により覆われている。アノード側の第２ゲート電
極18はやはり多結晶シリコン膜により形成され、この上
は絶縁膜24で覆われている。アノード電極23は、この絶
縁膜24上に第２ゲート電極18に重ねて形成され、絶縁膜
24に開けられた開口を介してｐ型エミッタ層21およびn+
型ドレイン層22にコンタクトさせている。
なお、多結晶シリコン電極に代ってタングステンやモ
リブデンなどの高融点金属或いはこれらのシリサイドを
用いることもできる。
リブデンなどの高融点金属或いはこれらのシリサイドを
用いることもできる。
第３図は、別の実施例のGTOの要部構造を示す。第１
図と異なる点は、第１に、第１ゲート電極15の下に高濃
度ｐ型層27を設けていることである。第２に、n+型エミ
ッタ層13とウェハ領域の間のｐ型ベース層12表面の絶縁
膜17上に第３ゲート電極26を設けていることである。こ
の第３ゲート電極26はターンオン時に正のバイアスを与
えることにより、ターンオン動作の高速化を図ることが
できる。
図と異なる点は、第１に、第１ゲート電極15の下に高濃
度ｐ型層27を設けていることである。第２に、n+型エミ
ッタ層13とウェハ領域の間のｐ型ベース層12表面の絶縁
膜17上に第３ゲート電極26を設けていることである。こ
の第３ゲート電極26はターンオン時に正のバイアスを与
えることにより、ターンオン動作の高速化を図ることが
できる。
第４図（ａ）〜（ｃ）は、第２図（ａ）〜（ｃ）の実
施例を変形した実施例である。この実施例では、第２図
における第１ゲート電極15のうちの多結晶シリコン電極
151の部分を、高濃度p+型拡散層により形成している。
それ以外は第２図と同じである。
施例を変形した実施例である。この実施例では、第２図
における第１ゲート電極15のうちの多結晶シリコン電極
151の部分を、高濃度p+型拡散層により形成している。
それ以外は第２図と同じである。
第５図は、本発明を静電誘導サイリスタに適用した実
施例の構造である。高抵抗のn-型層31の一方の面に高濃
度のn+型エミッタ層（カソード層）13が形成され、n-型
層31内部にp+型埋め込み拡散層からなる第１ゲート電極
30がストライプ状または格子状に配設されている。n-型
層31の他方の面にはｐ型層32が形成され、このｐ型層32
の表面部に選択的にｎ型ベース層20aが形成され、さら
にこのベース層20aの表面に選択的にp+型ソース層21aが
形成されている。p+型ソース層21aとｎ型ベース層20aの
双方にコンタクトしてアノード電極23が形成され、p+型
ソース層21aとｐ型層32に挟まれた領域のｎ型ベース層2
0aの表面にMOS構造の第２ゲート電極19が形成されてい
る。
施例の構造である。高抵抗のn-型層31の一方の面に高濃
度のn+型エミッタ層（カソード層）13が形成され、n-型
層31内部にp+型埋め込み拡散層からなる第１ゲート電極
30がストライプ状または格子状に配設されている。n-型
層31の他方の面にはｐ型層32が形成され、このｐ型層32
の表面部に選択的にｎ型ベース層20aが形成され、さら
にこのベース層20aの表面に選択的にp+型ソース層21aが
形成されている。p+型ソース層21aとｎ型ベース層20aの
双方にコンタクトしてアノード電極23が形成され、p+型
ソース層21aとｐ型層32に挟まれた領域のｎ型ベース層2
0aの表面にMOS構造の第２ゲート電極19が形成されてい
る。
この素子のターンオン時は、p+拡散層からなる第１ゲ
ート電極30に正のバイアスを与え、第２ゲート電極19に
負のバイアスを与える。このときアノード側のｐチャネ
ルMOS構造はオン状態となる。これによりカソード・エ
ミッタ層11から電子が注入され、同時にチャネルで導通
するp+型ソース層21aとｐ型層32からn-型層31に正孔が
注入され、ターンオンする。ターンオフ時は、第１ゲー
ト電極30に負のバイアスを与え、同時に第２ゲート電極
19に正のバイアスを与える。これにより、第１ゲート電
極30間のチャネルが閉じ、同時に第２ゲート電極19下の
チャネルも閉じて、素子はターンオフする。
ート電極30に正のバイアスを与え、第２ゲート電極19に
負のバイアスを与える。このときアノード側のｐチャネ
ルMOS構造はオン状態となる。これによりカソード・エ
ミッタ層11から電子が注入され、同時にチャネルで導通
するp+型ソース層21aとｐ型層32からn-型層31に正孔が
注入され、ターンオンする。ターンオフ時は、第１ゲー
ト電極30に負のバイアスを与え、同時に第２ゲート電極
19に正のバイアスを与える。これにより、第１ゲート電
極30間のチャネルが閉じ、同時に第２ゲート電極19下の
チャネルも閉じて、素子はターンオフする。
この実施例では、第１ゲート電極が不純物拡散層によ
り構成されてウェハ内に埋込み形成されているから、カ
ソード電極を圧接型として取り出してもゲート電極とカ
ソード電極間の短絡が生じることはない。
り構成されてウェハ内に埋込み形成されているから、カ
ソード電極を圧接型として取り出してもゲート電極とカ
ソード電極間の短絡が生じることはない。
第６図は同様に静電誘導サイリスタに本発明を適用し
た実施例である。この実施例では、高抵抗のp-型層33を
用い、その一方の面に選択的にｎ型エミッタ層（カソー
ド層）13が形成され、このｎ型エミッタ層13の表面に選
択的にp+型ドレイン層34が形成されている。カソード電
極16はこのドレイン層34とｎ型エミッタ層13の双方にコ
ンタクトして設けられている。p-型層33の他方の面に
は、第５図と同様にｎ型ベース層20a,p+型ソース層21a
が形成され、アノード電極23およびMOS構造の第２ゲー
ト電極19が形成されている。カソード側のｎ型エミッタ
層13の表面のp+ドレイン層34とウェハ領域に挟まれた領
域には、絶縁膜を介して第３ゲート電極36が配設されて
いる。
た実施例である。この実施例では、高抵抗のp-型層33を
用い、その一方の面に選択的にｎ型エミッタ層（カソー
ド層）13が形成され、このｎ型エミッタ層13の表面に選
択的にp+型ドレイン層34が形成されている。カソード電
極16はこのドレイン層34とｎ型エミッタ層13の双方にコ
ンタクトして設けられている。p-型層33の他方の面に
は、第５図と同様にｎ型ベース層20a,p+型ソース層21a
が形成され、アノード電極23およびMOS構造の第２ゲー
ト電極19が形成されている。カソード側のｎ型エミッタ
層13の表面のp+ドレイン層34とウェハ領域に挟まれた領
域には、絶縁膜を介して第３ゲート電極36が配設されて
いる。
この素子では、ターンオフ時、第１ゲート電極35に零
バイアス、第２ゲート電極19に負バイアス、第３ゲート
電極36に正バイアスを与える。このときカソード側のMO
S構造のチャネルはオフであり、ｎ型エミッタ層13から
電子が注入され、同時にp+型ソース層21aからは第２ゲ
ート電極19下のチャネルを通して正孔が注入されてター
ンオンする。ターンオフ時は、第１ゲート電極35に正バ
イアス、第２ゲート電極19に同じく正バイアスを与え、
第３ゲート電極36に負バイアスを与える。この時、第１
ゲート電極35間のチャネルは閉じ、またアノード側では
第２ゲート電極19下のチャネルが閉じて、ターンオフす
る。そしてこの時、第３ゲート電極36下のチャネルがオ
ンするから、p-型層33に蓄積された正孔はこのチャネル
を通ってカソード電極16に排出される。これにより、高
速のターンオフが可能になる。
バイアス、第２ゲート電極19に負バイアス、第３ゲート
電極36に正バイアスを与える。このときカソード側のMO
S構造のチャネルはオフであり、ｎ型エミッタ層13から
電子が注入され、同時にp+型ソース層21aからは第２ゲ
ート電極19下のチャネルを通して正孔が注入されてター
ンオンする。ターンオフ時は、第１ゲート電極35に正バ
イアス、第２ゲート電極19に同じく正バイアスを与え、
第３ゲート電極36に負バイアスを与える。この時、第１
ゲート電極35間のチャネルは閉じ、またアノード側では
第２ゲート電極19下のチャネルが閉じて、ターンオフす
る。そしてこの時、第３ゲート電極36下のチャネルがオ
ンするから、p-型層33に蓄積された正孔はこのチャネル
を通ってカソード電極16に排出される。これにより、高
速のターンオフが可能になる。
第７図は更に他の静電誘導サイリスタの実施例の構造
である。カソード側の構造は、第５図の実施例と同様で
ある。アノード側はｐ型エミッタ層21が選択的に形成さ
れ、このエミッタ層21表面に選択的にn+型ドレイン層22
が形成されている。そしてｐ型エミッタ層21の表面のn+
型ドレイン層22とｎ型層31に挟まれた領域上にゲート絶
縁膜を介して第２ゲート電極19が形成されている。即ち
第２ゲート電極19下はこの実施例ではｎチャネルであ
る。
である。カソード側の構造は、第５図の実施例と同様で
ある。アノード側はｐ型エミッタ層21が選択的に形成さ
れ、このエミッタ層21表面に選択的にn+型ドレイン層22
が形成されている。そしてｐ型エミッタ層21の表面のn+
型ドレイン層22とｎ型層31に挟まれた領域上にゲート絶
縁膜を介して第２ゲート電極19が形成されている。即ち
第２ゲート電極19下はこの実施例ではｎチャネルであ
る。
なおｐ型エミッタ層21の周囲に第１図の実施例と同様
にｎ型バッファ層を設けてもよい。
にｎ型バッファ層を設けてもよい。
この素子では、ターンオン時、第１ゲート電極30に正
バイアスまたは零バイアスを与え、第２ゲート電極19に
同じく正バイアスを与える。この時第２ゲート電極19下
のチャネルはオフである。従ってn+型エミッタ層13から
の電子注入とｐ型エミッタ層21からの正孔注入により、
ターンオンする。ターンオフ時は、第１ゲート電極30に
負バイアスを与え、第２ゲート電極19に同じく負バイア
スを与える。この時、第１ゲート電極30間のチャネルが
閉じ、同時にアノード側の第２ゲート電極19下のチャネ
ルが導通してアノード・ショートとなって素子はターン
オフする。
バイアスまたは零バイアスを与え、第２ゲート電極19に
同じく正バイアスを与える。この時第２ゲート電極19下
のチャネルはオフである。従ってn+型エミッタ層13から
の電子注入とｐ型エミッタ層21からの正孔注入により、
ターンオンする。ターンオフ時は、第１ゲート電極30に
負バイアスを与え、第２ゲート電極19に同じく負バイア
スを与える。この時、第１ゲート電極30間のチャネルが
閉じ、同時にアノード側の第２ゲート電極19下のチャネ
ルが導通してアノード・ショートとなって素子はターン
オフする。
第８図は更に他の実施例の静電誘導サイリスタであ
る。p-型層33の内部にn+型拡散層からなる第１ゲート電
極35が埋込み形成されており、この構造とアノード側の
構造は第６図と同じである。カソード側は第６図に比べ
て簡単になっており、p-型層33表面にn+型カソード層13
が形成されている。
る。p-型層33の内部にn+型拡散層からなる第１ゲート電
極35が埋込み形成されており、この構造とアノード側の
構造は第６図と同じである。カソード側は第６図に比べ
て簡単になっており、p-型層33表面にn+型カソード層13
が形成されている。
この素子では、ターンオン時、第１ゲート電極35は零
バイアスとし、第２ゲート電極19に負バイアスを与え
る。これにより、p+型エミッタ層13から電子が注入さ
れ、アノード側では第２ゲート電極19下のチャネルが導
通してp+型ソース層21から正孔が注入される。ターンオ
フ時は、第１ゲート電極35に負バイアスを与え、第２ゲ
ート電極19に零または負バイアスを与える。これにより
第１ゲート電極35間のチャネルは閉じ、第２ゲート電極
19下のチャネルも閉じてターンオフする。
バイアスとし、第２ゲート電極19に負バイアスを与え
る。これにより、p+型エミッタ層13から電子が注入さ
れ、アノード側では第２ゲート電極19下のチャネルが導
通してp+型ソース層21から正孔が注入される。ターンオ
フ時は、第１ゲート電極35に負バイアスを与え、第２ゲ
ート電極19に零または負バイアスを与える。これにより
第１ゲート電極35間のチャネルは閉じ、第２ゲート電極
19下のチャネルも閉じてターンオフする。
第９図は更に別の静電誘導型サイリスタの実施例であ
る。アノード側の構造は、第７図の実施例と同じであ
る。カソード側は、メサ溝14を形成してこの溝底部にp+
型埋込み層からなる第１ゲート電極30を配設している。
この素子でもアノード側にｎ型バッファ層を設けてもよ
い。
る。アノード側の構造は、第７図の実施例と同じであ
る。カソード側は、メサ溝14を形成してこの溝底部にp+
型埋込み層からなる第１ゲート電極30を配設している。
この素子でもアノード側にｎ型バッファ層を設けてもよ
い。
この素子も第７図の素子と同様にしてターンオン，タ
ーンオフ制御ができる。
ーンオフ制御ができる。
以上に挙げた静電誘導サイリスタの実施例において
も、GTOの実施例と同様、カソード側を圧接型電極で取
り出すことができる。また、カソード側に設けられた第
１ゲート電極とアノード側に設けられたMOS構造の第２
ゲート電極を有し、これらのダブルゲート制御によって
オン電圧が低くしかもターンオフ速度の早い優れた特性
を得ることができる。
も、GTOの実施例と同様、カソード側を圧接型電極で取
り出すことができる。また、カソード側に設けられた第
１ゲート電極とアノード側に設けられたMOS構造の第２
ゲート電極を有し、これらのダブルゲート制御によって
オン電圧が低くしかもターンオフ速度の早い優れた特性
を得ることができる。
第10図は、第１図の実施例を変形した実施例のGTOで
ある。この実施例のカソード側の構造は、n+型エミッタ
層13を形成した後にメサエッチングによって複数のカソ
ード領域を分離して得られる。アノード側の構造は第１
図の実施例と同じである。
ある。この実施例のカソード側の構造は、n+型エミッタ
層13を形成した後にメサエッチングによって複数のカソ
ード領域を分離して得られる。アノード側の構造は第１
図の実施例と同じである。
この実施例によっても同様の効果が得られる。
［発明の効果］ 以上述べたように本発明によれば、カソード側の第１
ゲート電極を溝またはウェハ内部に埋め込まれた構造と
して圧接型電極によるカソード電極取りだしが可能にな
る。また、カソード側に第１ゲート電極、アノード側に
MOS構造の第２ゲート電極を設けることにより、低いオ
ン電圧を維持してしかも高速のターンオフ動作が可能な
自己消弧型半導体素子を得ることができる。
ゲート電極を溝またはウェハ内部に埋め込まれた構造と
して圧接型電極によるカソード電極取りだしが可能にな
る。また、カソード側に第１ゲート電極、アノード側に
MOS構造の第２ゲート電極を設けることにより、低いオ
ン電圧を維持してしかも高速のターンオフ動作が可能な
自己消弧型半導体素子を得ることができる。
第１図は本発明の一実施例のGTOの要部構造を示す断面
図、 第２図（ａ）〜（ｃ）はその実施例のGTO構造をより具
体化した構造を示す平面図とそのＡ−Ａ′およびＢ−
Ｂ′断面図、 第３図は他の実施例のGTOの要部構造を示す断面図、 第４図（ａ）〜（ｃ）は、他の実施例のGTO構造を示す
平面図とそのＡ−Ａ′およびＢ−Ｂ′断面図、 第５図は本発明を静電誘導サイリスタに適用した実施例
の構造を示す断面図、 第６図は静電誘導サイリスタに適用した他の実施例の構
造を示す断面図、 第７図〜第９図は静電誘導サイリスタに適用した更に他
の実施例の構造を示す断面図、 第10図は第１図の実施例を変形した実施例のGTOの構造
を示す断面図、 第11図は従来のGTOの要部構造を示す断面図である。 11…n-型Siウェハ、12…ｐ型ベース層、13…n+型エミッ
タ層、14…溝、15…第１ゲート電極、16…カソード電
極、17,18…絶縁膜、19…第２ゲート電極、20…ｎ型バ
ッファ層、21…ｐ型エミッタ層、22…n+型ドレイン層、
23…アノード電極。
図、 第２図（ａ）〜（ｃ）はその実施例のGTO構造をより具
体化した構造を示す平面図とそのＡ−Ａ′およびＢ−
Ｂ′断面図、 第３図は他の実施例のGTOの要部構造を示す断面図、 第４図（ａ）〜（ｃ）は、他の実施例のGTO構造を示す
平面図とそのＡ−Ａ′およびＢ−Ｂ′断面図、 第５図は本発明を静電誘導サイリスタに適用した実施例
の構造を示す断面図、 第６図は静電誘導サイリスタに適用した他の実施例の構
造を示す断面図、 第７図〜第９図は静電誘導サイリスタに適用した更に他
の実施例の構造を示す断面図、 第10図は第１図の実施例を変形した実施例のGTOの構造
を示す断面図、 第11図は従来のGTOの要部構造を示す断面図である。 11…n-型Siウェハ、12…ｐ型ベース層、13…n+型エミッ
タ層、14…溝、15…第１ゲート電極、16…カソード電
極、17,18…絶縁膜、19…第２ゲート電極、20…ｎ型バ
ッファ層、21…ｐ型エミッタ層、22…n+型ドレイン層、
23…アノード電極。
Claims (3)
- 【請求項１】高抵抗の半導体ウェハと、 この半導体ウェハの一方の面に選択的に形成された第１
導電型のベース層と、 このベース層表面に選択的に形成された第２導電型の第
１エミッタ層と、 この第１エミッタ層にコンタクトスする第１の主電極
と、 前記ベース層表面に埋込み形成された第１ゲート電極
と、 前記半導体ウェハの他方の面に選択的に形成された第２
導電型のバッファ層と、 このバッファ層表面に選択的に形成された第１導導電型
の第２エミッタ層と、 この第２エミッタ層表面に選択的に形成された第２導導
電型のドレイン層と、 このドレイン層と前記第２エミッタ層にコンタクトする
第２の主電極と、 前記ドレイン層とバッファ層に挟まれた領域の表面に絶
縁膜を介して形成された第２ゲート電極と を有し、かつ前記バッファ層、前記第２エミッタ層およ
び前記ドレイン層は、前記第２ゲート電極をマスクとし
て用いて自己整合的に拡散形成されたものであることを
特徴とする自己消弧型半導体素子。 - 【請求項２】前記第１ゲート電極は、複数本の多結晶シ
リコン電極とこれらを共通接続する金属電極とから構成
され、その金属電極配設領域に溝が形成されていること
を特徴とする請求項１記載の自己消弧型半導体素子。 - 【請求項３】前記第１ゲート電極は、複数本の第１導電
型拡散層とこれらを共通接続する金属電極とから構成さ
れ、その金属電極配設領域に溝が形成されていることを
特徴とする請求項１記載の自己消弧型半導体素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1083576A JP2829026B2 (ja) | 1989-03-31 | 1989-03-31 | 自己消弧型半導体素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1083576A JP2829026B2 (ja) | 1989-03-31 | 1989-03-31 | 自己消弧型半導体素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02262373A JPH02262373A (ja) | 1990-10-25 |
| JP2829026B2 true JP2829026B2 (ja) | 1998-11-25 |
Family
ID=13806330
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1083576A Expired - Fee Related JP2829026B2 (ja) | 1989-03-31 | 1989-03-31 | 自己消弧型半導体素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2829026B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5432488B2 (ja) * | 2008-09-02 | 2014-03-05 | 関西電力株式会社 | バイポーラ型半導体装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4326332A (en) * | 1980-07-28 | 1982-04-27 | International Business Machines Corp. | Method of making a high density V-MOS memory array |
| CH670528A5 (ja) * | 1986-03-20 | 1989-06-15 | Bbc Brown Boveri & Cie |
-
1989
- 1989-03-31 JP JP1083576A patent/JP2829026B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02262373A (ja) | 1990-10-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |