JP3361920B2 - 半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】本発明はＩＧＢＴ（Ｉｎｓｕ
ｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｅ
ｓｔｏｒ）等のＭＯＳ複合デバイスあるいはパワーＭＯ
ＳＦＥＴ等の電力用絶縁ゲート型半導体装置に関する。
ｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｅ
ｓｔｏｒ）等のＭＯＳ複合デバイスあるいはパワーＭＯ
ＳＦＥＴ等の電力用絶縁ゲート型半導体装置に関する。
【０００２】
【従来の技術】パワーＭＯＳＦＥＴに加え、近年ＩＧＢ
Ｔ，ＭＣＴ（ＭＯＳ Ｃｏｎｔｒｏｌｌｅｄ Ｔｈｙｒ
ｉｓｔｏｒ），ＭＡＧＴ（ＭＯＳ Ａｓｓｉｓｔｅｄ
Ｇａｔｅ Ｔｒｉｇｇｅｒｅｄ Ｔｈｙｒｉｓｔｏ
ｒ），ＥＳＴ（Ｅｍｉｔｔｅｒ Ｓｗｉｔｃｈｅｄ Ｔ
ｈｙｉｓｔｏｒ）等のＭＯＳ複合半導体素子が、大電力
用デバイスとして開発されている。これらは電圧駆動型
のパワーデバイスであり、使いやすいこともありシステ
ム側からの要求も多く、これらに答える形としても急速
に開発が進められている。
Ｔ，ＭＣＴ（ＭＯＳ Ｃｏｎｔｒｏｌｌｅｄ Ｔｈｙｒ
ｉｓｔｏｒ），ＭＡＧＴ（ＭＯＳ Ａｓｓｉｓｔｅｄ
Ｇａｔｅ Ｔｒｉｇｇｅｒｅｄ Ｔｈｙｒｉｓｔｏ
ｒ），ＥＳＴ（Ｅｍｉｔｔｅｒ Ｓｗｉｔｃｈｅｄ Ｔ
ｈｙｉｓｔｏｒ）等のＭＯＳ複合半導体素子が、大電力
用デバイスとして開発されている。これらは電圧駆動型
のパワーデバイスであり、使いやすいこともありシステ
ム側からの要求も多く、これらに答える形としても急速
に開発が進められている。
【０００３】ＩＧＢＴは、上部にＭＯＳＦＥＴ構造、下
部にバイポーラトランジスタ構造を備えた複合構造とと
らえることもできる。この構造及び基本動作は、特開昭
５７−１２０３６９号公報、特開平３−２１８６４３号
公報等に記載されている。従来、ＩＧＢＴは大型電力素
子として大電流化をはかるため、図７に示される様に、
ペレット基板１１上に複数のＩＧＢＴセル（ユニットセ
ル）を集合した中・小型ＩＧＢＴ素子を１セグメントと
して、複数個のセグメント１２を放射・同心円状に配置
した構造等が提案されている。図８は図７のＡで示した
ペレット内セグメントの拡大図である。図８においてポ
リシリコンゲート電極層２２ごとに分割されたセグメン
トが、各セグメントのセグメント用金属ゲート電極層２
４１からペレット中央部のゲート端子取出部１３まで連
結用金属ゲート電極層２４２で配線されている。図７の
ペレット中央部のゲート端子取出部１３はゲート端子を
接地させるためたとえば直径１ｍｍ程度の大きさであ
る。
部にバイポーラトランジスタ構造を備えた複合構造とと
らえることもできる。この構造及び基本動作は、特開昭
５７−１２０３６９号公報、特開平３−２１８６４３号
公報等に記載されている。従来、ＩＧＢＴは大型電力素
子として大電流化をはかるため、図７に示される様に、
ペレット基板１１上に複数のＩＧＢＴセル（ユニットセ
ル）を集合した中・小型ＩＧＢＴ素子を１セグメントと
して、複数個のセグメント１２を放射・同心円状に配置
した構造等が提案されている。図８は図７のＡで示した
ペレット内セグメントの拡大図である。図８においてポ
リシリコンゲート電極層２２ごとに分割されたセグメン
トが、各セグメントのセグメント用金属ゲート電極層２
４１からペレット中央部のゲート端子取出部１３まで連
結用金属ゲート電極層２４２で配線されている。図７の
ペレット中央部のゲート端子取出部１３はゲート端子を
接地させるためたとえば直径１ｍｍ程度の大きさであ
る。
【０００４】図９は、図８におけるＸ−Ｘ断面を示し、
金属エミッタ電極層２３と圧接されるエミッタ圧接板３
９、及び金属コレクタ電極層３８と圧接されるコレクタ
圧接板４０をそれぞれ接続した状態を示す図である。図
９において、ｐ+ コレクタ領域３２の上に低不純物濃度
の高抵抗ｎ- ベース領域３１が形成されている。ｎ-ベ
ース領域３１の表面にはＤＳＡ（Ｄｏｕｂｌｅ Ｄｉｆ
ｆｕｓｉｏｎ Ｓｅｌｆ Ａｌｉｇｎ）法等により、そ
の表面が露出するようにｐ- ベース領域３５が紙面に垂
直方向に延びる独立したストライプとして形成されてい
る。図８の平面図には一つのセグメント１２に６つの開
口部２１が示されている。そして、この６つの開口部の
下部に６つのｐ- ベース領域３５のストライプが、それ
ぞれ独立したパターンとして形成されている。ｐ- ベー
ス領域３５の底部にはｐ+ 領域３３が、各セグメント
に、６つの独立した領域としてストライプ状に形成され
ている。更に、このｐ- ベース領域３５中にその表面が
露出するようにｎ+ エミッタ領域３６が紙面に垂直なス
トライプとして形成されている。そして、ｐ- ベース領
域３５の表面にはＳｉＯ2 などの薄い絶縁膜（ゲート酸
化膜）３４を介してポリシリコンゲート電極層２２が設
けられている。このポリシリコンゲート電極層２２は、
隣接するｐベース領域３５相互の間を跨ぎ、隣接するｐ
ベース領域内のそれぞれのｎ+ エミッタ領域３６まで達
するようにｎ- ベース領域３１の上部に配置されてい
る。ｎ+ エミッタ領域３６とｐベース領域３５とを表面
で短絡するように金属エミッタ電極層２３が設けられ、
ポリシリコンゲート電極層２２に接続して金属のゲート
電極取出部１３、ｐ+ コレクタ領域３２に接続して金属
コレクタ電極層３８がそれぞれ設けられている。そし
て、ペレットの耐圧を維持するためにゲート電極端子取
出部１３直下に形成されているｐ+ 領域３３３は、ゲー
ト電極端子取出部１３に隣接したセグメント２２のうち
の６つストライプ状のｐ+ 領域３３のうちの最もゲート
電極端子取出部に近いｐ+ 領域３３に対応する。図７の
ペレット全体図を見ればわかるようにゲート電極端子取
出部１３に隣接したセグメントは３２個あるので、３２
個のｐ+ 領域３３３がペレット中央部方向に独立した領
域としてそれぞれ延びている。そして、それぞれのｐ+
領域３３３はそれぞれコンタクトホールを有し、このコ
ンタクトホールを介して、ゲート電極端子取出部１３近
傍のセグメントのエミッタ電極２３に接地されている。
金属エミッタ電極層２３と圧接されるエミッタ圧接板３
９、及び金属コレクタ電極層３８と圧接されるコレクタ
圧接板４０をそれぞれ接続した状態を示す図である。図
９において、ｐ+ コレクタ領域３２の上に低不純物濃度
の高抵抗ｎ- ベース領域３１が形成されている。ｎ-ベ
ース領域３１の表面にはＤＳＡ（Ｄｏｕｂｌｅ Ｄｉｆ
ｆｕｓｉｏｎ Ｓｅｌｆ Ａｌｉｇｎ）法等により、そ
の表面が露出するようにｐ- ベース領域３５が紙面に垂
直方向に延びる独立したストライプとして形成されてい
る。図８の平面図には一つのセグメント１２に６つの開
口部２１が示されている。そして、この６つの開口部の
下部に６つのｐ- ベース領域３５のストライプが、それ
ぞれ独立したパターンとして形成されている。ｐ- ベー
ス領域３５の底部にはｐ+ 領域３３が、各セグメント
に、６つの独立した領域としてストライプ状に形成され
ている。更に、このｐ- ベース領域３５中にその表面が
露出するようにｎ+ エミッタ領域３６が紙面に垂直なス
トライプとして形成されている。そして、ｐ- ベース領
域３５の表面にはＳｉＯ2 などの薄い絶縁膜（ゲート酸
化膜）３４を介してポリシリコンゲート電極層２２が設
けられている。このポリシリコンゲート電極層２２は、
隣接するｐベース領域３５相互の間を跨ぎ、隣接するｐ
ベース領域内のそれぞれのｎ+ エミッタ領域３６まで達
するようにｎ- ベース領域３１の上部に配置されてい
る。ｎ+ エミッタ領域３６とｐベース領域３５とを表面
で短絡するように金属エミッタ電極層２３が設けられ、
ポリシリコンゲート電極層２２に接続して金属のゲート
電極取出部１３、ｐ+ コレクタ領域３２に接続して金属
コレクタ電極層３８がそれぞれ設けられている。そし
て、ペレットの耐圧を維持するためにゲート電極端子取
出部１３直下に形成されているｐ+ 領域３３３は、ゲー
ト電極端子取出部１３に隣接したセグメント２２のうち
の６つストライプ状のｐ+ 領域３３のうちの最もゲート
電極端子取出部に近いｐ+ 領域３３に対応する。図７の
ペレット全体図を見ればわかるようにゲート電極端子取
出部１３に隣接したセグメントは３２個あるので、３２
個のｐ+ 領域３３３がペレット中央部方向に独立した領
域としてそれぞれ延びている。そして、それぞれのｐ+
領域３３３はそれぞれコンタクトホールを有し、このコ
ンタクトホールを介して、ゲート電極端子取出部１３近
傍のセグメントのエミッタ電極２３に接地されている。
【０００５】次にＩＧＢＴの動作原理について説明す
る。ＩＧＢＴのターンオンは、金属エミッタ電極層２３
が接地され、金属コレクタ電極層３８に正電圧が印加さ
れた状態でゲート電極端子取出部１３を介してポリシリ
コンゲート電極層２２に金属エミッタ電極層２３に対し
て正電圧を印加することにより実現される。ポリシリコ
ンゲート電極層２２に正電圧が印加されると、ＭＯＳＦ
ＥＴ同様ｐベース領域３５の表面に反転チャネルが形成
されｎ+ エミッタ領域３６から反転チャネルを通してｎ
- ベース領域３１内に電子が注入される。これに対し、
ｐ+ コレクタ領域３２からｎ- ベース領域３１内にホー
ルの注入が起こり、ｐ+ コレクタ領域３２とｎ- ベース
領域３１のｐｎ接合は順バイアス状態となり、ｎ- ベー
ス領域３１が伝導度変調を起こし、素子を導通状態に導
く。ＩＧＢＴのオン状態は、以上のように高抵抗である
ｎ- ベース領域３１が伝導度変調により、その抵抗成分
が極めて小さくなるため、ｎ- ベース領域３１の不純物
密度が低く、厚さの厚い高耐圧素子であってもオン抵抗
の極めて小さい特性が得られる。一方、ＩＧＢＴのター
ンオフは、ポリシリコンゲート電極層２２に金属エミッ
タ電極２３に対して負電圧を印加すること、あるいはポ
リシリコンゲート電極層２２への印加バイアスをＯＶと
することにより実現される。ポリシリコンゲート電極層
２２に負電圧（又はＯＶバイアス）が印加されると、反
転チャネルは消滅し、ｎ+ エミッタ領域３６からの電子
の流入は止まる。しかし、ｎ- ベース領域３１内には依
然として電子が存在する。ｎ- ベース領域３１内に蓄積
したホールの大部分はｐベース領域３５を通り、エミッ
タ電極２３へ流入するが一部はｎ- ベース領域３１内に
存在する電子と再結合して消滅する。ｎ- ベース領域３
１内に蓄積したホールがすべて消滅した時点で素子は阻
止状態となり、ターンオフが完了する。
る。ＩＧＢＴのターンオンは、金属エミッタ電極層２３
が接地され、金属コレクタ電極層３８に正電圧が印加さ
れた状態でゲート電極端子取出部１３を介してポリシリ
コンゲート電極層２２に金属エミッタ電極層２３に対し
て正電圧を印加することにより実現される。ポリシリコ
ンゲート電極層２２に正電圧が印加されると、ＭＯＳＦ
ＥＴ同様ｐベース領域３５の表面に反転チャネルが形成
されｎ+ エミッタ領域３６から反転チャネルを通してｎ
- ベース領域３１内に電子が注入される。これに対し、
ｐ+ コレクタ領域３２からｎ- ベース領域３１内にホー
ルの注入が起こり、ｐ+ コレクタ領域３２とｎ- ベース
領域３１のｐｎ接合は順バイアス状態となり、ｎ- ベー
ス領域３１が伝導度変調を起こし、素子を導通状態に導
く。ＩＧＢＴのオン状態は、以上のように高抵抗である
ｎ- ベース領域３１が伝導度変調により、その抵抗成分
が極めて小さくなるため、ｎ- ベース領域３１の不純物
密度が低く、厚さの厚い高耐圧素子であってもオン抵抗
の極めて小さい特性が得られる。一方、ＩＧＢＴのター
ンオフは、ポリシリコンゲート電極層２２に金属エミッ
タ電極２３に対して負電圧を印加すること、あるいはポ
リシリコンゲート電極層２２への印加バイアスをＯＶと
することにより実現される。ポリシリコンゲート電極層
２２に負電圧（又はＯＶバイアス）が印加されると、反
転チャネルは消滅し、ｎ+ エミッタ領域３６からの電子
の流入は止まる。しかし、ｎ- ベース領域３１内には依
然として電子が存在する。ｎ- ベース領域３１内に蓄積
したホールの大部分はｐベース領域３５を通り、エミッ
タ電極２３へ流入するが一部はｎ- ベース領域３１内に
存在する電子と再結合して消滅する。ｎ- ベース領域３
１内に蓄積したホールがすべて消滅した時点で素子は阻
止状態となり、ターンオフが完了する。
【０００６】
【発明が解決しようとする課題】上述したように、従来
のＩＧＢＴにおいてはペレットの耐圧を維持するために
ゲート電極端子取出部１３直下に形成されているｐ+ 領
域３３３は、ゲート電極端子取出部１３近傍のセグメン
トのエミッタ電極２３に接地されている。しかしなが
ら、このようにゲート電極端子取出部１３直下のｐ+ 領
域３３３をゲート電極端子取出部１３近傍のセグメント
の金属エミッタ電極層２３と共通にすると、ゲート電極
端子取出部１３近傍のセグメントの特性が、他のセグメ
ントと耐圧特性やオン、オフ特性が異なることとなるた
め、ペレット内で各セグメントの特性が不均一になり電
流バランスが悪くなり電流集中が起こるという問題点が
あった。
のＩＧＢＴにおいてはペレットの耐圧を維持するために
ゲート電極端子取出部１３直下に形成されているｐ+ 領
域３３３は、ゲート電極端子取出部１３近傍のセグメン
トのエミッタ電極２３に接地されている。しかしなが
ら、このようにゲート電極端子取出部１３直下のｐ+ 領
域３３３をゲート電極端子取出部１３近傍のセグメント
の金属エミッタ電極層２３と共通にすると、ゲート電極
端子取出部１３近傍のセグメントの特性が、他のセグメ
ントと耐圧特性やオン、オフ特性が異なることとなるた
め、ペレット内で各セグメントの特性が不均一になり電
流バランスが悪くなり電流集中が起こるという問題点が
あった。
【０００７】また、ゲート電極端子取出部１３近傍の複
数（図７のペレットでは３２個）のセグメント１２から
それぞれｐ+ 領域３３３は延びているため、ＩＧＢＴの
ゲート・コレクタ間に所定の電圧が印加され、図１０に
示すようにｐ+ 領域３３３，３３から空乏層３０１が拡
がっている場合に、供給されるアクセプターの量がセグ
メント単位で異なり、空乏層３０１の拡がりが不均一に
なり、空乏層の最も拡がりにくい部分で耐電圧が低下
し、ペレット全体の耐圧が低下していた。すなわち、ペ
レット中央部のゲート電極端子取出部近傍のセグメント
のｐ+ 領域３３３はゲート電極端子取出部直下まで延び
ており他のセグメントのｐ+ 領域３３よりもｐ+ 領域の
面積が大きく形成されていることに起因する問題が生じ
ていた。つまり、従来の大電流用ＩＧＢＴはゲート電極
端子取出部１３に隣接するセグメントのｐ+ 領域３３３
の面積が他のセグメントのｐ+ 領域３３よりも面積が広
い分だけ耐圧が大きくなる傾向があった。オン特性、オ
フ特性についても、セグメントを構成するｐ+ 領域が広
いため、横方向へ電子と正孔が拡がりやすく、他のセグ
メントよりオン特性が悪くなる傾向があった。そのた
め、ゲート電極端子取出部近傍のセグメントと他のセグ
メントのスイッチング特性および耐圧特性が不均一にな
り、ペレット内の電流がゲート端子取出部から遠いセグ
メントに集中し破壊が発生するという問題があった。
数（図７のペレットでは３２個）のセグメント１２から
それぞれｐ+ 領域３３３は延びているため、ＩＧＢＴの
ゲート・コレクタ間に所定の電圧が印加され、図１０に
示すようにｐ+ 領域３３３，３３から空乏層３０１が拡
がっている場合に、供給されるアクセプターの量がセグ
メント単位で異なり、空乏層３０１の拡がりが不均一に
なり、空乏層の最も拡がりにくい部分で耐電圧が低下
し、ペレット全体の耐圧が低下していた。すなわち、ペ
レット中央部のゲート電極端子取出部近傍のセグメント
のｐ+ 領域３３３はゲート電極端子取出部直下まで延び
ており他のセグメントのｐ+ 領域３３よりもｐ+ 領域の
面積が大きく形成されていることに起因する問題が生じ
ていた。つまり、従来の大電流用ＩＧＢＴはゲート電極
端子取出部１３に隣接するセグメントのｐ+ 領域３３３
の面積が他のセグメントのｐ+ 領域３３よりも面積が広
い分だけ耐圧が大きくなる傾向があった。オン特性、オ
フ特性についても、セグメントを構成するｐ+ 領域が広
いため、横方向へ電子と正孔が拡がりやすく、他のセグ
メントよりオン特性が悪くなる傾向があった。そのた
め、ゲート電極端子取出部近傍のセグメントと他のセグ
メントのスイッチング特性および耐圧特性が不均一にな
り、ペレット内の電流がゲート端子取出部から遠いセグ
メントに集中し破壊が発生するという問題があった。
【０００８】又、従来のＩＧＢＴは、上述したように、
複数（３２個）のｐ+ 領域３３３が独立した領域として
ゲート電極端子取出部１３の下部に形成されており、そ
れぞれのｐ+ 領域３３３のコンタクトホールを介してエ
ミッタ電極３２に接地されている。したがって、もしこ
のうちの一つのｐ+ 領域３３３のコンタクトが不良とな
れば、そのｐ+ 領域３３３はフローティング状態となる
ため、空乏層３０１が均一に拡がらず、耐圧が低下する
という問題が生じていた。
複数（３２個）のｐ+ 領域３３３が独立した領域として
ゲート電極端子取出部１３の下部に形成されており、そ
れぞれのｐ+ 領域３３３のコンタクトホールを介してエ
ミッタ電極３２に接地されている。したがって、もしこ
のうちの一つのｐ+ 領域３３３のコンタクトが不良とな
れば、そのｐ+ 領域３３３はフローティング状態となる
ため、空乏層３０１が均一に拡がらず、耐圧が低下する
という問題が生じていた。
【０００９】上記問題点に鑑み、本発明の目的はゲート
端子取出部１３直下のｐ+ 領域の電位を各セグメントの
それぞれの特性の位置による特性の変動や、バラツキに
よる変動に関係なく安定させ、ペレット全体としての耐
圧特性の劣化を防止することである。
端子取出部１３直下のｐ+ 領域の電位を各セグメントの
それぞれの特性の位置による特性の変動や、バラツキに
よる変動に関係なく安定させ、ペレット全体としての耐
圧特性の劣化を防止することである。
【００１０】また、本発明の他の目的はゲート電極端子
取出部１３近傍のセグメントと他のセグメントとのスイ
ッチング特性や耐圧特性のバラツキを無くし大電力用半
導体装置の特性を良好にするものである。
取出部１３近傍のセグメントと他のセグメントとのスイ
ッチング特性や耐圧特性のバラツキを無くし大電力用半
導体装置の特性を良好にするものである。
【００１１】本発明のさらに他の目的はゲート電極端子
取出部１３下部のｐ+ 領域の接地を確実に行ない耐圧を
向上させることである。
取出部１３下部のｐ+ 領域の接地を確実に行ない耐圧を
向上させることである。
【００１２】
【課題を解決するための手段】上記目的を達成するた
め、この発明による半導体装置は図７に示すような所定
の形状のペレット基板上に設けられた大電流、大電力用
の絶縁ゲート型半導体装置であって、ペレット基板上に
設けられた複数のＭＯＳ複合半導体素子からなるユニッ
トセルを集合したセグメント１２を複数具備し、ＭＯＳ
複合半導体素子は第１および第２の主電極領域およびゲ
ート電極層とを少なくとも有し、各セグメント１２のゲ
ート電極層２２は図１に示すように所定の導電層２４
１，２４２を介して、ペレット基板の表面の一部に設け
られらたゲート電極端子取出し部１３に接続される構造
を基本とする。本発明の第１の特徴は図２および図３に
示すようにペレット基板は第１導電型低不純物密度のベ
ース領域３１を具備し、ゲート電極端子取出し部１３の
下部のベース領域３１の表面に形成される第２導電型高
不純物密度の第１の半導体領域３３５が、各セグメント
を構成する第２導電型高不純物密度の第２の半導体領域
３３とは分離独立し、単一の領域として形成されている
ことである。図１の場合は６つのユニットセルにより１
つのセグメント１２が構成されている。図２においては
ｎ- ベース領域の上部にｐ+ 領域３３５および３３が紙
面に垂直方向に延びる独立したストライプとして形成さ
れ、ｐ+ 領域３３の上部には第１の主電極領域となるｎ
+ エミッタ領域がｐ+ 領域３３と平行にストライプ状に
形成されている。ｎ- ベース領域３１の下部には第２の
主電極領域となるｐ+ コレクタ領域３２が形成されてい
る。
め、この発明による半導体装置は図７に示すような所定
の形状のペレット基板上に設けられた大電流、大電力用
の絶縁ゲート型半導体装置であって、ペレット基板上に
設けられた複数のＭＯＳ複合半導体素子からなるユニッ
トセルを集合したセグメント１２を複数具備し、ＭＯＳ
複合半導体素子は第１および第２の主電極領域およびゲ
ート電極層とを少なくとも有し、各セグメント１２のゲ
ート電極層２２は図１に示すように所定の導電層２４
１，２４２を介して、ペレット基板の表面の一部に設け
られらたゲート電極端子取出し部１３に接続される構造
を基本とする。本発明の第１の特徴は図２および図３に
示すようにペレット基板は第１導電型低不純物密度のベ
ース領域３１を具備し、ゲート電極端子取出し部１３の
下部のベース領域３１の表面に形成される第２導電型高
不純物密度の第１の半導体領域３３５が、各セグメント
を構成する第２導電型高不純物密度の第２の半導体領域
３３とは分離独立し、単一の領域として形成されている
ことである。図１の場合は６つのユニットセルにより１
つのセグメント１２が構成されている。図２においては
ｎ- ベース領域の上部にｐ+ 領域３３５および３３が紙
面に垂直方向に延びる独立したストライプとして形成さ
れ、ｐ+ 領域３３の上部には第１の主電極領域となるｎ
+ エミッタ領域がｐ+ 領域３３と平行にストライプ状に
形成されている。ｎ- ベース領域３１の下部には第２の
主電極領域となるｐ+ コレクタ領域３２が形成されてい
る。
【００１３】また、本発明の第２の特徴は図２に示すよ
うに、第１の特徴に加えて、第１の半導体領域３３５と
第２の半導体領域３３との間の第１導電型のベース領域
３１の表面に、第２導電型高不純物密度の分離領域３３
４がさらに形成されていることである。
うに、第１の特徴に加えて、第１の半導体領域３３５と
第２の半導体領域３３との間の第１導電型のベース領域
３１の表面に、第２導電型高不純物密度の分離領域３３
４がさらに形成されていることである。
【００１４】本発明の第３の特徴は、第１の半導体領域
３３５の上部には図３に示すように絶縁膜３７１が形成
され、絶縁膜３７１の上部の一部にゲート電極端子取出
し部１３が形成され、絶縁膜３７１の他の一部に開孔部
（コンタクトホール）が形成され、この開孔部を介し
て、第１の半導体領域３３５と接する金属電極層２３１
が形成されていることである。金属電極層２３１は、各
セグメントの主電極金属２３とは独立の金属パターンと
して形成されている。
３３５の上部には図３に示すように絶縁膜３７１が形成
され、絶縁膜３７１の上部の一部にゲート電極端子取出
し部１３が形成され、絶縁膜３７１の他の一部に開孔部
（コンタクトホール）が形成され、この開孔部を介し
て、第１の半導体領域３３５と接する金属電極層２３１
が形成されていることである。金属電極層２３１は、各
セグメントの主電極金属２３とは独立の金属パターンと
して形成されている。
【００１５】本発明の第４の特徴は、第３の特徴におけ
る金属電極層２３１は、ゲート電極端子取出し部１３の
周辺に、複数個形成されていることである。
る金属電極層２３１は、ゲート電極端子取出し部１３の
周辺に、複数個形成されていることである。
【００１６】本発明の第５の特徴は、図３に示すように
絶縁ゲート型半導体装置は圧接型組立て構造からなり、
金属電極層２３１は、第１の主電極領域３６の上部に形
成された主電極金属層２３と、圧接板３９を介して電気
的に接続されていることである。
絶縁ゲート型半導体装置は圧接型組立て構造からなり、
金属電極層２３１は、第１の主電極領域３６の上部に形
成された主電極金属層２３と、圧接板３９を介して電気
的に接続されていることである。
【００１７】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を説明する。図１は本発明の第１の実施の形態
に係るＩＧＢＴの平面図で、ゲート電極端子取出部近傍
の一部のセグメントについて示すものである。また図２
は図１のＸ−Ｘ方向断面図で、図３は図２に対応した圧
接構造の組立断面図である。本発明の第１の実施の形態
に係るＩＧＢＴのペレットの全体図は、従来技術の説明
で用いた図７と同様であり、ここでは図示を省略する。
すなわち、図７と同様に、ＩＧＢＴのペレット基板１１
上に複数のセグメント１２が、例えば３列の同心円の円
周状に配置されており、ゲート電極端子取出し部１３は
ペレット基板１１の中心部に形成されているものとす
る。セグメントは４列，５列，６列…の同心円状に配列
してもよく、必要とされる電流値等に応じて選べばよ
い。それらセグメント１２の各セグメント用金属ゲート
電極層２４１は、図１に示すように連結用金属ゲート電
極層２４２により電極端子取出し部１３に接続されてい
る。図１において各セグメント１２は、複数（６個）の
開孔部２１を有するポリシリコンゲート電極層（図１の
点線により囲まれた部分）２２と、それらポリシリコン
ゲート電極層２２上に酸化膜を介して設けられたエミッ
タ電極層（左上がりの斜線部分）２３とを有する。各セ
グメントのポリシリコンゲート電極層２２は、各セグメ
ント内に設けられたセグメント用金属ゲート電極層２４
１に接続され、それら各セグメント用金属ゲート電極層
２４１は連結用金属ゲート電極層２４２によりゲート電
極端子取出し部１３に接続されている。なお、図１にお
いてポリシリコンゲート電極層２２とセグメント用金属
ゲート電極層２４１とを接続するためのコンタクトホー
ル等は図示を省略している。また、セグメントの数が数
百〜数万と大きくなるときは、複数個のセグメントを島
状の１単位とし、その島状の１単位毎に、１本の連結用
金属ゲート電極層２４２に接続するようにしてもよい。
施の形態を説明する。図１は本発明の第１の実施の形態
に係るＩＧＢＴの平面図で、ゲート電極端子取出部近傍
の一部のセグメントについて示すものである。また図２
は図１のＸ−Ｘ方向断面図で、図３は図２に対応した圧
接構造の組立断面図である。本発明の第１の実施の形態
に係るＩＧＢＴのペレットの全体図は、従来技術の説明
で用いた図７と同様であり、ここでは図示を省略する。
すなわち、図７と同様に、ＩＧＢＴのペレット基板１１
上に複数のセグメント１２が、例えば３列の同心円の円
周状に配置されており、ゲート電極端子取出し部１３は
ペレット基板１１の中心部に形成されているものとす
る。セグメントは４列，５列，６列…の同心円状に配列
してもよく、必要とされる電流値等に応じて選べばよ
い。それらセグメント１２の各セグメント用金属ゲート
電極層２４１は、図１に示すように連結用金属ゲート電
極層２４２により電極端子取出し部１３に接続されてい
る。図１において各セグメント１２は、複数（６個）の
開孔部２１を有するポリシリコンゲート電極層（図１の
点線により囲まれた部分）２２と、それらポリシリコン
ゲート電極層２２上に酸化膜を介して設けられたエミッ
タ電極層（左上がりの斜線部分）２３とを有する。各セ
グメントのポリシリコンゲート電極層２２は、各セグメ
ント内に設けられたセグメント用金属ゲート電極層２４
１に接続され、それら各セグメント用金属ゲート電極層
２４１は連結用金属ゲート電極層２４２によりゲート電
極端子取出し部１３に接続されている。なお、図１にお
いてポリシリコンゲート電極層２２とセグメント用金属
ゲート電極層２４１とを接続するためのコンタクトホー
ル等は図示を省略している。また、セグメントの数が数
百〜数万と大きくなるときは、複数個のセグメントを島
状の１単位とし、その島状の１単位毎に、１本の連結用
金属ゲート電極層２４２に接続するようにしてもよい。
【００１８】図２において、ｐ+ コレクタ領域３２の上
に低不純物濃度の高抵抗ｎ- ベース領域３１が形成され
ている。ｎ- ベース領域３１の表面にはＤＳＡ法等によ
り、その表面が露出するようにセグメントを構成するユ
ニットセルのｐ- ベース領域３５が紙面に垂直方向に延
び、平面ターンとしては独立した領域として形成されて
いる。ｐ- ベース領域３５の底部にはストライプ状のｐ
+ 領域３３が独立したパターンとして形成されている。
すなわち１つのセグメントに６つの独立したストライプ
状のｐ+ 領域３３が形成されている。更に、このｐ- ベ
ース領域３５中にその表面が露出するようにｎ+ エミッ
タ領域３６のストライプパターンがｐ-ベース領域３５
およびｐ+ 領域３３と平行に形成されている。そして、
ｐ- ベース領域３５の表面にはＳｉＯ2 などの薄い絶縁
膜（ゲート酸化膜）３４を介してポリシリコンゲート電
極層２２が設けられている。このポリシリコンゲート電
極層２２は、隣接するｐベース領域３５相互の間を跨
ぎ、隣接するｐベース領域内のそれぞれのｎ+ エミッタ
領域３６まで達するようにｎ- ベース領域３１の上部に
配置されている。ｎ+ エミッタ領域３６とｐベース領域
３５とを表面で短絡するように金属エミッタ電極層２３
が設けられ、ｐ+ コレクタ領域３２に接続して金属コレ
クタ電極層３８がそれぞれ設けられている。
に低不純物濃度の高抵抗ｎ- ベース領域３１が形成され
ている。ｎ- ベース領域３１の表面にはＤＳＡ法等によ
り、その表面が露出するようにセグメントを構成するユ
ニットセルのｐ- ベース領域３５が紙面に垂直方向に延
び、平面ターンとしては独立した領域として形成されて
いる。ｐ- ベース領域３５の底部にはストライプ状のｐ
+ 領域３３が独立したパターンとして形成されている。
すなわち１つのセグメントに６つの独立したストライプ
状のｐ+ 領域３３が形成されている。更に、このｐ- ベ
ース領域３５中にその表面が露出するようにｎ+ エミッ
タ領域３６のストライプパターンがｐ-ベース領域３５
およびｐ+ 領域３３と平行に形成されている。そして、
ｐ- ベース領域３５の表面にはＳｉＯ2 などの薄い絶縁
膜（ゲート酸化膜）３４を介してポリシリコンゲート電
極層２２が設けられている。このポリシリコンゲート電
極層２２は、隣接するｐベース領域３５相互の間を跨
ぎ、隣接するｐベース領域内のそれぞれのｎ+ エミッタ
領域３６まで達するようにｎ- ベース領域３１の上部に
配置されている。ｎ+ エミッタ領域３６とｐベース領域
３５とを表面で短絡するように金属エミッタ電極層２３
が設けられ、ｐ+ コレクタ領域３２に接続して金属コレ
クタ電極層３８がそれぞれ設けられている。
【００１９】図２および図３に示した本発明の第１の実
施の形態の構造では、ゲート電極端子取出部直下のｐ+
領域３３５はセグメントを構成するユニットセルのｐ+
領域３３と分離して形成され、エミッタ接地電極２３１
がセグメントの金属エミッタ電極層２３と分離され単独
で形成されている。さらに各セグメントのｐ- ベース領
域３５、ｐ+ 領域３３とｐ+ 領域３３５との間にはｐ+
分離領域３３４が形成されている。ｐ+ 分離領域３３４
は電気的にフローティング状態の領域である。そして、
図３に示すように組立時にエミッタ圧接板３９でセグメ
ントの金属エミッタ電極層２３と同様に圧接され、エミ
ッタと同電位になることになる。
施の形態の構造では、ゲート電極端子取出部直下のｐ+
領域３３５はセグメントを構成するユニットセルのｐ+
領域３３と分離して形成され、エミッタ接地電極２３１
がセグメントの金属エミッタ電極層２３と分離され単独
で形成されている。さらに各セグメントのｐ- ベース領
域３５、ｐ+ 領域３３とｐ+ 領域３３５との間にはｐ+
分離領域３３４が形成されている。ｐ+ 分離領域３３４
は電気的にフローティング状態の領域である。そして、
図３に示すように組立時にエミッタ圧接板３９でセグメ
ントの金属エミッタ電極層２３と同様に圧接され、エミ
ッタと同電位になることになる。
【００２０】本発明の第１の実施の形態に係るＩＧＢＴ
の主なる動作原理は従来のＩＧＢＴとほぼ同様である
が、ゲート・コレクタ間に所定の電圧が印加されたとき
の空乏層の拡がりが従来の技術において説明したＩＧＢ
Ｔの場合と異なる。従来の技術におけるＩＧＢＴのペレ
ット中央部付近の空乏層の拡がりを図１０に示したが、
これに対応した本発明の第１の実施の形態のＩＧＢＴに
おける場合の空乏層の拡がりを図４に示す。従来の技術
では、ゲート電極端子取出部１３直下のｐ+ 領域３３３
が各セグメント側からゲート電極端子取出部１３の下部
に延びており、各セグメント単位で分離された複数（３
２個）の独立領域として形成され、ゲート電極端子取出
部１３の直下の空乏層３０１はゲート・コレクタ間電圧
が印加され拡がることにより空乏層同士がピンチオフ
し、全体がつながる。これに対して、本発明の第１の実
施の形態の構造ではゲート電極端子取出部１３直下のｐ
+ 領域３３５は各セグメントと分離され、ゲート電極端
子取出部１３直下で１つのｐ+領域３３５を形成してい
る。そのため、ゲート電極端子取出部１３直下の空乏層
３０１は図４に示すように均一に拡がる。このとき、セ
グメント部の空乏層３０１は各セグメントとともに同様
に均一に拡がる。
の主なる動作原理は従来のＩＧＢＴとほぼ同様である
が、ゲート・コレクタ間に所定の電圧が印加されたとき
の空乏層の拡がりが従来の技術において説明したＩＧＢ
Ｔの場合と異なる。従来の技術におけるＩＧＢＴのペレ
ット中央部付近の空乏層の拡がりを図１０に示したが、
これに対応した本発明の第１の実施の形態のＩＧＢＴに
おける場合の空乏層の拡がりを図４に示す。従来の技術
では、ゲート電極端子取出部１３直下のｐ+ 領域３３３
が各セグメント側からゲート電極端子取出部１３の下部
に延びており、各セグメント単位で分離された複数（３
２個）の独立領域として形成され、ゲート電極端子取出
部１３の直下の空乏層３０１はゲート・コレクタ間電圧
が印加され拡がることにより空乏層同士がピンチオフ
し、全体がつながる。これに対して、本発明の第１の実
施の形態の構造ではゲート電極端子取出部１３直下のｐ
+ 領域３３５は各セグメントと分離され、ゲート電極端
子取出部１３直下で１つのｐ+領域３３５を形成してい
る。そのため、ゲート電極端子取出部１３直下の空乏層
３０１は図４に示すように均一に拡がる。このとき、セ
グメント部の空乏層３０１は各セグメントとともに同様
に均一に拡がる。
【００２１】従来の電力用ＩＧＢＴにおいてはペレット
を構成している多数のセグメントのうちの一部セグメン
トの空乏層の拡がりに異状があるとペレット自体の空乏
層の拡がりに影響し、耐圧特性が劣化していたが、本発
明の第１の実施の形態の構造では一部のセグメントの空
乏層の拡がりの異常の影響を受けずに空乏層が均一に拡
がり良好な耐圧特性を得られることになる。また、従来
の電力用ＩＧＢＴのゲート電極端子取出部１３近傍のセ
グメントは、ｐ+ 領域３３３がゲート電極端子取出部１
３直下まで延びており他のセグメントのｐ+ 領域３３と
は構造が異なっていた。そのため、他のセグメントより
もｐ+ 領域が広いため耐圧が大きくなる傾向があった。
オン特性、オフ特性についても、セグメントを構成する
ｐ+ 領域が広いため、横方向に電子と正孔が拡がりやす
く、他のセグメントよりオン特性が悪くなる傾向があっ
た。そのため、ペレット中央部のゲート電極端子取出部
近傍のセグメントとペレット中央部以外の、他のセグメ
ントの特性が不均一になり、ペレット内の電流がゲート
端子取出部から遠いセグメントに集中することとなり、
電流集中の生じたセグメントにおいて破壊が発生してい
た。これに対し本発明の第１の実施の形態の構造では、
ゲート端子取出部近傍のセグメントのｐ+ 領域３３とゲ
ート電極端子取出部直下のｐ+ 領域３３５は分離されて
いるため、ゲート電極端子取出部１３近傍のセグメント
と他のセグメントは同様な構造になり特性も同等にな
る。そのため、電流はペレットを均一に流れることにな
る。また、本発明の第１の実施の形態の構造では、ゲー
ト電極端子取出部１３直下のｐ+領域３３５は共通の一
つの領域であり、しかもゲート電極端子取出部１３周辺
に複数のエミッタ接地電極２３１を有しているため、一
か所の電極でエミッタ電極板と接地されるのみで共通の
ｐ+ 領域全体の接地として有効に動作する。このため、
従来複数（たとえば３２個）のｐ+ 領域が独立したパタ
ーンとしてゲート電極端子取出部１３直下に形成されて
おり、それぞれのｐ+ 領域のコンタクト電極である全部
（３２個）の電極とエミッタ電極板との完全な接地が必
要であったのに対し、本発明の第１の実施の形態の方
が、はるかに耐圧特性および製造歩留まりが向上するこ
とになる。さらに、図１〜図３に示した構造のゲート端
子取出部直下のｐ+ 領域３３５の周辺部分にはポリシリ
コン電極２２によるセルフアライン工程により浅いｐ-
領域３５４が、各セグメントのユニットセルのｐ- ベー
ス領域３５と同時に形成されるため、所定の動作電圧印
加時の空乏層は、各セグメント部分の空乏層と同様に均
一に拡がる。以上のように、本発明の第１の実施の形態
に示した構造により大電力ＩＧＢＴのペレット内の特性
の不均一性が解消し、素子の歩留りが向上することにな
る。
を構成している多数のセグメントのうちの一部セグメン
トの空乏層の拡がりに異状があるとペレット自体の空乏
層の拡がりに影響し、耐圧特性が劣化していたが、本発
明の第１の実施の形態の構造では一部のセグメントの空
乏層の拡がりの異常の影響を受けずに空乏層が均一に拡
がり良好な耐圧特性を得られることになる。また、従来
の電力用ＩＧＢＴのゲート電極端子取出部１３近傍のセ
グメントは、ｐ+ 領域３３３がゲート電極端子取出部１
３直下まで延びており他のセグメントのｐ+ 領域３３と
は構造が異なっていた。そのため、他のセグメントより
もｐ+ 領域が広いため耐圧が大きくなる傾向があった。
オン特性、オフ特性についても、セグメントを構成する
ｐ+ 領域が広いため、横方向に電子と正孔が拡がりやす
く、他のセグメントよりオン特性が悪くなる傾向があっ
た。そのため、ペレット中央部のゲート電極端子取出部
近傍のセグメントとペレット中央部以外の、他のセグメ
ントの特性が不均一になり、ペレット内の電流がゲート
端子取出部から遠いセグメントに集中することとなり、
電流集中の生じたセグメントにおいて破壊が発生してい
た。これに対し本発明の第１の実施の形態の構造では、
ゲート端子取出部近傍のセグメントのｐ+ 領域３３とゲ
ート電極端子取出部直下のｐ+ 領域３３５は分離されて
いるため、ゲート電極端子取出部１３近傍のセグメント
と他のセグメントは同様な構造になり特性も同等にな
る。そのため、電流はペレットを均一に流れることにな
る。また、本発明の第１の実施の形態の構造では、ゲー
ト電極端子取出部１３直下のｐ+領域３３５は共通の一
つの領域であり、しかもゲート電極端子取出部１３周辺
に複数のエミッタ接地電極２３１を有しているため、一
か所の電極でエミッタ電極板と接地されるのみで共通の
ｐ+ 領域全体の接地として有効に動作する。このため、
従来複数（たとえば３２個）のｐ+ 領域が独立したパタ
ーンとしてゲート電極端子取出部１３直下に形成されて
おり、それぞれのｐ+ 領域のコンタクト電極である全部
（３２個）の電極とエミッタ電極板との完全な接地が必
要であったのに対し、本発明の第１の実施の形態の方
が、はるかに耐圧特性および製造歩留まりが向上するこ
とになる。さらに、図１〜図３に示した構造のゲート端
子取出部直下のｐ+ 領域３３５の周辺部分にはポリシリ
コン電極２２によるセルフアライン工程により浅いｐ-
領域３５４が、各セグメントのユニットセルのｐ- ベー
ス領域３５と同時に形成されるため、所定の動作電圧印
加時の空乏層は、各セグメント部分の空乏層と同様に均
一に拡がる。以上のように、本発明の第１の実施の形態
に示した構造により大電力ＩＧＢＴのペレット内の特性
の不均一性が解消し、素子の歩留りが向上することにな
る。
【００２２】次に、図３を参照して、本発明の第１の実
施の形態に係るＩＧＢＴの製造方法を説明する。まず、
比抵抗５０Ω−ｃｍ〜６０Ω−ｃｍの厚さ１５０〜６０
０μｍのＣＺ又はＦＺ法によるｎ- 型半導体基板３１の
裏面に不純物密度１×１０18〜１×１０20ｃｍ-3の裏面
ｐ+ コレクタ層３２を拡散深さ５〜３０μｍで形成す
る。次にフォトリソグラフィーを用いて、酸化膜あるい
はフォトレジストをマスクとして11Ｂ+ を加速電圧Ｖac
＝３５−５０ｋｅＶ，ドーズ量Φ＝２−３×１０15ｃｍ
-2でイオン注入し、その後１２００℃、３時間程度のア
ニールによりｐ+領域３３，３３５，ｐ+ 分離領域３３
４を形成する。さらに、ｎ- 型半導体基板３１の表面上
に厚さ５０−１００ｎｍのゲート酸化膜３４を熱酸化法
等により形成し、その上に厚さ３５０−６００ｎｍのポ
リシリコンゲート電極層２２をＣＶＤ法等により堆積形
成する。その際、ポリシリコンゲート電極層２２は、図
１に示すように各セグメント１２毎に分割配置され、そ
れぞれが複数の開孔部２１を有するように、フォトリソ
グラフィーおよびＲＩＥ等を用いてパターン形成され
る。１つの開孔部２１が１つのユニットセルに対応する
こととなる。それら開孔部２１を介して、すなわちポリ
シリコンゲート電極２２をマスクとして用いて11Ｂ+ を
イオン注入し自己整合的（セルフアライメント）にｐ-
ベース領域３５およびｐ- 領域３５４を形成する。たと
えば11Ｂ+ を加速電圧Ｖac＝４０−６０ｋｅＶ、ドーズ
量Φ＝０．１−５×１０14ｃｍ-2でイオン注入すればよ
い。この段階ではポリシリコンゲート電極は比較的低不
純物密度のｐ- にドーピングされる。その後、ペレット
の全面をＣＶＤ酸化膜、あるいはフォトレジストでカバ
ーし、次にｎ+ エミッタ領域３６の形成のためのマスク
パターンをフォトリソグラフィーを用いて形成する。な
お、ｎ+ エミッタ領域３６の両外側の寸法はポリシリコ
ンゲート電極２２により自己整合的に決定される。ｎ+
エミッタ領域３６のための、イオン注入は、たとえば75
Ａｓ+ を加速電圧Ｖac＝４０−５０ｋｅＶ、ドーズ量Φ
＝１−６×１０15ｃｍ-2程度で行い、その後１０００
℃、２０分間くらいアニールをすればよい。このイオン
注入により、前にｐ- にドーピングされたポリシリコン
ゲート電極２２はｎ+ にドーピングされる。この後、表
面上に酸化膜３７を形成後、酸化膜３７の一部を選択的
に開孔し、ｎ+ エミッタ領域３６、ｐ- ベース領域３５
及びｐ+ 領域３３に接続するようにエミッタ電極層２３
を形成する。この時同時にｐ+ 領域３３５に接続するよ
うにエミッタ接地電極２３１も形成する。ポリシリコン
ゲート電極層２２上の酸化膜３７を選択的に開孔した
後、ポリシリコンゲート電極層２２と接続するセグメン
ト用金属ゲート電極層２４１および連結用金属電極層２
４２を形成する。更に、エミッタ接地電極２３１および
エミッタ電極２３上にドーナツ状のエミッタ圧接板３
９、コレクタ電極層３８上にコレクタ圧接板４０を両側
から圧接すれば本発明の第１の実施の形態に係るＩＧＢ
Ｔが完成する。
施の形態に係るＩＧＢＴの製造方法を説明する。まず、
比抵抗５０Ω−ｃｍ〜６０Ω−ｃｍの厚さ１５０〜６０
０μｍのＣＺ又はＦＺ法によるｎ- 型半導体基板３１の
裏面に不純物密度１×１０18〜１×１０20ｃｍ-3の裏面
ｐ+ コレクタ層３２を拡散深さ５〜３０μｍで形成す
る。次にフォトリソグラフィーを用いて、酸化膜あるい
はフォトレジストをマスクとして11Ｂ+ を加速電圧Ｖac
＝３５−５０ｋｅＶ，ドーズ量Φ＝２−３×１０15ｃｍ
-2でイオン注入し、その後１２００℃、３時間程度のア
ニールによりｐ+領域３３，３３５，ｐ+ 分離領域３３
４を形成する。さらに、ｎ- 型半導体基板３１の表面上
に厚さ５０−１００ｎｍのゲート酸化膜３４を熱酸化法
等により形成し、その上に厚さ３５０−６００ｎｍのポ
リシリコンゲート電極層２２をＣＶＤ法等により堆積形
成する。その際、ポリシリコンゲート電極層２２は、図
１に示すように各セグメント１２毎に分割配置され、そ
れぞれが複数の開孔部２１を有するように、フォトリソ
グラフィーおよびＲＩＥ等を用いてパターン形成され
る。１つの開孔部２１が１つのユニットセルに対応する
こととなる。それら開孔部２１を介して、すなわちポリ
シリコンゲート電極２２をマスクとして用いて11Ｂ+ を
イオン注入し自己整合的（セルフアライメント）にｐ-
ベース領域３５およびｐ- 領域３５４を形成する。たと
えば11Ｂ+ を加速電圧Ｖac＝４０−６０ｋｅＶ、ドーズ
量Φ＝０．１−５×１０14ｃｍ-2でイオン注入すればよ
い。この段階ではポリシリコンゲート電極は比較的低不
純物密度のｐ- にドーピングされる。その後、ペレット
の全面をＣＶＤ酸化膜、あるいはフォトレジストでカバ
ーし、次にｎ+ エミッタ領域３６の形成のためのマスク
パターンをフォトリソグラフィーを用いて形成する。な
お、ｎ+ エミッタ領域３６の両外側の寸法はポリシリコ
ンゲート電極２２により自己整合的に決定される。ｎ+
エミッタ領域３６のための、イオン注入は、たとえば75
Ａｓ+ を加速電圧Ｖac＝４０−５０ｋｅＶ、ドーズ量Φ
＝１−６×１０15ｃｍ-2程度で行い、その後１０００
℃、２０分間くらいアニールをすればよい。このイオン
注入により、前にｐ- にドーピングされたポリシリコン
ゲート電極２２はｎ+ にドーピングされる。この後、表
面上に酸化膜３７を形成後、酸化膜３７の一部を選択的
に開孔し、ｎ+ エミッタ領域３６、ｐ- ベース領域３５
及びｐ+ 領域３３に接続するようにエミッタ電極層２３
を形成する。この時同時にｐ+ 領域３３５に接続するよ
うにエミッタ接地電極２３１も形成する。ポリシリコン
ゲート電極層２２上の酸化膜３７を選択的に開孔した
後、ポリシリコンゲート電極層２２と接続するセグメン
ト用金属ゲート電極層２４１および連結用金属電極層２
４２を形成する。更に、エミッタ接地電極２３１および
エミッタ電極２３上にドーナツ状のエミッタ圧接板３
９、コレクタ電極層３８上にコレクタ圧接板４０を両側
から圧接すれば本発明の第１の実施の形態に係るＩＧＢ
Ｔが完成する。
【００２３】本発明の第１の実施の形態においてはＩＧ
ＢＴについて説明したが、本発明はＩＧＢＴと同様なバ
イポーラＭＯＳ複合半導体素子であるＭＣＴ（ＭＯＳ
Ｃｏｎｔｒｏｌｌｅｄ Ｔｈｙｒｉｓｔｏｒ）等にも適
用できることは当然である。図５は本発明の第２の実施
の形態に係るＭＣＴの断面図である。ＭＣＴセルは、図
５に示される様に、まず、ｎ- 型半導体基板の裏面にｎ
+ バッファ層７５、ｐ+ アノード層７６を形成する。次
BR>に、このｎ- 型半導体基板３１の表面にｐ型不純物
を拡散してｐ- ベース領域３５を形成する。ｐ- ベース
領域３５の中にｎ+エミッタ領域３６と、ｎ+ エミッタ
領域よりも浅いｎベース領域５５を形成する。さらにｎ
ベース領域５５とｎ+ エミッタ領域３６の界面近傍にｐ
+ ショート領域５６を形成する。ｐベース領域３５、ｎ
ベース領域５５、及びｎ- 型半導体基板３１の表面上に
ゲート酸化膜３４を形成し、このゲート酸化膜３４上に
ポリシリコンゲート電極層２２を形成する。ポリシリコ
ンゲート電極層２２を被覆するように酸化膜３７を形成
し、ｐ+ ショート領域５５とｎ+ エミッタ領域３６とを
電気的に接続するカソード電極層８０を形成する。さら
に、裏面ｐ+ アノード層７６にアノード電極層８１を形
成する。このようなＭＣＴセルを複数個含むセグメント
を形成し、そのセグメントを複数個ペレット内に配置す
る。各セグメントのポリシリコンゲート電極層２２はセ
グメント用金属ゲート電極層２４１および連結用金属ゲ
ート電極層２４２を介してゲート電極端子取出部１３へ
接続されている。セグメントの数が多い時は、複数個の
セグメントを島状の１単位として、その１単位毎に、１
本の連結用金属ゲート電極層２４２に接続するようにし
てもよい。図５に示すように、ゲート電極端子取出部１
３の下のｐ+ 領域３３５は、各セグメントのｐ- ベース
領域３５と分離して形成され、さらにカソード接地電極
８０１が各セグメントのカソード電極層８０と分離さ
れ、単独形成されている。さらに各セグメントのｐ- ベ
ース領域３５とゲート電極端子取出部１３直下のｐ+ 領
域３３５の間にはｐ+ 分離領域３３４が形成されてれい
る。図５に示すように、組立時に、カソード接地電極８
０１はカソード圧接板１３９により、セグメントのカソ
ード電極層８０と同時に圧接され、ｐ+ 領域３３５はｎ
+ エミッタ領域３６と同電位になるように構成される。
またアノード電極層８１にはアノード圧接板１４１を圧
接する。図５に示すＭＣＴはｎベース領域５５とｎ- 型
半導体基板の間にｐベース領域３５の表面をチャンネル
とするｎチャンネルＭＯＳＦＥＴが形成されており、ゲ
ートに正電位を印加することにより、ｎチャンネルＭＯ
ＳＦＥＴが導通し、ｎ- 型半導体基板３１に電子が注入
されることによりＭＣＴがターンオンする。これにより
ｐ+ アノード層７６からも正孔の注入が生じ大量の導通
電流が流れることとなる。ＭＣＴのターンオフはｐ+ シ
ョート領域５６とｐベース領域３５との間にｎベース領
域５５の表面をチャンネルとするｐチャンネルＭＯＳＦ
ＥＴのゲートに負電圧を印加することによりｎ- 型半導
体基板中の正孔を引き抜きターンオフする。
ＢＴについて説明したが、本発明はＩＧＢＴと同様なバ
イポーラＭＯＳ複合半導体素子であるＭＣＴ（ＭＯＳ
Ｃｏｎｔｒｏｌｌｅｄ Ｔｈｙｒｉｓｔｏｒ）等にも適
用できることは当然である。図５は本発明の第２の実施
の形態に係るＭＣＴの断面図である。ＭＣＴセルは、図
５に示される様に、まず、ｎ- 型半導体基板の裏面にｎ
+ バッファ層７５、ｐ+ アノード層７６を形成する。次
BR>に、このｎ- 型半導体基板３１の表面にｐ型不純物
を拡散してｐ- ベース領域３５を形成する。ｐ- ベース
領域３５の中にｎ+エミッタ領域３６と、ｎ+ エミッタ
領域よりも浅いｎベース領域５５を形成する。さらにｎ
ベース領域５５とｎ+ エミッタ領域３６の界面近傍にｐ
+ ショート領域５６を形成する。ｐベース領域３５、ｎ
ベース領域５５、及びｎ- 型半導体基板３１の表面上に
ゲート酸化膜３４を形成し、このゲート酸化膜３４上に
ポリシリコンゲート電極層２２を形成する。ポリシリコ
ンゲート電極層２２を被覆するように酸化膜３７を形成
し、ｐ+ ショート領域５５とｎ+ エミッタ領域３６とを
電気的に接続するカソード電極層８０を形成する。さら
に、裏面ｐ+ アノード層７６にアノード電極層８１を形
成する。このようなＭＣＴセルを複数個含むセグメント
を形成し、そのセグメントを複数個ペレット内に配置す
る。各セグメントのポリシリコンゲート電極層２２はセ
グメント用金属ゲート電極層２４１および連結用金属ゲ
ート電極層２４２を介してゲート電極端子取出部１３へ
接続されている。セグメントの数が多い時は、複数個の
セグメントを島状の１単位として、その１単位毎に、１
本の連結用金属ゲート電極層２４２に接続するようにし
てもよい。図５に示すように、ゲート電極端子取出部１
３の下のｐ+ 領域３３５は、各セグメントのｐ- ベース
領域３５と分離して形成され、さらにカソード接地電極
８０１が各セグメントのカソード電極層８０と分離さ
れ、単独形成されている。さらに各セグメントのｐ- ベ
ース領域３５とゲート電極端子取出部１３直下のｐ+ 領
域３３５の間にはｐ+ 分離領域３３４が形成されてれい
る。図５に示すように、組立時に、カソード接地電極８
０１はカソード圧接板１３９により、セグメントのカソ
ード電極層８０と同時に圧接され、ｐ+ 領域３３５はｎ
+ エミッタ領域３６と同電位になるように構成される。
またアノード電極層８１にはアノード圧接板１４１を圧
接する。図５に示すＭＣＴはｎベース領域５５とｎ- 型
半導体基板の間にｐベース領域３５の表面をチャンネル
とするｎチャンネルＭＯＳＦＥＴが形成されており、ゲ
ートに正電位を印加することにより、ｎチャンネルＭＯ
ＳＦＥＴが導通し、ｎ- 型半導体基板３１に電子が注入
されることによりＭＣＴがターンオンする。これにより
ｐ+ アノード層７６からも正孔の注入が生じ大量の導通
電流が流れることとなる。ＭＣＴのターンオフはｐ+ シ
ョート領域５６とｐベース領域３５との間にｎベース領
域５５の表面をチャンネルとするｐチャンネルＭＯＳＦ
ＥＴのゲートに負電圧を印加することによりｎ- 型半導
体基板中の正孔を引き抜きターンオフする。
【００２４】本発明の第２の実施の形態に係るＭＣＴ
は、ゲート電極端子取出部１３直下のｐ+ 領域３３５
が、各セグメントのｐ- ベース領域３５と分離され、か
つゲート電極端子取出部１３の下で、１つの領域を形成
している。したがって、ゲート電極端子取出部直下の空
乏層は均一に拡がり、また各セグメント部における空乏
層も均一に拡がる。またゲート電極端子取出部１３に隣
接するセグメントのｐ- ベース領域も、ゲート電極端子
取出部１３から遠いセグメントのｐ- ベース領域も同一
の寸法で設計できるので、ペレット中央部とペレット周
辺部のセグメントとで耐圧が異なることもなくなり、全
体として耐圧が向上することとなる。さらに、ペレット
中央部とペレット周辺部のセグメントを同一の寸法で設
計できるので、ターンオン特性、ターンオフ特性のバラ
ツキも生じない。したがってペレット内における電流集
中も発生しにくくなり、耐圧が向上する。
は、ゲート電極端子取出部１３直下のｐ+ 領域３３５
が、各セグメントのｐ- ベース領域３５と分離され、か
つゲート電極端子取出部１３の下で、１つの領域を形成
している。したがって、ゲート電極端子取出部直下の空
乏層は均一に拡がり、また各セグメント部における空乏
層も均一に拡がる。またゲート電極端子取出部１３に隣
接するセグメントのｐ- ベース領域も、ゲート電極端子
取出部１３から遠いセグメントのｐ- ベース領域も同一
の寸法で設計できるので、ペレット中央部とペレット周
辺部のセグメントとで耐圧が異なることもなくなり、全
体として耐圧が向上することとなる。さらに、ペレット
中央部とペレット周辺部のセグメントを同一の寸法で設
計できるので、ターンオン特性、ターンオフ特性のバラ
ツキも生じない。したがってペレット内における電流集
中も発生しにくくなり、耐圧が向上する。
【００２５】図６は本発明の第３の実施の形態に係るＳ
Ｉサイリスタ（静電誘導サイリスタ）・ＭＯＳ複合半導
体素子であるＭＣＳＩＴＨ（ＭＯＳ制御ＳＩサイリス
タ）の断面図である。図６において、ｎ+ 領域６１、ｐ
+ 領域７６、ｐ+ 領域６３及びｎ--領域（又はｉ領域）
６５はそれぞれＳＩサイリスタ１のカソード領域、アノ
ード層、ゲート領域及びチャンネル領域である。ｎ+ 領
域６１とｐ+ 領域６３との間にチャンネル領域６５より
高不純物密度のｎウェル領域６４が形成され、このｎウ
ェル領域６４の内部にｐＭＯＳトランジスタのｐ+ ドレ
イン領域６２が形成され、ｐ+ 領域６３がｐＭＯＳトラ
ンジスタのソース領域となっている。ｎウェル領域６４
の表面は、ｐＭＯＳトランジスタがディプリーション型
（ノーマリオン型）となるようにチャンネルドープ等が
施されている。ポリシリコンゲート電極層２２は、ｐＭ
ＯＳトランジスタのゲート電極とであるが、同時に、Ｓ
Ｉサイリスタのｐ+ ゲート領域６３の上部に形成された
ターンオン用のコンデンサの一方の電極としても機能す
る。即ち、ポリシリコンゲート電極層２２と酸化膜等の
絶縁膜３４とＳＩサイリスタのｐ+ ゲート領域６３とで
コンデンサが形成されている。
Ｉサイリスタ（静電誘導サイリスタ）・ＭＯＳ複合半導
体素子であるＭＣＳＩＴＨ（ＭＯＳ制御ＳＩサイリス
タ）の断面図である。図６において、ｎ+ 領域６１、ｐ
+ 領域７６、ｐ+ 領域６３及びｎ--領域（又はｉ領域）
６５はそれぞれＳＩサイリスタ１のカソード領域、アノ
ード層、ゲート領域及びチャンネル領域である。ｎ+ 領
域６１とｐ+ 領域６３との間にチャンネル領域６５より
高不純物密度のｎウェル領域６４が形成され、このｎウ
ェル領域６４の内部にｐＭＯＳトランジスタのｐ+ ドレ
イン領域６２が形成され、ｐ+ 領域６３がｐＭＯＳトラ
ンジスタのソース領域となっている。ｎウェル領域６４
の表面は、ｐＭＯＳトランジスタがディプリーション型
（ノーマリオン型）となるようにチャンネルドープ等が
施されている。ポリシリコンゲート電極層２２は、ｐＭ
ＯＳトランジスタのゲート電極とであるが、同時に、Ｓ
Ｉサイリスタのｐ+ ゲート領域６３の上部に形成された
ターンオン用のコンデンサの一方の電極としても機能す
る。即ち、ポリシリコンゲート電極層２２と酸化膜等の
絶縁膜３４とＳＩサイリスタのｐ+ ゲート領域６３とで
コンデンサが形成されている。
【００２６】また図６に示すようにゲート電極端子取出
部１３の下のｐ+ 領域６３５は、各セグメントのｐ+ ゲ
ート領域６３と分離して形成され、さらにカソード接地
電極８０１が各セグメントのカソード電極層８０と分離
され、単独形成されている。さらに各セグメントのｐ+
ゲート領域６３とゲート電極端子取出部１３直下のｐ+
領域６３５の間にはｐ+ 分離領域６３４が形成されてい
る。各セグメントのｐ+ ゲート領域６３の上部の絶縁膜
として用いる薄い酸化膜３４の厚みは、１００ｎｍ以下
の値、望ましくは７〜２０ｎｍの厚みが良い。Ａｌ等の
金属から成る各セグメントのカソード電極層８０は、ｎ
+ カソード領域６１とｐ+ ドレイン領域６２とを接続し
ている。またゲート電極端子取出部１３直下のｐ+ 領域
６３５からはカソード接地電極８０１が、各セグメント
のカソード電極８０とは独立に形成されている。Ａｌ等
からなるアノード電極層８１はｐ+ アノード層７６に接
している。ｎ--領域（又はｉ領域）６５の不純物密度は
１０11〜１０13ｃｍ-2程度の低不純物密度とし、ｎウェ
ル領域６４の不純物密度を１０16ｃｍ-3程度とすれば、
ＳＩサイリスタをノーマリオフ型としてゲート長Ｌが２
μｍ以下のｐＭＯＳトランジスタを構成しても、ｐＭＯ
Ｓトランジスタのソース・ドレイン間にパンチスルー電
流は流れない。ｎウェル領域６４の不純物密度を１０18
ｃｍ-3程度とすれば、サブミクロンゲート長のｐＭＯＳ
トランジスタを構成できるので、オン抵抗が極めて低減
され、しかもｐＭＯＳトランジスタのパンチスルー電流
によるリーク電流は小さくなる。ｐ+ 領域７６，６２，
６３の不純物密度は１０18〜１０20ｃｍ-3であり、ｎ+
カソード領域６１の不純物密度は１０18〜１０21ｃｍ-3
である。このようなＭＣＳＩＴＨセルを複数個含むセグ
メントを形成し、そのセグメントを複数個ペレット内に
配置する。その際、各セグメントのポリシリコンゲート
電極層２２は本発明の第１の実施の形態の図１に示すと
同様にセグメント用金属ゲート電極２４１および連結用
金属ゲート電極層２４２を介してペレット中央部のゲー
ト電極取出部１３に導かれる。なお、本発明の第１およ
び第２の実施の形態においても同様ではあるが、より高
速動作させるためにはポリシリコンゲート電極層２２を
ＷＳｉ2 やＴｉＳｉ2 等の高融点金属のシリサイド膜、
若しくはＷ，Ｍｏ，Ｃｏ等の高融点金属、あるいは、こ
れらを用いたポリサイド膜とすることが望ましいことは
勿論である。本発明の第３の実施の形態に係るＭＣＳＩ
ＴＨのカソード接地電極８０１は図６に示すように、組
立時に、カソード圧接板１３９により、セグメントのカ
ソード電極層８０と同時に圧接され、ｐ+ 領域６３５が
ｎ+ エミッタ領域３６と同電位になるように構成され
る。またアノード電極層８１にはアノード圧接板１４１
を圧接する。図６に示すＭＣＳＩＴＨのターンオンは、
ポリシリコンゲート電極層２２に正の電圧を印加してｐ
+ ゲート領域６３の上部に接続されたコンデンサを介し
てｎ--チャンネル領域６５中に形成される電位障壁の高
さを容量結合（静電誘導効果）で下げ、ｎ+ カソード領
域６１から電子が注入されるようにする。注入された電
子はｎ--領域からなるチャンネル領域（以下ｎ--チャン
ネル領域という）６５とｐ+ アノード層７６との界面近
傍に蓄積され、その結果、アノード電極層８１側のｎ--
チャンネル領域６５中に形成されるホールに対する電位
障壁が消滅し、アノード層７６からホールの注入が起こ
り、このホールがｎ+ カソード領域６１からの電子の注
入をさらに促進し、ＳＩサイリスタはターンオンする。
この時、ディプリーション型のｐＭＯＳトランジスタ
は、ポリシリコンゲート電極層２２に正の電圧が印加さ
れるために、遮断状態になる。一方、ポリシリコンゲー
ト電極２２に印加する電圧を零ボルトとすると、ｐＭＯ
Ｓトランジスタは導通状態となり、ｐ+ ゲート領域６３
を介してホールがカソード電極層８０側に引き抜かれ、
ｎ+ カソード領域６１の前面の電子に対する電位障壁が
高くなり、ＳＩサイリスタはターンオフする。このよう
に、本発明の第３の実施の形態に係るＭＣＳＩＴＨでは
単一の矩形パルスをポリシリコンゲート電極に印加する
ことにより、大電流のオン・オフが可能となる。
部１３の下のｐ+ 領域６３５は、各セグメントのｐ+ ゲ
ート領域６３と分離して形成され、さらにカソード接地
電極８０１が各セグメントのカソード電極層８０と分離
され、単独形成されている。さらに各セグメントのｐ+
ゲート領域６３とゲート電極端子取出部１３直下のｐ+
領域６３５の間にはｐ+ 分離領域６３４が形成されてい
る。各セグメントのｐ+ ゲート領域６３の上部の絶縁膜
として用いる薄い酸化膜３４の厚みは、１００ｎｍ以下
の値、望ましくは７〜２０ｎｍの厚みが良い。Ａｌ等の
金属から成る各セグメントのカソード電極層８０は、ｎ
+ カソード領域６１とｐ+ ドレイン領域６２とを接続し
ている。またゲート電極端子取出部１３直下のｐ+ 領域
６３５からはカソード接地電極８０１が、各セグメント
のカソード電極８０とは独立に形成されている。Ａｌ等
からなるアノード電極層８１はｐ+ アノード層７６に接
している。ｎ--領域（又はｉ領域）６５の不純物密度は
１０11〜１０13ｃｍ-2程度の低不純物密度とし、ｎウェ
ル領域６４の不純物密度を１０16ｃｍ-3程度とすれば、
ＳＩサイリスタをノーマリオフ型としてゲート長Ｌが２
μｍ以下のｐＭＯＳトランジスタを構成しても、ｐＭＯ
Ｓトランジスタのソース・ドレイン間にパンチスルー電
流は流れない。ｎウェル領域６４の不純物密度を１０18
ｃｍ-3程度とすれば、サブミクロンゲート長のｐＭＯＳ
トランジスタを構成できるので、オン抵抗が極めて低減
され、しかもｐＭＯＳトランジスタのパンチスルー電流
によるリーク電流は小さくなる。ｐ+ 領域７６，６２，
６３の不純物密度は１０18〜１０20ｃｍ-3であり、ｎ+
カソード領域６１の不純物密度は１０18〜１０21ｃｍ-3
である。このようなＭＣＳＩＴＨセルを複数個含むセグ
メントを形成し、そのセグメントを複数個ペレット内に
配置する。その際、各セグメントのポリシリコンゲート
電極層２２は本発明の第１の実施の形態の図１に示すと
同様にセグメント用金属ゲート電極２４１および連結用
金属ゲート電極層２４２を介してペレット中央部のゲー
ト電極取出部１３に導かれる。なお、本発明の第１およ
び第２の実施の形態においても同様ではあるが、より高
速動作させるためにはポリシリコンゲート電極層２２を
ＷＳｉ2 やＴｉＳｉ2 等の高融点金属のシリサイド膜、
若しくはＷ，Ｍｏ，Ｃｏ等の高融点金属、あるいは、こ
れらを用いたポリサイド膜とすることが望ましいことは
勿論である。本発明の第３の実施の形態に係るＭＣＳＩ
ＴＨのカソード接地電極８０１は図６に示すように、組
立時に、カソード圧接板１３９により、セグメントのカ
ソード電極層８０と同時に圧接され、ｐ+ 領域６３５が
ｎ+ エミッタ領域３６と同電位になるように構成され
る。またアノード電極層８１にはアノード圧接板１４１
を圧接する。図６に示すＭＣＳＩＴＨのターンオンは、
ポリシリコンゲート電極層２２に正の電圧を印加してｐ
+ ゲート領域６３の上部に接続されたコンデンサを介し
てｎ--チャンネル領域６５中に形成される電位障壁の高
さを容量結合（静電誘導効果）で下げ、ｎ+ カソード領
域６１から電子が注入されるようにする。注入された電
子はｎ--領域からなるチャンネル領域（以下ｎ--チャン
ネル領域という）６５とｐ+ アノード層７６との界面近
傍に蓄積され、その結果、アノード電極層８１側のｎ--
チャンネル領域６５中に形成されるホールに対する電位
障壁が消滅し、アノード層７６からホールの注入が起こ
り、このホールがｎ+ カソード領域６１からの電子の注
入をさらに促進し、ＳＩサイリスタはターンオンする。
この時、ディプリーション型のｐＭＯＳトランジスタ
は、ポリシリコンゲート電極層２２に正の電圧が印加さ
れるために、遮断状態になる。一方、ポリシリコンゲー
ト電極２２に印加する電圧を零ボルトとすると、ｐＭＯ
Ｓトランジスタは導通状態となり、ｐ+ ゲート領域６３
を介してホールがカソード電極層８０側に引き抜かれ、
ｎ+ カソード領域６１の前面の電子に対する電位障壁が
高くなり、ＳＩサイリスタはターンオフする。このよう
に、本発明の第３の実施の形態に係るＭＣＳＩＴＨでは
単一の矩形パルスをポリシリコンゲート電極に印加する
ことにより、大電流のオン・オフが可能となる。
【００２７】本発明の第３の実施の形態に係るＭＣＳＩ
ＴＨは、ゲート電極端子取出部１３の直下のｐ+ 領域６
３５が、各セグメントのｐ+ ゲート領域６３と分離さ
れ、かつゲート電極端子取出部１３の下で、１つの領域
を形成している。したがって、ゲート電極端子取出部直
下の空乏層は均一に拡がり、また各セグメント部におけ
る空乏層も均一に拡がる。またゲート電極端子取出部１
３に隣接するセグメントのユニットセルのｐ+ ゲート領
域６３も、ゲート電極端子取出部１３から遠いセグメン
トのユニットセルのｐ+ ゲート領域６３も同一の寸法で
設計できるので、ペレット中央部とペレット周辺部のセ
グメントで耐圧が異なることもなくなり、全体として耐
圧が向上することとなる。さらに、ペレット中央部とペ
レット周辺部のセグメントのユニットセルを同一の寸法
で設計できるので、ターンオン特性、ターンオフ特性の
バラツキも生じない。したがってペレット内における電
流集中も発生しにくくなり、耐圧が向上する。
ＴＨは、ゲート電極端子取出部１３の直下のｐ+ 領域６
３５が、各セグメントのｐ+ ゲート領域６３と分離さ
れ、かつゲート電極端子取出部１３の下で、１つの領域
を形成している。したがって、ゲート電極端子取出部直
下の空乏層は均一に拡がり、また各セグメント部におけ
る空乏層も均一に拡がる。またゲート電極端子取出部１
３に隣接するセグメントのユニットセルのｐ+ ゲート領
域６３も、ゲート電極端子取出部１３から遠いセグメン
トのユニットセルのｐ+ ゲート領域６３も同一の寸法で
設計できるので、ペレット中央部とペレット周辺部のセ
グメントで耐圧が異なることもなくなり、全体として耐
圧が向上することとなる。さらに、ペレット中央部とペ
レット周辺部のセグメントのユニットセルを同一の寸法
で設計できるので、ターンオン特性、ターンオフ特性の
バラツキも生じない。したがってペレット内における電
流集中も発生しにくくなり、耐圧が向上する。
【００２８】なお、ＭＣＳＩＴＨとは異なる構造である
がＭＯＳ−ＳＩＴ（静電誘導トランジスタ）とバイポー
ラトランジスタとのＭＯＳ複合半導体素子としてＭＯＳ
−ＦＣＴ（Ｆｉｅｌｄ−Ｃｏｎｒｒｏｌｌｅｄ−Ｔｈｙ
ｒｉｓｔｏｒ）にも本発明を適用できる。ＭＯＳ−ＦＣ
ＴはＤＭＴ（Ｄｅｐｌｅｔｉｏｎ Ｍｏｄｅ−Ｔｈｙｒ
ｉｓｔｏｒ）のサイリスタのｐベースをなくした構造に
似ているといえるが、米国電子通信学会（ＩＥＥＥ）の
アイ・イー・デー・エム・テクニカルダイジェスト（Ｉ
ＥＤＭ Ｔｅｃｈ．Ｄｉｇｅｓｔ）１９８９年の第２９
３頁等に詳細に記載されている。
がＭＯＳ−ＳＩＴ（静電誘導トランジスタ）とバイポー
ラトランジスタとのＭＯＳ複合半導体素子としてＭＯＳ
−ＦＣＴ（Ｆｉｅｌｄ−Ｃｏｎｒｒｏｌｌｅｄ−Ｔｈｙ
ｒｉｓｔｏｒ）にも本発明を適用できる。ＭＯＳ−ＦＣ
ＴはＤＭＴ（Ｄｅｐｌｅｔｉｏｎ Ｍｏｄｅ−Ｔｈｙｒ
ｉｓｔｏｒ）のサイリスタのｐベースをなくした構造に
似ているといえるが、米国電子通信学会（ＩＥＥＥ）の
アイ・イー・デー・エム・テクニカルダイジェスト（Ｉ
ＥＤＭ Ｔｅｃｈ．Ｄｉｇｅｓｔ）１９８９年の第２９
３頁等に詳細に記載されている。
【００２９】なお、以上の実施の形態ではｎチャンネル
型ＩＧＢＴ等のｎチャンネル型半導体装置について説明
したが、導電型を逆にしｐチャンネル型としてもよいこ
とは勿論である。なお、本発明の実施の形態では、ＩＧ
ＢＴ，ＭＣＴ，およびＭＣＳＩＴＨについて説明した
が、これ以外の絶縁ゲート型半導体装置、例えばＢＲＴ
（Ｂａｓｅ Ｒｅｓｉｓｔａｎｃｅ Ｃｏｎｔｒｏｌｌ
ｅｄ Ｔｈｙｒｉｓｔｏｒ），ＥＳＴ（Ｅｍｉｔｔｅｒ
Ｓｗｉｔｃｈｅｄ Ｔｈｙｒｉｓｔｏｒ），パワーＭ
ＯＳＦＥＴ，ＵＭＯＳＦＥＴ，ＶＭＯＳＦＥＴ，ＭＡＧ
Ｔ（ＭＯＳ Ａｓｓｉｓｔｅｄ Ｇａｔｅ Ｔｒｉｇｇ
ｅｒｄｅ Ｔｈｙｒｉｓｔｏｒ）、ＤＭＴ，あるいはそ
の他のＭＯＳサイリスタ、ＭＯＳＧＴＯ等に適用可能で
あることも勿論である。例えばＭＡＧＴはプロシーディ
ング・オブザ・アイエスピーエスデー（Ｐｒｏｃ．ＩＳ
ＰＳＤ）の１９９０年の第２７７頁等に詳細に記載され
ているように、電流駆動用のベースとＭＯＳゲートの二
つの制御端子をもつＭＯＳ複合半導体素子であるが、本
発明が適用できることは容易に理解されるであろう。ま
たＳｉデバイスに限定する必要はなく、ＳｉＣでパワー
ＭＯＳデバイスを構成すれば、特に６００℃以上の高温
においても動作可能な、大面積・大電流のパワーデバイ
スが実現される。また、ＧａＡｓ−ＧａＡｌＡｓヘテロ
接合による絶縁ゲート構造の半導体装置やＩｎＰの表面
に形成したＳｉＯ2 膜によるＭＯＳ半導体装置等他の絶
縁ゲート型半導体装置に適用できることも、もちろんで
ある。
型ＩＧＢＴ等のｎチャンネル型半導体装置について説明
したが、導電型を逆にしｐチャンネル型としてもよいこ
とは勿論である。なお、本発明の実施の形態では、ＩＧ
ＢＴ，ＭＣＴ，およびＭＣＳＩＴＨについて説明した
が、これ以外の絶縁ゲート型半導体装置、例えばＢＲＴ
（Ｂａｓｅ Ｒｅｓｉｓｔａｎｃｅ Ｃｏｎｔｒｏｌｌ
ｅｄ Ｔｈｙｒｉｓｔｏｒ），ＥＳＴ（Ｅｍｉｔｔｅｒ
Ｓｗｉｔｃｈｅｄ Ｔｈｙｒｉｓｔｏｒ），パワーＭ
ＯＳＦＥＴ，ＵＭＯＳＦＥＴ，ＶＭＯＳＦＥＴ，ＭＡＧ
Ｔ（ＭＯＳ Ａｓｓｉｓｔｅｄ Ｇａｔｅ Ｔｒｉｇｇ
ｅｒｄｅ Ｔｈｙｒｉｓｔｏｒ）、ＤＭＴ，あるいはそ
の他のＭＯＳサイリスタ、ＭＯＳＧＴＯ等に適用可能で
あることも勿論である。例えばＭＡＧＴはプロシーディ
ング・オブザ・アイエスピーエスデー（Ｐｒｏｃ．ＩＳ
ＰＳＤ）の１９９０年の第２７７頁等に詳細に記載され
ているように、電流駆動用のベースとＭＯＳゲートの二
つの制御端子をもつＭＯＳ複合半導体素子であるが、本
発明が適用できることは容易に理解されるであろう。ま
たＳｉデバイスに限定する必要はなく、ＳｉＣでパワー
ＭＯＳデバイスを構成すれば、特に６００℃以上の高温
においても動作可能な、大面積・大電流のパワーデバイ
スが実現される。また、ＧａＡｓ−ＧａＡｌＡｓヘテロ
接合による絶縁ゲート構造の半導体装置やＩｎＰの表面
に形成したＳｉＯ2 膜によるＭＯＳ半導体装置等他の絶
縁ゲート型半導体装置に適用できることも、もちろんで
ある。
【００３０】
【発明の効果】本発明によればゲート電極端子取出部直
下のｐ+ 領域，ｐ- 領域を各セグメントのｐ+ 領域、ｐ
- 領域と分離し、１つの独立かつ共通のｐ+ 領域，ｐ-
領域として形成しているため、ゲート電極端子取出部直
下の空乏層の拡がりは均一になる。そして、従来のセグ
メントの空乏層の拡がりに異状があるとペレット自体の
空乏層の拡がりに影響し、耐圧特性が劣化していたが、
本発明の構造ではセグメントの影響を受けずに空乏層が
拡がり良好な耐圧特性を得られることになる。
下のｐ+ 領域，ｐ- 領域を各セグメントのｐ+ 領域、ｐ
- 領域と分離し、１つの独立かつ共通のｐ+ 領域，ｐ-
領域として形成しているため、ゲート電極端子取出部直
下の空乏層の拡がりは均一になる。そして、従来のセグ
メントの空乏層の拡がりに異状があるとペレット自体の
空乏層の拡がりに影響し、耐圧特性が劣化していたが、
本発明の構造ではセグメントの影響を受けずに空乏層が
拡がり良好な耐圧特性を得られることになる。
【００３１】また本発明によれば、ペレット中央部のゲ
ート電極端子取出部に隣接したセグメントも、ペレット
の周辺部のセグメントも同一寸法で設計すればよいの
で、耐圧特性、ターンオン特性、ターンオフ特性も同等
になる。そのため、電流はペレットを均一に流れること
になる。また、本発明によれば、ゲート電極端子取出部
直下の共通ｐ+ 領域３３５，６３５はゲート電極端子取
出部周辺に複数（たとえば３２個等）のエミッタとの接
地電極を有することとなるが、そのうちの一か所の電極
でエミッタ電極板と接地されるのみで共通ｐ+ 領域の接
地が有効に動作する。このため、従来ゲート電極端子取
出部下部に３２個等、複数のｐ+ 領域が形成され、その
それぞれのｐ+ 領域が独立に全部、エミッタ電極板との
接地が必要であった場合に対しコンタクト不良等の問題
も発生せず、しかもペレット全体としての耐圧特性の歩
留りが向上することになる。
ート電極端子取出部に隣接したセグメントも、ペレット
の周辺部のセグメントも同一寸法で設計すればよいの
で、耐圧特性、ターンオン特性、ターンオフ特性も同等
になる。そのため、電流はペレットを均一に流れること
になる。また、本発明によれば、ゲート電極端子取出部
直下の共通ｐ+ 領域３３５，６３５はゲート電極端子取
出部周辺に複数（たとえば３２個等）のエミッタとの接
地電極を有することとなるが、そのうちの一か所の電極
でエミッタ電極板と接地されるのみで共通ｐ+ 領域の接
地が有効に動作する。このため、従来ゲート電極端子取
出部下部に３２個等、複数のｐ+ 領域が形成され、その
それぞれのｐ+ 領域が独立に全部、エミッタ電極板との
接地が必要であった場合に対しコンタクト不良等の問題
も発生せず、しかもペレット全体としての耐圧特性の歩
留りが向上することになる。
【００３２】さらに、本発明によれば、ゲート電極端子
取出部直下のｐ+ 領域３３５の周辺部分はポリシリコン
電極によるセルファラインによりｐ- ベース領域３５４
を形成することができ、各セグメントと同一構造にでき
るため、耐電圧印加時の空乏層はセグメント部分と同様
に均一に拡がる。
取出部直下のｐ+ 領域３３５の周辺部分はポリシリコン
電極によるセルファラインによりｐ- ベース領域３５４
を形成することができ、各セグメントと同一構造にでき
るため、耐電圧印加時の空乏層はセグメント部分と同様
に均一に拡がる。
【００３３】以上のように、本発明によれば大電力ＩＧ
ＢＴ等の電力用絶縁ゲート型半導体装置のペレット内の
特性の不均一が解消し、素子の歩留りが向上する事にな
る。
ＢＴ等の電力用絶縁ゲート型半導体装置のペレット内の
特性の不均一が解消し、素子の歩留りが向上する事にな
る。
【図１】本発明の第１の実施の形態に係るＩＧＢＴの平
面図である。
面図である。
【図２】本発明の第１の実施の形態に係るＩＧＢＴの断
面図である。
面図である。
【図３】本発明の第１の実施の形態に係るＩＧＢＴの組
立断面図である。
立断面図である。
【図４】本発明の第１の実施の形態に係るＩＧＢＴの空
乏層の拡がりを示す図である。
乏層の拡がりを示す図である。
【図５】本発明の第２の実施の形態に係るＭＣＴの組立
断面図である。
断面図である。
【図６】本発明の第３の実施の形態に係るＭＣＳＩＴＨ
の組立断面図である。
の組立断面図である。
【図７】従来のＩＧＢＴのペレット全体の上面図であ
る。
る。
【図８】従来のＩＧＢＴのセグメントの平面図である。
【図９】従来のＩＧＢＴのペレット中央部付近の組立断
面図である。
面図である。
【図１０】従来のＩＧＢＴの空乏層の拡がりを示す図で
ある。
ある。
１１ ペレット基板
１２ セグメント
１３ ゲート電極端子取出部
２１ 開孔部
２２ ポリシリコンゲート電極層
２３ 金属エミッタ電極層
３１ ｎ- ベース領域
３２ ｐ+ コレクタ領域
３３ ｐ+ 領域
３４ ゲート酸化膜
３５ ｐ- ベース領域
３６ ｎ+ エミッタ領域
３７，３７１ 酸化膜
３８ 金属コレクタ電極層
３９ エミッタ圧接板
４０ コレクタ圧接板
５５ ｎベース領域
５６ ｐ+ ショート領域
６１ ｎ+ カソード領域
６２ ｐ+ ドレイン領域
６３ ｐ+ 埋め込みゲート領域
６４ ｎウェル領域
６５ ｎ--チャンネル領域
７５ ｎ+ バッファ層
７６ ｐ+ アノード層
８０ カソード電極層
８１ アノード電極層
１３９ カソード圧接板
１４１ アノード圧接板
２３１ エミッタ接地電極
２４１ セグメント用金属ゲート電極層
２４２ 連結用金属ゲート電極層
３３３，３３５，６３５ ｐ+ 領域
３３４，６３４ ｐ+ 分離領域
３５３，３５４ ｐ- 領域
８０１ カソード接地電極
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ
Ｈ０１Ｌ 29/749 Ｈ０１Ｌ 29/78 ６５８Ｂ
(56)参考文献 特開 平４−363068（ＪＰ，Ａ)
特開 平５−235365（ＪＰ，Ａ)
特開 昭61−137368（ＪＰ，Ａ)
特開 平５−55590（ＪＰ，Ａ)
特開 平３−218643（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 29/78
H01L 29/74 - 29/747
Claims (10)
- 【請求項１】 複数個のユニットセルの集合からなるセ
グメントを、ペレット基板上に複数個配置し、前記複数
個のセグメントのそれぞれのゲート電極層が導電層を介
して、前記ペレット基板の表面に設けられたゲート電極
端子取出し部に接続される絶縁ゲート型半導体装置であ
って、 前記ペレット基板の一部となる第１導電型のベース領域
と、 前記ゲート電極端子取出し部の下部の前記ベース領域の
表面に配置された第２導電型の第１の半導体領域と、 前記ベース領域の表面に、前記第１の半導体領域と分離
し、前記各セグメントを構成するようにそれぞれ配置さ
れた複数の第２導電型の第２の半導体領域と、 前記第１の半導体領域及び前記複数の第２の半導体領域
の間の前記ベース領域の表面に配置された、フローティ
ング状態の第２導電型の分離領域と、 前記第２の半導体領域の表面及び前記分離領域の表面に
形成された薄い絶縁膜と、 前記薄い絶縁膜の表面に形成され、且つ前記第２の半導
体領域の表面を露出し、前記複数個のユニットセルをそ
れぞれ規定する複数の開口部を有する前記各セグメント
のゲート電極層と、 前記第２の半導体領域の表面にそれぞれ配置された第１
導電型の第１の主電極領域と、 前記ベース領域の下部に配置された第２導電型の第２の
主電極領域とを備えることを特徴とする半導体装置。 - 【請求項２】 複数個のユニットセルの集合からなるセ
グメントを、ペレット基板上に同心円状に複数個配置
し、前記複数個のセグメントのそれぞれのゲート電極層
が導電層を介して、前記ペレット基板の表面の中央部に
設けられたゲート電極端子取出し部に接続される絶縁ゲ
ート型半導体装置であって、 前記ペレット基板の一部となる第１導電型のベース領域
と、 前記ゲート電極端子取出し部の下部の前記ベース領域の
表面に配置された第２導電型の第１の半導体領域と、 前記ベース領域の表面に、前記第１の半導体領域と分離
し、前記各セグメントを構成するように配置された第２
導電型の第２の半導体領域と、 該第２の半導体領域の表面に形成された薄い絶縁膜と、 該薄い絶縁膜の表面に形成され、且つ前記第２の半導体
領域の表面を露出し、前記複数個のユニットセルをそれ
ぞれ規定する複数の開口部を有する前記各セグメントの
ゲート電極層と、 前記第２の半導体領域の表面にそれぞれ配置された第１
導電型の第１の主電極領域と、 前記ベース領域の下部に配置された第２導電型の第２の
主電極領域とを備えることを特徴とする半導体装置。 - 【請求項３】 前記第１および第２の半導体領域との間
の前記ベース領域の表面に配置された、フローティング
状態の第２導電型の分離領域を更に備えることを特徴と
する請求項２記載の半導体装置。 - 【請求項４】前記第１の半導体領域の周辺部分に前記第
１の半導体領域に連続して形成された前記第１の半導体
領域より低不純物密度で、且つ前記第１の半導体領域よ
り浅い第２導電型の半導体領域を更に備えることを特徴
とする請求項１〜３のいずれか１項に記載の半導体装
置。 - 【請求項５】 前記第１の半導体領域の上部には前記薄
い絶縁膜より厚い、他の絶縁膜が形成され、該他の絶縁
膜の上部の一部に前記ゲート電極端子取出し部が形成さ
れ、該他の絶縁膜の他の一部に開孔部が形成され、該開
孔部を介して、前記第１の半導体領域と接する金属電極
層が形成されていることを特徴とする請求項１〜４のい
ずれか１項に記載の半導体装置。 - 【請求項６】 前記他の絶縁膜の開孔部を介して、前記
第１の主電極領域及び前記第２の半導体領域と接する各
セグメントの主電極金属層を更に備えることを特徴とす
る請求項５に記載の半導体装置。 - 【請求項７】 前記金属電極層は、前記各セグメントの
主電極金属層とは独立の金属パターンとして形成されて
いることを特徴とする請求項６に記載の半導体装置。 - 【請求項８】 前記金属電極層は前記ゲート電極端子取
出し部の周辺に、複数個形成されたことを特徴とする請
求項５〜７のいずれか１項に記載の半導体装置。 - 【請求項９】 前記絶縁ゲート型半導体装置は圧接型組
立て構造からなり、前記金属電極層は前記主電極金属層
と、圧接板を介して電気的に接続されることを特徴とす
る請求項６〜８のいずれか１項に記載の半導体装置。 - 【請求項１０】 前記複数個のセグメントのそれぞれの
ゲート電極層を前記ゲート電極端子取出し部に接続する
導電層は、 前記セグメントのそれぞれのゲート電極層に接続される
セグメント用金属ゲート電極層と、 複数の該セグメント用金属ゲート電極層を集合して接続
する連結用金属ゲート電極層とを備えることを特徴とす
る請求項１〜９のいずれか１項に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21449495A JP3361920B2 (ja) | 1995-08-23 | 1995-08-23 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21449495A JP3361920B2 (ja) | 1995-08-23 | 1995-08-23 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0964350A JPH0964350A (ja) | 1997-03-07 |
| JP3361920B2 true JP3361920B2 (ja) | 2003-01-07 |
Family
ID=16656644
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21449495A Expired - Fee Related JP3361920B2 (ja) | 1995-08-23 | 1995-08-23 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3361920B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| AT401682B (de) * | 1995-01-23 | 1996-11-25 | Vaillant Gmbh | Gasbefeuerter kombinations-umlaufwasserheizer |
| TWI283517B (en) * | 2003-09-30 | 2007-07-01 | Rohm Co Ltd | D/A converter circuit, organic EL drive circuit and organic EL display device |
| DE102016015475B3 (de) * | 2016-12-28 | 2018-01-11 | 3-5 Power Electronics GmbH | IGBT Halbleiterstruktur |
-
1995
- 1995-08-23 JP JP21449495A patent/JP3361920B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0964350A (ja) | 1997-03-07 |
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